JPH09181779A - Ｆｓｋ復調回路 - Google Patents
Ｆｓｋ復調回路Info
- Publication number
- JPH09181779A JPH09181779A JP8241675A JP24167596A JPH09181779A JP H09181779 A JPH09181779 A JP H09181779A JP 8241675 A JP8241675 A JP 8241675A JP 24167596 A JP24167596 A JP 24167596A JP H09181779 A JPH09181779 A JP H09181779A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- phase
- output
- fsk
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000630 rising effect Effects 0.000 claims abstract description 10
- 238000001514 detection method Methods 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000035945 sensitivity Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/007—Demodulation of angle-, frequency- or phase- modulated oscillations by converting the oscillations into two quadrature related signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
- H04L27/156—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width
- H04L27/1563—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width using transition or level detection
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 変調指数が１ないし２であっても復調可能で
半導体集積化が可能なディジタルＦＳＫ復調回路を実現
すること。 【解決手段】 入力信号を逓倍する４逓倍回路と、第１
と第２の信号を発生させる混合信号発生回路、第１と第
２の信号が各々一方と他方の入力端子に入力される第１
と第２のイクスルーシブオア回路と、第１と第２のイク
スルーシブオア回路からの出力をそれぞれ第１と第２の
ローパスフィルタを介して入力する第１と第２のリミッ
タ回路と、第１と第２のリミッタ回路から出力される第
１と第２のディジタル信号のそれぞれの立ち上がり、立
ち下がりの計４つエッジを利用して検波する検波器と、
立ち上がり、立ち下がりの計４つエッジの頻度をカウン
トするカウンタと、検波器とカウンタからの信号を入力
する信号デコード回路と、信号デコード回路の出力とシ
ンボルレートクロック信号を入力とする同期回路とから
構成した。
半導体集積化が可能なディジタルＦＳＫ復調回路を実現
すること。 【解決手段】 入力信号を逓倍する４逓倍回路と、第１
と第２の信号を発生させる混合信号発生回路、第１と第
２の信号が各々一方と他方の入力端子に入力される第１
と第２のイクスルーシブオア回路と、第１と第２のイク
スルーシブオア回路からの出力をそれぞれ第１と第２の
ローパスフィルタを介して入力する第１と第２のリミッ
タ回路と、第１と第２のリミッタ回路から出力される第
１と第２のディジタル信号のそれぞれの立ち上がり、立
ち下がりの計４つエッジを利用して検波する検波器と、
立ち上がり、立ち下がりの計４つエッジの頻度をカウン
トするカウンタと、検波器とカウンタからの信号を入力
する信号デコード回路と、信号デコード回路の出力とシ
ンボルレートクロック信号を入力とする同期回路とから
構成した。
Description
【０００１】
【発明の属する技術分野】この発明はディジタルFＳＫ
(Frequency Shift Keying)復調回路に関する。
(Frequency Shift Keying)復調回路に関する。
【０００２】
【従来の技術】従来のティジタルＦＳＫ復調回路として
は、図６に示すようなクオドラチャ検波とローパスフィ
ルタとコンパレータを組み合わせた回路、あるいは、直
交復調回路（図示せず）、あるいは特開平３−１１２２
４１号公報に記載の回路が知られていた。図６におい
て、６１は入力端子、６２は位相遅延回路、６３はイク
スルーシブオア回路、６４はローパスフィルタ、６５は
コンパレータ、６６は出力端子である。またｎ逓倍する
と周波数と変調指数とがｎ倍になる従来の逓倍技術とし
て、図７に示すような排他的論理和回路を用いたディジ
タル逓倍回路、あるいは特開平２−１７７７１５号公
報、特開平３−１６９７１５号公報、特開平４−２２２
１１２号公報に記載の逓倍回路についての技術が知られ
ていた。図７において、７１は遅延回路、７２はイクス
ルーシブオア回路である。
は、図６に示すようなクオドラチャ検波とローパスフィ
ルタとコンパレータを組み合わせた回路、あるいは、直
交復調回路（図示せず）、あるいは特開平３−１１２２
４１号公報に記載の回路が知られていた。図６におい
て、６１は入力端子、６２は位相遅延回路、６３はイク
スルーシブオア回路、６４はローパスフィルタ、６５は
コンパレータ、６６は出力端子である。またｎ逓倍する
と周波数と変調指数とがｎ倍になる従来の逓倍技術とし
て、図７に示すような排他的論理和回路を用いたディジ
タル逓倍回路、あるいは特開平２−１７７７１５号公
報、特開平３−１６９７１５号公報、特開平４−２２２
１１２号公報に記載の逓倍回路についての技術が知られ
ていた。図７において、７１は遅延回路、７２はイクス
ルーシブオア回路である。
【０００３】
【発明が解決しようとする課題】従来用いられてきた図
１に示すようなクオドラチャ検波とローパスフィルタと
コンパレータを組み合わせたＦＳＫ復調回路では遅延素
子が必要であり、またＦＳＫ変調された信号の変調指数
ｍが小さい場合にはローパスフィルタの後の出力のアイ
パターンのアイ開口率が小さいので、コンパレータの検
出感度の高いものを用いると同時にコンパレータの基準
入力電圧レベルの設定も慎重に行わなければならなかっ
た。更にフィードバック技術の使用が必要となり回路規
模が大きくなってしまった。またコンパレータの検出感
度を上げるとビット誤り率が悪化するという欠点もある
ので再現性、無調整ということを実現するという点では
問題が多かった。
１に示すようなクオドラチャ検波とローパスフィルタと
コンパレータを組み合わせたＦＳＫ復調回路では遅延素
子が必要であり、またＦＳＫ変調された信号の変調指数
ｍが小さい場合にはローパスフィルタの後の出力のアイ
パターンのアイ開口率が小さいので、コンパレータの検
出感度の高いものを用いると同時にコンパレータの基準
入力電圧レベルの設定も慎重に行わなければならなかっ
た。更にフィードバック技術の使用が必要となり回路規
模が大きくなってしまった。またコンパレータの検出感
度を上げるとビット誤り率が悪化するという欠点もある
ので再現性、無調整ということを実現するという点では
問題が多かった。
【０００４】また、特開平３−１１２２４１号公報に記
載の逓倍回路ではＦＳＫ変調された信号の変調指数ｍが
小さい場合には、ＦＳＫ復調回路に使用されているシフ
トレジスタをシフトするため高速のクロックが要求さ
れ、これが消費電流を増大させたり、スプリアスによる
感度劣化の原因となっていた。
載の逓倍回路ではＦＳＫ変調された信号の変調指数ｍが
小さい場合には、ＦＳＫ復調回路に使用されているシフ
トレジスタをシフトするため高速のクロックが要求さ
れ、これが消費電流を増大させたり、スプリアスによる
感度劣化の原因となっていた。
【０００５】更に従来の技術により構成されるＦＳＫ復
調回路を半導体に集積することは困難であるという問題
点があった。
調回路を半導体に集積することは困難であるという問題
点があった。
【０００６】
【課題を解決するための手段】上記の問題点を解決する
ために、本発明ではＦＳＫ変調された信号の変調指数ｍ
を逓倍することにより増大させて直交検波する回路構成
にした。ＦＳＫ変調された入力信号の周波数をｆ，変調
指数をｍとしたとき入力信号をｎ逓倍すると周波数はｎ
×ｆに、また変調指数はｎ×ｍになる。逓倍後の信号を
第１と第２のイクスクルーシブオア回路の一方の入力端
子にそれぞれ入力する。一方逓倍後の周波数ｎｆと等し
い第１の信号と第１の信号と位相が９０度ずれている第
２の信号を混合信号発生回路から発生させて第１と第２
の信号を各々第１と第２のイクスクルーシブオア回路の
他方の入力端子に入力する。第１と第２のイクスクルー
シブオア回路の出力信号を各々第１と第２のローパスフ
ィルタあるいは積分回路にてベースバンド周波数にした
後第１と第２のリミッタ回路によりディジタル化して第
１と第２のディジタル信号とする。
ために、本発明ではＦＳＫ変調された信号の変調指数ｍ
を逓倍することにより増大させて直交検波する回路構成
にした。ＦＳＫ変調された入力信号の周波数をｆ，変調
指数をｍとしたとき入力信号をｎ逓倍すると周波数はｎ
×ｆに、また変調指数はｎ×ｍになる。逓倍後の信号を
第１と第２のイクスクルーシブオア回路の一方の入力端
子にそれぞれ入力する。一方逓倍後の周波数ｎｆと等し
い第１の信号と第１の信号と位相が９０度ずれている第
２の信号を混合信号発生回路から発生させて第１と第２
の信号を各々第１と第２のイクスクルーシブオア回路の
他方の入力端子に入力する。第１と第２のイクスクルー
シブオア回路の出力信号を各々第１と第２のローパスフ
ィルタあるいは積分回路にてベースバンド周波数にした
後第１と第２のリミッタ回路によりディジタル化して第
１と第２のディジタル信号とする。
【０００７】これら第１と第２のディジタル信号の位相
関係のずれを調べることによりＦＳＫ変調された入力信
号の位相の回転方向か判別できる。この回転方向の判別
は第１と第２のディジタル信号の立ち上がりエッジ及び
立ち下がりのエッジ、すなわち合計４つのエッジでそれ
ぞれ他方のディジタル信号の論理値をみることにより達
成される。２−ＦＳＫの復調ではここで復調が完了す
る。４−ＦＳＫ変調波あるいは多値ＦＳＫ変調波の場合
には回転方向だけでなく回転速度も検出する必要があ
る。この回転速度の検出はカウンタにより第１と第２の
ディジタル信号のパルスをカウントすることにより達成
される。このカウンタの値が閾値を越えた場合には周波
数変移が大きいと判断することができ、閾値を越えない
場合には周波数変移が小さいと判断することができる。
前述の回転方向の判別と回転速度の判別とを併せること
により４−ＦＳＫの復調を行うことができる。
関係のずれを調べることによりＦＳＫ変調された入力信
号の位相の回転方向か判別できる。この回転方向の判別
は第１と第２のディジタル信号の立ち上がりエッジ及び
立ち下がりのエッジ、すなわち合計４つのエッジでそれ
ぞれ他方のディジタル信号の論理値をみることにより達
成される。２−ＦＳＫの復調ではここで復調が完了す
る。４−ＦＳＫ変調波あるいは多値ＦＳＫ変調波の場合
には回転方向だけでなく回転速度も検出する必要があ
る。この回転速度の検出はカウンタにより第１と第２の
ディジタル信号のパルスをカウントすることにより達成
される。このカウンタの値が閾値を越えた場合には周波
数変移が大きいと判断することができ、閾値を越えない
場合には周波数変移が小さいと判断することができる。
前述の回転方向の判別と回転速度の判別とを併せること
により４−ＦＳＫの復調を行うことができる。
【０００８】
【発明の実施の形態】本発明は、ＦＳＫ復調回路の前段
に逓倍回路を設けたものである。精度良く４ＦＳＫ変調
波を復調するために必要に応じてカウンタを配し、更に
アイパターンの中央で復調するために同期回路を設けた
ものである。逓倍回路の出力はデューティー比が５０％
が望ましい。デューティー比が５０％から３％以上ずれ
ると復調が正常に行えないのでデューティー比が５０％
の逓倍回路を用いることがポイントとなる。本発明で使
用する逓倍回路は以下のように構成される。直列に接続
した２段の電圧制御遅延回路により、２段の電圧制御遅
延回路を通過して出力された信号が入力信号に対し１８
０度位相が遅れるように２段の電圧制御遅延回路の遅延
量を自動補正する手段を設けた。例えばこの手段として
フェイズコンパレータを用いて、入力信号と入力信号と
９０度位相のずれた１段目の電圧制御遅延回路の出力信
号を用いてデューティ比５０％の２逓倍信号を生成し
た。以上説明した逓倍回路を２個直列に接続することに
より４逓倍信号を生成する。
に逓倍回路を設けたものである。精度良く４ＦＳＫ変調
波を復調するために必要に応じてカウンタを配し、更に
アイパターンの中央で復調するために同期回路を設けた
ものである。逓倍回路の出力はデューティー比が５０％
が望ましい。デューティー比が５０％から３％以上ずれ
ると復調が正常に行えないのでデューティー比が５０％
の逓倍回路を用いることがポイントとなる。本発明で使
用する逓倍回路は以下のように構成される。直列に接続
した２段の電圧制御遅延回路により、２段の電圧制御遅
延回路を通過して出力された信号が入力信号に対し１８
０度位相が遅れるように２段の電圧制御遅延回路の遅延
量を自動補正する手段を設けた。例えばこの手段として
フェイズコンパレータを用いて、入力信号と入力信号と
９０度位相のずれた１段目の電圧制御遅延回路の出力信
号を用いてデューティ比５０％の２逓倍信号を生成し
た。以上説明した逓倍回路を２個直列に接続することに
より４逓倍信号を生成する。
【０００９】混合信号発生回路では、逓倍後の入力信号
と等しい第１の出力信号と第１の出力信号をフリップフ
ロップなどの手段により位相を９０度遅らせた第２の出
力信号が作られ、第１の信号は第１のイクスルーシブオ
ア回路の一方の入力端子に入力され、第２の信号は第２
のイクスルーシブオア回路の一方の入力端子に入力さ
れ、第２の信号は各々第１と第２のイクスルーシブオア
回路の他方の入力端子に入力される。これら第１と第２
のイクスルーシブオア回路はミキサ回路として動作す
る。
と等しい第１の出力信号と第１の出力信号をフリップフ
ロップなどの手段により位相を９０度遅らせた第２の出
力信号が作られ、第１の信号は第１のイクスルーシブオ
ア回路の一方の入力端子に入力され、第２の信号は第２
のイクスルーシブオア回路の一方の入力端子に入力さ
れ、第２の信号は各々第１と第２のイクスルーシブオア
回路の他方の入力端子に入力される。これら第１と第２
のイクスルーシブオア回路はミキサ回路として動作す
る。
【００１０】ここで高い方の周波数成分を除去するため
に、第１と第２のイクスルーシブオア回路にそれぞれ第
１と第２のローパスフィルタ（ＬＰＦ）が接続される。
前記第１と第２のローパスフィルタの出力をディジタル
化するため前記第１とローパスフィルタの出力は第１の
リミッタ回路に入力され、第２のローパスフィルタの出
力は第２のリミッタ回路に入力される。第１のリミッタ
回路の出力信号をＩとし第２のリミッタ回路の出力信号
をＱとするとき出力信号Ｉに対する出力信号Ｑの位相関
係を検知することにより復調が可能となる。実際には出
力信号Ｉと出力信号Ｑのそれぞれの立ち上がり及び立ち
下がりのエッジにおける他方のディジタル信号の値を用
いることにより検出の頻度を上げて復調を行っている。
に、第１と第２のイクスルーシブオア回路にそれぞれ第
１と第２のローパスフィルタ（ＬＰＦ）が接続される。
前記第１と第２のローパスフィルタの出力をディジタル
化するため前記第１とローパスフィルタの出力は第１の
リミッタ回路に入力され、第２のローパスフィルタの出
力は第２のリミッタ回路に入力される。第１のリミッタ
回路の出力信号をＩとし第２のリミッタ回路の出力信号
をＱとするとき出力信号Ｉに対する出力信号Ｑの位相関
係を検知することにより復調が可能となる。実際には出
力信号Ｉと出力信号Ｑのそれぞれの立ち上がり及び立ち
下がりのエッジにおける他方のディジタル信号の値を用
いることにより検出の頻度を上げて復調を行っている。
【００１１】混合信号発生回路からの第１と第２の信号
のＦＳＫ変調された入力信号に対するずれが変調指数を
上回る場合や、４−ＦＳＫ信号あるいは多値ＦＳＫ信号
を復調する場合には、第１と第２のリミッタ回路からそ
れぞれ出力される出力信号Ｉと出力信号Ｑの立ち上が
り、立ち下がりの計４つエッジの頻度をカウンタでカウ
ントすることにより微妙な位相のずれを有する４−ＦＳ
Ｋ信号あるいは多値ＦＳＫ信号を復調することが可能で
ある。
のＦＳＫ変調された入力信号に対するずれが変調指数を
上回る場合や、４−ＦＳＫ信号あるいは多値ＦＳＫ信号
を復調する場合には、第１と第２のリミッタ回路からそ
れぞれ出力される出力信号Ｉと出力信号Ｑの立ち上が
り、立ち下がりの計４つエッジの頻度をカウンタでカウ
ントすることにより微妙な位相のずれを有する４−ＦＳ
Ｋ信号あるいは多値ＦＳＫ信号を復調することが可能で
ある。
【００１２】
【実施例】以下、添付図面を参照しながら本発明の一実
施例を説明する。図１は本発明の一実施例であるＦＳＫ
復調回路図である。図１において、１は入力信号端子、
２は４逓倍回路、３ａと３ｂはイクスルーシブオア回
路、４ａと４ｂはローパスフィルタ（ＬＰＦ）、５ａと
５ｂはリミッタ回路、６は位相検波器（４エッジ検波
器）、７は信号デコード回路、８は復調出力端子、９は
クロック入力端子、１０は混合信号発生回路、１５はカ
ウンタ、１６はシンボルクロック入力端子、１７は同期
回路である。以上のように構成されたＦＳＫ復調回路に
ついてその動作を説明する。ＦＳＫ変調された入力信号
は入力信号端子１からＦＳＫ復調回路に入力される。そ
の後４逓倍回路２によりＦＳＫ変調された入力信号は４
逓倍される。４逓倍後のＦＳＫ変調された入力信号は周
波数が４倍に、変調指数も４倍になる。
施例を説明する。図１は本発明の一実施例であるＦＳＫ
復調回路図である。図１において、１は入力信号端子、
２は４逓倍回路、３ａと３ｂはイクスルーシブオア回
路、４ａと４ｂはローパスフィルタ（ＬＰＦ）、５ａと
５ｂはリミッタ回路、６は位相検波器（４エッジ検波
器）、７は信号デコード回路、８は復調出力端子、９は
クロック入力端子、１０は混合信号発生回路、１５はカ
ウンタ、１６はシンボルクロック入力端子、１７は同期
回路である。以上のように構成されたＦＳＫ復調回路に
ついてその動作を説明する。ＦＳＫ変調された入力信号
は入力信号端子１からＦＳＫ復調回路に入力される。そ
の後４逓倍回路２によりＦＳＫ変調された入力信号は４
逓倍される。４逓倍後のＦＳＫ変調された入力信号は周
波数が４倍に、変調指数も４倍になる。
【００１３】逓倍回路の一例を図２に示す。図２におい
て、２１は入力端子、２２は第１の電圧制御遅延回路、
２３は第２の電圧制御遅延回路、２４は位相比較器、２
５はループフィルタ回路、２６はイクスルーシブオア回
路、２７は出力端子である。図２の逓倍回路を縦続２段
接続することにより４逓倍回路となる。
て、２１は入力端子、２２は第１の電圧制御遅延回路、
２３は第２の電圧制御遅延回路、２４は位相比較器、２
５はループフィルタ回路、２６はイクスルーシブオア回
路、２７は出力端子である。図２の逓倍回路を縦続２段
接続することにより４逓倍回路となる。
【００１４】図２の中に示した電圧制御遅延回路の一例
を図３に示す。また図２の中に示した位相比較器とルー
プフィルタの回路の一例を図４に示す。４逓倍した信号
はイクスルーシブオア回路３ａとイクスルーシブオア回
路３ｂとの一方の入力端子に各々入力される。
を図３に示す。また図２の中に示した位相比較器とルー
プフィルタの回路の一例を図４に示す。４逓倍した信号
はイクスルーシブオア回路３ａとイクスルーシブオア回
路３ｂとの一方の入力端子に各々入力される。
【００１５】一方クロック入力端子９からクロック信号
ＣＬが入力される。混合信号発生回路１０はクロック信
号ＣＬにより、前述の４逓倍後の第１の信号と同じ信号
及び前述の４逓倍の信号と周波数が等しく位相が９０度
相異なっている第２の信号とを発生する。
ＣＬが入力される。混合信号発生回路１０はクロック信
号ＣＬにより、前述の４逓倍後の第１の信号と同じ信号
及び前述の４逓倍の信号と周波数が等しく位相が９０度
相異なっている第２の信号とを発生する。
【００１６】これら第１と第２の２つの信号は信号線１
１と信号線１２によりイクスルーシブオア回路３ａ、イ
クスルーシブオア回路３ｂに入力される。イクスルーシ
ブオア回路３ａ、３ｂの出力信号ＨＩとＨＱはそれぞれ
１シンボルレート期間中に変調指数と等しい数だけ変化
するＰＷＭ変調された信号となっている。
１と信号線１２によりイクスルーシブオア回路３ａ、イ
クスルーシブオア回路３ｂに入力される。イクスルーシ
ブオア回路３ａ、３ｂの出力信号ＨＩとＨＱはそれぞれ
１シンボルレート期間中に変調指数と等しい数だけ変化
するＰＷＭ変調された信号となっている。
【００１７】そこでローパスフィルタ４ａとローパスフ
ィルタ４ｂによりベースバンド周波数にする。ＦＳＫ変
調された入力信号をｃｏｓ（ωct±Δωt）とすると４
逓倍回路２により４逓倍した信号はｃｏｓ（４ωct±４
Δωt）となる。また混合信号発生回路８より第１の信
号ｃｏｓ（４ωct）と第２の信号ｃｏｓ（４ωct＋π／
２）とが発生する。イクスルーシブオア回路３ａ、３ｂ
のそれぞれの出力信号ＨＩとＨＱとがそれぞれローパス
フィルタ４ａ，４ｂとに入力される。ローパスフィルタ
４ａと４ｂの出力端子から、それぞれ出力信号ｃｏｓ
（４Δωt±π／２）とｃｏｓ（４Δωt）が出力され
る。
ィルタ４ｂによりベースバンド周波数にする。ＦＳＫ変
調された入力信号をｃｏｓ（ωct±Δωt）とすると４
逓倍回路２により４逓倍した信号はｃｏｓ（４ωct±４
Δωt）となる。また混合信号発生回路８より第１の信
号ｃｏｓ（４ωct）と第２の信号ｃｏｓ（４ωct＋π／
２）とが発生する。イクスルーシブオア回路３ａ、３ｂ
のそれぞれの出力信号ＨＩとＨＱとがそれぞれローパス
フィルタ４ａ，４ｂとに入力される。ローパスフィルタ
４ａと４ｂの出力端子から、それぞれ出力信号ｃｏｓ
（４Δωt±π／２）とｃｏｓ（４Δωt）が出力され
る。
【００１８】これらの２つの出力信号がリミッタ回路５
ａと５ｂとに入力されるとリミッタ回路５ａと５ｂから
それぞれ第１と第２のディジタル信号が出力される。Ｆ
ＳＫ変調された入力信号の周波数変移が正のときには第
１のディジタル信号は、第２のディジタル信号に対して
π／２だけ進んでおり、周波数変移が負のときには第１
のディジタル信号は、第２のディジタル信号に対してπ
／２だけ遅れている。
ａと５ｂとに入力されるとリミッタ回路５ａと５ｂから
それぞれ第１と第２のディジタル信号が出力される。Ｆ
ＳＫ変調された入力信号の周波数変移が正のときには第
１のディジタル信号は、第２のディジタル信号に対して
π／２だけ進んでおり、周波数変移が負のときには第１
のディジタル信号は、第２のディジタル信号に対してπ
／２だけ遅れている。
【００１９】この位相の進み遅れを検出するために位相
検波器（４エッジ検出器）６が用いられる。この位相検
波器６の回路の一例を図５に示す。図５において、５
１、５２、５７、５８はそれぞれＤフリップフロップ、
５３、５６はそれぞさ４入力オア回路、５４、５５はそ
れぞれ２入力ノア回路である。第１のディジタル信号の
立ち上がりと立ち下がり及び第２のディジタル信号の立
ち上がりと立ち下がりの４エッジを使って位相の進み遅
れを検出する。第１のディジタル信号の立ち上がりエッ
ジで第２のディジタル信号の値がハイレベルであれば第
２のディジタル信号の位相が進んでいて周波数変移が正
で、ローレベルであれば第２のディジタル信号の位相が
遅れていて周波数変移が負であることが判別できる。
検波器（４エッジ検出器）６が用いられる。この位相検
波器６の回路の一例を図５に示す。図５において、５
１、５２、５７、５８はそれぞれＤフリップフロップ、
５３、５６はそれぞさ４入力オア回路、５４、５５はそ
れぞれ２入力ノア回路である。第１のディジタル信号の
立ち上がりと立ち下がり及び第２のディジタル信号の立
ち上がりと立ち下がりの４エッジを使って位相の進み遅
れを検出する。第１のディジタル信号の立ち上がりエッ
ジで第２のディジタル信号の値がハイレベルであれば第
２のディジタル信号の位相が進んでいて周波数変移が正
で、ローレベルであれば第２のディジタル信号の位相が
遅れていて周波数変移が負であることが判別できる。
【００２０】第１のディジタル信号の立ち下がりエッジ
で第２のディジタル信号の値がローレベルであれば第２
のディジタル信号の位相が進んでいて周波数変移が正
で、ハイレベルであれば第２のディジタル信号の位相が
遅れていて周波数変移が負であることが判別できる。第
２のディジタル信号の立ち上がりエッジで第１のディジ
タル信号の値がローレベルであれば第１のディジタル信
号の位相が遅れていて周波数変移が正で、ハイレベルで
あれば第１のディジタル信号の位相が進んでいて周波数
変移が負であることが判別できる。第２のディジタル信
号の立ち下がりエッジで第１のディジタル信号の値がハ
イレベルであれば第１のディジタル信号の位相が遅れて
いて周波数変移が正で、ローレベルであれば第１のディ
ジタル信号の位相が進んでいて周波数変移が負であるこ
とが判別できる。
で第２のディジタル信号の値がローレベルであれば第２
のディジタル信号の位相が進んでいて周波数変移が正
で、ハイレベルであれば第２のディジタル信号の位相が
遅れていて周波数変移が負であることが判別できる。第
２のディジタル信号の立ち上がりエッジで第１のディジ
タル信号の値がローレベルであれば第１のディジタル信
号の位相が遅れていて周波数変移が正で、ハイレベルで
あれば第１のディジタル信号の位相が進んでいて周波数
変移が負であることが判別できる。第２のディジタル信
号の立ち下がりエッジで第１のディジタル信号の値がハ
イレベルであれば第１のディジタル信号の位相が遅れて
いて周波数変移が正で、ローレベルであれば第１のディ
ジタル信号の位相が進んでいて周波数変移が負であるこ
とが判別できる。
【００２１】前述の４エッジ検出器６のみでは周波数変
移の大小関係が判別できず、このままでは２−ＦＳＫ変
調信号のみにしか対応できない。４−ＦＳＫ変調信号に
対応するためにはカウンタ１５を使用する。ローパスフ
ィルタ４ａ，４ｂの出力信号はｃｏｓ（４Δωt±π／
２）とｃｏｓ（４Δωt）でありこれら信号の周期は１
／４Δω・２πtでありこれをＴiとする。第１と第２の
ディジタル信号のエッジでパルスを発生させこれをカウ
ンタのリセット信号に入力する。カウンタは周期Ｔiを
規定する２つの値の中間あたりでキャリーがでるよう
に、段数、クロック周波数を設定しておく。周期Ｔiが
小さい場合頻繁にカウンタをリセットするためキャリー
は発生せず、入力信号の周波数変移は小さいと判別で
き、周期Ｔiが大きい場合カウンタのリセットはキャリ
ーが発生した後であり、入力信号の周波数変移は大きい
と判別できる。位相検波器６の出力とカウンタ１５の出
力が信号デコード回路７に入力され４−ＦＳＫ信号を復
調する。
移の大小関係が判別できず、このままでは２−ＦＳＫ変
調信号のみにしか対応できない。４−ＦＳＫ変調信号に
対応するためにはカウンタ１５を使用する。ローパスフ
ィルタ４ａ，４ｂの出力信号はｃｏｓ（４Δωt±π／
２）とｃｏｓ（４Δωt）でありこれら信号の周期は１
／４Δω・２πtでありこれをＴiとする。第１と第２の
ディジタル信号のエッジでパルスを発生させこれをカウ
ンタのリセット信号に入力する。カウンタは周期Ｔiを
規定する２つの値の中間あたりでキャリーがでるよう
に、段数、クロック周波数を設定しておく。周期Ｔiが
小さい場合頻繁にカウンタをリセットするためキャリー
は発生せず、入力信号の周波数変移は小さいと判別で
き、周期Ｔiが大きい場合カウンタのリセットはキャリ
ーが発生した後であり、入力信号の周波数変移は大きい
と判別できる。位相検波器６の出力とカウンタ１５の出
力が信号デコード回路７に入力され４−ＦＳＫ信号を復
調する。
【００２２】復調された信号はノイズなどによりシンボ
ルの境界領域では正しく復調されないことがあるので信
号デコード回路７の出力とシンボルレートクロックとを
同期化回路１７にそれぞれ入力することにより同期をと
る。同期化回路からはシンボルレートと位相が同じ信号
とシンボルレートと９０度位相が異なっている信号の２
種類の信号が出力される。シンボルレートと位相が同じ
信号はカウンタ１５のカウンタリセット信号１８として
使われ、シンボルレートと９０度位相が異なっている信
号はデータ保持回路１９のクロックとして使用してノイ
ズのない復調したベースバンド信号を復調出力端子８か
ら得る。
ルの境界領域では正しく復調されないことがあるので信
号デコード回路７の出力とシンボルレートクロックとを
同期化回路１７にそれぞれ入力することにより同期をと
る。同期化回路からはシンボルレートと位相が同じ信号
とシンボルレートと９０度位相が異なっている信号の２
種類の信号が出力される。シンボルレートと位相が同じ
信号はカウンタ１５のカウンタリセット信号１８として
使われ、シンボルレートと９０度位相が異なっている信
号はデータ保持回路１９のクロックとして使用してノイ
ズのない復調したベースバンド信号を復調出力端子８か
ら得る。
【００２３】
【発明の効果】以上説明したように、この発明は変調指
数ｍが小さい、つまりΔωtだけしか周波数変移がない
場合でも本発明のＦＳＫ−復調回路を使うことにより、
変調指数を４ｍ、つまり周波数変移を４Δωtにするこ
とができるため、ビット誤りの少ない復調が可能とな
る。また同時に上述した回路構成にて実現するので、半
導体集積化が可能である。
数ｍが小さい、つまりΔωtだけしか周波数変移がない
場合でも本発明のＦＳＫ−復調回路を使うことにより、
変調指数を４ｍ、つまり周波数変移を４Δωtにするこ
とができるため、ビット誤りの少ない復調が可能とな
る。また同時に上述した回路構成にて実現するので、半
導体集積化が可能である。
【図１】本発明のＦＳＫ復調回路の一実施例の回路図で
ある。
ある。
【図２】図１で用いる逓倍回路の回路図である。
【図３】図２に示す電圧制御遅延回路の回路図である。
【図４】図２に示す位相比較器とループフィルタの回路
図である。
図である。
【図５】図１に示す位相検波器（４エッジ検波器）の一
実施例の回路図である。
実施例の回路図である。
【図６】従来のＦＳＫ復調回路図である。
【図７】従来の逓倍回路図である。
１ 入力信号端子 ２ ４逓倍回路 ３ａ イクスルーシブオア回路 ３ｂ イクスルーシブオア回路 ４ａ ローパスフィルタ回路 ４ｂ ローパスフィルタ回路 ５ａ リミッタ回路 ５ｂ リミッタ回路 ６ ４エッジ検波器 ７ 信号デコード回路 ８ 出力信号端子 ９ クロック入力端子 １０ 混合信号発生回路 １１ 第１の信号 １２ 第２の信号 １３ Ｉ信号 １４ Ｑ信号 １５ カウンタ １６ シンボルレートクロック入力端子 １７ 同期化回路 １８ カウンタリセット信号 １９ データ保持回路 ２１ 入力端子 ２２ 電圧制御遅延回路 ２３ 電圧制御遅延回路 ２４ 位相比較器 ２５ ループフィルタ回路 ２６ イクスルーシブオア回路 ２７ 出力端子 ５１ Ｄフリップフロップ ５２ Ｄフリップフロップ ５３ ４入力オア回路 ５４ ２入力ノア回路 ５５ ２入力ノア回路 ５６ ４入力オア回路 ５７ Ｄフリップフロップ ５８ Ｄフリップフロップ ６１ 入力端子 ６２ 位相遅延回路 ６３ イクスルーシブオア回路 ６４ ローパスフィルタ ６５ コンパレータ ６６ 出力端子 ７１ 遅延回路 ７２ イクスルーシブオア回路
Claims (5)
- 【請求項１】 ＦＳＫ変調された入力信号を逓倍する逓
倍回路と、逓倍された信号と同じ周波数の第１の信号及
び第１の信号と位相が９０度異なる第２の信号とを出力
する混合信号発生回路と、逓倍された信号と前記第１の
信号とを入力する第１のイクスルーシブオア回路と、逓
倍された信号と前記第２の信号とを入力する第２のイク
スルーシブオア回路と、第１のローパスフィルタを介し
第１のイクスルーシブオア回路の出力信号を入力する第
１のリミッタと、第２のローパスフィルタを介し第２の
イクスルーシブオア回路の出力信号を入力する第２のリ
ミッタと、第１と第２のリミッタから各々出力される第
１と第２のディジタル信号を入力する位相検波器とから
成り、第１と第２のディジタル信号の位相関係から検波
を行うことを特徴とするＦＳＫ復調回路。 - 【請求項２】 前記逓倍回路は直列に接続される第１と
第２の電圧制御遅延回路と、前記ＦＳＫ変調された入力
信号と第１の電圧制御遅延回路からの出力信号とを入力
する位相比較器と位相比較器からの出力信号を受けて、
前記第１と第２の電圧制御遅延回路に制御信号を送るル
ープフィルタ回路とから成り、前記第１と第２の電圧制
御遅延回路を通過した信号が前記入力信号に対し１８０
度位相が遅れるように前記第１と第２の電圧制御遅延回
路の遅延量を自動補正する回路と、前記ＦＳＫ変調され
た入力信号と第１の電圧制御遅延回路からの出力信号を
入力するイクスルーシブオア回路によりデューティー比
５０％の２逓倍信号を生成する請求項１記載のＦＳＫ復
調回路。 - 【請求項３】 前記位相検波器は、前記第１と第２のデ
ィジタル信号の一方のディジタル信号の立ち上がり、立
ち下がりのエッジにおける他方のディジタル信号の値を
用いて検波を行う請求項１記載のＦＳＫ復調回路。 - 【請求項４】 前記第１と第２のディジタル信号の立ち
上がり、立ち下がりの計４つエッジの頻度をカウントす
るカウンタの出力信号と、前記位相検波回路からの出力
信号とが変調信号を復調する信号デコード回路に入力さ
れる請求項３記載のＦＳＫ復調回路。 - 【請求項５】 前記信号デコード回路の出力信号と、受
信信号のシンボルレートと等しい基準信号とを入力する
同期回路とを有し、前記同期回路の同期出力により前記
信号デコード回路の出力信号を同期化するためのデータ
保持回路と、前記同期回路の同期出力が前記カウンタを
リセットする手段からなるＦＳＫ復調回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24167596A JP3553286B2 (ja) | 1995-09-21 | 1996-09-12 | Ｆｓｋ復調回路 |
| US08/717,493 US5783967A (en) | 1995-09-21 | 1996-09-20 | Frequency shift keying demodulation circuit using logic circuitry |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24347695 | 1995-09-21 | ||
| JP7-243474 | 1995-09-21 | ||
| JP24347495 | 1995-09-21 | ||
| JP7-243476 | 1995-09-21 | ||
| JP24167596A JP3553286B2 (ja) | 1995-09-21 | 1996-09-12 | Ｆｓｋ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181779A true JPH09181779A (ja) | 1997-07-11 |
| JP3553286B2 JP3553286B2 (ja) | 2004-08-11 |
Family
ID=27332967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24167596A Expired - Fee Related JP3553286B2 (ja) | 1995-09-21 | 1996-09-12 | Ｆｓｋ復調回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5783967A (ja) |
| JP (1) | JP3553286B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100205542B1 (ko) * | 1996-12-18 | 1999-07-01 | 윤종용 | 디지털 방식의 송신자-아이디 수신기 및 이를 구비한 유무선 송수신 장치 |
| US6501771B2 (en) * | 1997-02-11 | 2002-12-31 | At&T Wireless Services, Inc. | Delay compensation |
| US6480589B1 (en) | 1998-07-14 | 2002-11-12 | Samsung Electronics Co., Ltd. | CPE alert signal detector and caller identification detector using peak detection |
| US6351153B1 (en) * | 2000-10-30 | 2002-02-26 | Hewlett-Packard Company | Phase detector with high precision |
| US6917787B2 (en) * | 2001-10-06 | 2005-07-12 | Devaney, Ii Patrick Owen | System and method for superheterodyne frequency multiplication signal expansion to achieve a reduced bandwidth frequency or phase modulation communication channel |
| US7272368B2 (en) * | 2001-10-06 | 2007-09-18 | Patrick Owen Devaney | System and method for reduced deviation time domain FM/PM discriminator to achieve a reduced bandwidth frequency or phase modulation communications channels |
| KR100493046B1 (ko) * | 2003-02-04 | 2005-06-07 | 삼성전자주식회사 | 클럭의 듀티 사이클을 조정할 수 있는 주파수 체배기 및체배방법 |
| JP4349866B2 (ja) * | 2003-09-02 | 2009-10-21 | 三洋電機株式会社 | Ｆｓｋ信号復調回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4238783A (en) * | 1978-06-15 | 1980-12-09 | Acco Industries, Inc. | Telemetry system for transmitting analog data over a telephone line |
| US5453714A (en) * | 1993-03-10 | 1995-09-26 | National Semiconductor Corporation | Binary FM demodulator with self-adjusting resonant operating frequency according to demodulated binary output signal duty cycle |
| GB2280324B (en) * | 1993-07-16 | 1998-07-22 | Plessey Semiconductors Ltd | Detectors |
-
1996
- 1996-09-12 JP JP24167596A patent/JP3553286B2/ja not_active Expired - Fee Related
- 1996-09-20 US US08/717,493 patent/US5783967A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5783967A (en) | 1998-07-21 |
| JP3553286B2 (ja) | 2004-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3414052B2 (ja) | 位相変調信号復調方式 | |
| EP0333266A2 (en) | A direct conversion receiver | |
| CA1232035A (en) | Frequency demodulator for recovering digital signals | |
| US4715047A (en) | Digital differential phase shift keyed demodulator | |
| US4475219A (en) | Demodulator for frequency-shift-keyed binary data signals | |
| US5640427A (en) | Demodulator | |
| US5757868A (en) | Digital phase detector with integrated phase detection | |
| JP3553286B2 (ja) | Ｆｓｋ復調回路 | |
| EP0412291B1 (en) | Quadrature FSK receiver with compensation for frequency offset | |
| EP0484914B1 (en) | Demodulator and method for demodulating digital signals modulated by a minimum shift keying | |
| US5450032A (en) | FSK data demodulator using mixing of quadrature baseband signals | |
| US4651107A (en) | Demodulator for digital FM signals | |
| US6985541B1 (en) | FM demodulator for a low IF receiver | |
| JP3359927B2 (ja) | 直交振幅変調方式ディジタル無線装置の復調装置 | |
| US5627862A (en) | Apparatus for demodulating phase modulated WAVE | |
| EP0534180B1 (en) | MSK signal demodulating circuit | |
| JP3413902B2 (ja) | 周波数シフトキーイング・データ復調器 | |
| JP3178276B2 (ja) | 直接変換受信機 | |
| RU2175463C2 (ru) | Радиоприемник прямого преобразования | |
| JPH05336186A (ja) | 位相検出装置 | |
| US7558339B2 (en) | Asynchronous ZCD demodulator/decoder | |
| JPH02284550A (ja) | Ｍ相位相偏移変調（ｐｓｋ）信号を予備処理及び復調する方法及び装置 | |
| JP2979326B2 (ja) | ４位相復調回路 | |
| JPH1127337A (ja) | 折返防止型ディジタル位相復調器 | |
| JP3036972B2 (ja) | 復調器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040302 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040428 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080514 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091108 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140514 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |