JPH0918253A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH0918253A JPH0918253A JP7166475A JP16647595A JPH0918253A JP H0918253 A JPH0918253 A JP H0918253A JP 7166475 A JP7166475 A JP 7166475A JP 16647595 A JP16647595 A JP 16647595A JP H0918253 A JPH0918253 A JP H0918253A
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- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】
【目的】動作速度の向上を図れ、低消費電力化をも図
れ、また大型化を防止できる演算増幅回路を実現する。 【構成】初段差動増幅器の後段にｐＭＯＳトランジスタ
ＰＴ17，ＰＴ18からなるカレントミラー回路を配置し、
ｎＭＯＳトランジスタＮＴ14のゲートに初段差動増幅器
の出力を供給し、カレントミラー回路に流れる電流をｐ
ＭＯＳトランジスタＰＴ15およびＰＴ16からなるカレン
トミラー回路を介して出力段側に供給すし、さらに、電
源電圧ＶDDの供給ラインとノードＮＤ12との間に定電流
源としてのｐＭＯＳトランジスタＰＴ19を接続し、ノー
ドＮＤ12にアイドリング電流Ｉ19を流し込む。これによ
り、ｐＭＯＳトランジスタＰＴ16のしきい値電圧近傍の
特性を考慮せずに定常状態およびその状態に遷移すると
きの直流的な動作の安定性を図ることができ、製造プロ
セスに厳格に制御が不要なる等の利点がある。
れ、また大型化を防止できる演算増幅回路を実現する。 【構成】初段差動増幅器の後段にｐＭＯＳトランジスタ
ＰＴ17，ＰＴ18からなるカレントミラー回路を配置し、
ｎＭＯＳトランジスタＮＴ14のゲートに初段差動増幅器
の出力を供給し、カレントミラー回路に流れる電流をｐ
ＭＯＳトランジスタＰＴ15およびＰＴ16からなるカレン
トミラー回路を介して出力段側に供給すし、さらに、電
源電圧ＶDDの供給ラインとノードＮＤ12との間に定電流
源としてのｐＭＯＳトランジスタＰＴ19を接続し、ノー
ドＮＤ12にアイドリング電流Ｉ19を流し込む。これによ
り、ｐＭＯＳトランジスタＰＴ16のしきい値電圧近傍の
特性を考慮せずに定常状態およびその状態に遷移すると
きの直流的な動作の安定性を図ることができ、製造プロ
セスに厳格に制御が不要なる等の利点がある。
Description
【０００１】
【産業上の利用分野】本発明は、たとえば液晶デバイス
等に適用される演算増幅回路に関するものである。
等に適用される演算増幅回路に関するものである。
【０００２】
【従来の技術】ＴＦＴ(Thin Film Transistor)型液晶デ
バイスのソースドライブＩＣは、アナログ入力をサンプ
ルホールドし、その電圧をボルテージフォロワ接続され
た演算増幅回路によりバッファリングし、ＴＦＴ型液晶
デバイスのソースを駆動している。ここで用いられる演
算増幅回路は、液晶パネルが持つ数百ｐＦの容量を高速
に駆動できなければならず、また、液晶パネルの大型化
に伴う多チャネル化により回路規模は小さい必要があ
る。実際には、各チャネルに最低１個の演算増幅回路が
用いられる。
バイスのソースドライブＩＣは、アナログ入力をサンプ
ルホールドし、その電圧をボルテージフォロワ接続され
た演算増幅回路によりバッファリングし、ＴＦＴ型液晶
デバイスのソースを駆動している。ここで用いられる演
算増幅回路は、液晶パネルが持つ数百ｐＦの容量を高速
に駆動できなければならず、また、液晶パネルの大型化
に伴う多チャネル化により回路規模は小さい必要があ
る。実際には、各チャネルに最低１個の演算増幅回路が
用いられる。
【０００３】図８は、従来のＣＭＯＳ演算増幅回路の構
成例を示す回路図である。図８において、ＰＴ11〜ＰＴ
16はｐＭＯＳトランジスタ、ＮＴ11〜ＮＴ13はｎＭＯＳ
トランジスタ、Ｉ11，Ｉ12は電流源をそれぞれ示してい
る。
成例を示す回路図である。図８において、ＰＴ11〜ＰＴ
16はｐＭＯＳトランジスタ、ＮＴ11〜ＮＴ13はｎＭＯＳ
トランジスタ、Ｉ11，Ｉ12は電流源をそれぞれ示してい
る。
【０００４】ｐＭＯＳトランジスタＰＴ11およびＰＴ12
のソース同士が接続され、ｐＭＯＳトランジスタＰＴ13
〜ＰＴ16のソースが電源電圧ＶDDの供給ラインに接続さ
れ、ｎＭＯＳトランジスタＮＴ11〜ＮＴ13のソースが接
地ラインに接続されている。ｐＭＯＳトランジスタＰＴ
11およびｎＭＯＳトランジスタＮＴ11のドレイン同士が
接続されてノードＮＤ11が構成されている。また、ｐＭ
ＯＳトランジスタＰＴ12およびｎＭＯＳトランジスタＮ
Ｔ12のドレイン同士が接続され、ｎＭＯＳトランジスタ
ＮＴ11およひＮＴ12のゲート同士が接続され、さらにこ
のゲート同士の接続中点がｎＭＯＳトランジスタＮＴ12
のドレインに接続されて初段の差動増幅器が構成されて
いる。この差動増幅器の出力であるノードＮＤ11はｎＭ
ＯＳトランジスタＮＴ13のゲートに接続されている。ｐ
ＭＯＳトランジスタＰＴ16およびｎＭＯＳトランジスタ
ＮＴ13のドレイン同士が接続されて出力増幅段が構成さ
れ、このドレイン同士の接続中点により出力側ノードＮ
Ｄ12が構成され、このノードＮＤ12が出力端ＴOUT に接
続されている。
のソース同士が接続され、ｐＭＯＳトランジスタＰＴ13
〜ＰＴ16のソースが電源電圧ＶDDの供給ラインに接続さ
れ、ｎＭＯＳトランジスタＮＴ11〜ＮＴ13のソースが接
地ラインに接続されている。ｐＭＯＳトランジスタＰＴ
11およびｎＭＯＳトランジスタＮＴ11のドレイン同士が
接続されてノードＮＤ11が構成されている。また、ｐＭ
ＯＳトランジスタＰＴ12およびｎＭＯＳトランジスタＮ
Ｔ12のドレイン同士が接続され、ｎＭＯＳトランジスタ
ＮＴ11およひＮＴ12のゲート同士が接続され、さらにこ
のゲート同士の接続中点がｎＭＯＳトランジスタＮＴ12
のドレインに接続されて初段の差動増幅器が構成されて
いる。この差動増幅器の出力であるノードＮＤ11はｎＭ
ＯＳトランジスタＮＴ13のゲートに接続されている。ｐ
ＭＯＳトランジスタＰＴ16およびｎＭＯＳトランジスタ
ＮＴ13のドレイン同士が接続されて出力増幅段が構成さ
れ、このドレイン同士の接続中点により出力側ノードＮ
Ｄ12が構成され、このノードＮＤ12が出力端ＴOUT に接
続されている。
【０００５】また、ｐＭＯＳトランジスタＰＴ13および
ＰＴ14のゲート同士が接続され、このゲート同士の接続
中点がｐＭＯＳトランジスタＰＴ13のドレインおよび電
流源Ｉ11に接続されてカレントミラー回路が構成されて
いる。そして、ｐＭＯＳトランジスタＰＴ14のドレイン
が差動増幅器を構成するｐＭＯＳトランジスタＰＴ11お
よびＰＴ12のソース同士の接続中点に接続されている。
これにより、カレントミラー回路から差動増幅器に対し
て定電流が供給される。同様に、ｐＭＯＳトランジスタ
ＰＴ15およびＰＴ16のゲート同士が接続され、このゲー
ト同士の接続中点がｐＭＯＳトランジスタＰＴ15のドレ
インおよび電流源Ｉ12に接続されてカレントミラー回路
が構成されている。このカレントミラー回路により出力
増幅段に対して定電流が供給される。
ＰＴ14のゲート同士が接続され、このゲート同士の接続
中点がｐＭＯＳトランジスタＰＴ13のドレインおよび電
流源Ｉ11に接続されてカレントミラー回路が構成されて
いる。そして、ｐＭＯＳトランジスタＰＴ14のドレイン
が差動増幅器を構成するｐＭＯＳトランジスタＰＴ11お
よびＰＴ12のソース同士の接続中点に接続されている。
これにより、カレントミラー回路から差動増幅器に対し
て定電流が供給される。同様に、ｐＭＯＳトランジスタ
ＰＴ15およびＰＴ16のゲート同士が接続され、このゲー
ト同士の接続中点がｐＭＯＳトランジスタＰＴ15のドレ
インおよび電流源Ｉ12に接続されてカレントミラー回路
が構成されている。このカレントミラー回路により出力
増幅段に対して定電流が供給される。
【０００６】そして、初段差動増幅器のｐＭＯＳトラン
ジスタＰＴ11のゲートが信号ＩＮの入力端ＴINに接続さ
れ、ｐＭＯＳトランジスタＰＴ12のゲートが出力側ノー
ドＮＤ12に接続されている。初段差動増幅器は、ｐＭＯ
ＳトランジスタＰＴ11のゲートにより非反転入力が構成
され、ｐＭＯＳトランジスタＰＴ12のゲートにより反転
入力が構成され、反転入力が出力に接続されていること
から、ゲイン「１」の増幅器となっている。また、出力
段のｎＭＯＳトランジスタＮＴ13のゲートとドレインと
の間には位相補償用のキャパシタＣ11が接続されてい
る。
ジスタＰＴ11のゲートが信号ＩＮの入力端ＴINに接続さ
れ、ｐＭＯＳトランジスタＰＴ12のゲートが出力側ノー
ドＮＤ12に接続されている。初段差動増幅器は、ｐＭＯ
ＳトランジスタＰＴ11のゲートにより非反転入力が構成
され、ｐＭＯＳトランジスタＰＴ12のゲートにより反転
入力が構成され、反転入力が出力に接続されていること
から、ゲイン「１」の増幅器となっている。また、出力
段のｎＭＯＳトランジスタＮＴ13のゲートとドレインと
の間には位相補償用のキャパシタＣ11が接続されてい
る。
【０００７】図８のＣＭＯＳ演算増幅回路は、入力印加
電圧ＶINと同電圧のＶOUT を出力する。そして、出力段
は、定電流で駆動しているため、この演算増幅器はＡ級
動作をする。
電圧ＶINと同電圧のＶOUT を出力する。そして、出力段
は、定電流で駆動しているため、この演算増幅器はＡ級
動作をする。
【０００８】
【発明が解決しようとする課題】ところで、液晶パネル
の大型化、高解像度化に伴い、演算増幅回路も高速なも
のが必要になってくるが、図８のＣＭＯＳ演算増幅回路
では、負荷容量を高速に放電はできるが、充電はｐＭＯ
ＳトランジスタＰＴ15，ＰＴ16からなるカレントミラー
回路による定電流値によってスピードが決定されてしま
い、高速にするためには、定電流を大きくしなければな
らない。この電流は、負荷をチャージアップし、出力電
圧が入力電圧に等しくなった定常状態以後も、常時流れ
続けるため、消費電流は大きくなる。
の大型化、高解像度化に伴い、演算増幅回路も高速なも
のが必要になってくるが、図８のＣＭＯＳ演算増幅回路
では、負荷容量を高速に放電はできるが、充電はｐＭＯ
ＳトランジスタＰＴ15，ＰＴ16からなるカレントミラー
回路による定電流値によってスピードが決定されてしま
い、高速にするためには、定電流を大きくしなければな
らない。この電流は、負荷をチャージアップし、出力電
圧が入力電圧に等しくなった定常状態以後も、常時流れ
続けるため、消費電流は大きくなる。
【０００９】そこで、この問題を解決するために、図９
に示すような充電用増幅器と放電用増幅器を並列に接続
した回路が提案されている。しかし、この回路では、充
電用増幅器ＡＭＰA と放電用増幅器ＡＭＰB とを切り替
えるためのスイッチＳＷ11A ，ＳＷ12A 、ＳＷ11B ，Ｓ
Ｗ12B が必要となり、また、各チャネルごとに２つの増
幅器が必要であることから、大型化を招くという問題が
ある。
に示すような充電用増幅器と放電用増幅器を並列に接続
した回路が提案されている。しかし、この回路では、充
電用増幅器ＡＭＰA と放電用増幅器ＡＭＰB とを切り替
えるためのスイッチＳＷ11A ，ＳＷ12A 、ＳＷ11B ，Ｓ
Ｗ12B が必要となり、また、各チャネルごとに２つの増
幅器が必要であることから、大型化を招くという問題が
ある。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、動作速度の向上を図れ、低消費
電力化をも図れ、また大型化を防止できる演算増幅回路
を提供することにある。
のであり、その目的は、動作速度の向上を図れ、低消費
電力化をも図れ、また大型化を防止できる演算増幅回路
を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の演算増幅回路は、比例関係にある第１およ
び第２の電流を供給する第１の電流源と、第３の電流を
供給する第２の電流源と、上記第２の電流と上記第３の
電流との加算電流を一定とする定電流手段と、上記第３
の電流に比例した電流で出力端を充電または放電する第
１のトランジスタと、入力信号に応じて上記出力端を放
電または充電する第２のトランジスタと、上記入力信号
に応じて上記第２のトランジスタに流れる電流に比例し
た関係で上記第１の電流の電流値を制御する第３のトラ
ンジスタと、少なくとも非充放電時である定常状態時
に、上記出力端に対し第４の電流を供給する第３の電流
源とを有する。
め、本発明の演算増幅回路は、比例関係にある第１およ
び第２の電流を供給する第１の電流源と、第３の電流を
供給する第２の電流源と、上記第２の電流と上記第３の
電流との加算電流を一定とする定電流手段と、上記第３
の電流に比例した電流で出力端を充電または放電する第
１のトランジスタと、入力信号に応じて上記出力端を放
電または充電する第２のトランジスタと、上記入力信号
に応じて上記第２のトランジスタに流れる電流に比例し
た関係で上記第１の電流の電流値を制御する第３のトラ
ンジスタと、少なくとも非充放電時である定常状態時
に、上記出力端に対し第４の電流を供給する第３の電流
源とを有する。
【００１２】また、本発明の演算増幅回路は、比例関係
にある第１および第２の電流を供給する第１の電流源
と、第３の電流を供給する第２の電流源と、上記第２の
電流と上記第３の電流との加算電流を一定とする定電流
手段と、上記第３の電流に比例した電流で出力端を充電
または放電する第１のトランジスタと、入力信号に応じ
て上記出力端を放電または充電する第２のトランジスタ
と、上記入力信号に応じて上記第２のトランジスタに流
れる電流に比例した関係で上記第１の電流の電流値を制
御する第３のトランジスタと、放電時に上記第１の電流
の上限値を制限する回路とを有する。
にある第１および第２の電流を供給する第１の電流源
と、第３の電流を供給する第２の電流源と、上記第２の
電流と上記第３の電流との加算電流を一定とする定電流
手段と、上記第３の電流に比例した電流で出力端を充電
または放電する第１のトランジスタと、入力信号に応じ
て上記出力端を放電または充電する第２のトランジスタ
と、上記入力信号に応じて上記第２のトランジスタに流
れる電流に比例した関係で上記第１の電流の電流値を制
御する第３のトランジスタと、放電時に上記第１の電流
の上限値を制限する回路とを有する。
【００１３】
【作用】本発明の演算増幅回路によれば、第１の電流と
第２の電流と第２のトランジスタを流れる電流とは比例
関係にあり、第２の電流と第３の電流との加算電流は一
定であり、第３の電流と第１のトランジスタを流れる電
流とは比例関係にあるので、第２のトランジスタを流れ
る電流が増加すると、第１の電流および第２の電流が増
加することにより第３の電流が減少して第１のトランジ
スタを流れる電流が減少する。これに対して、第２のト
ランジスタに流れる電流が減少すると、第１の電流およ
び第２の電流が減少することにより第３の電流が増加し
て第１のトランジスタに流れる電流が増加する。すなわ
ち、この回路は、ＡＢ級動作で出力端を充放電する。
第２の電流と第２のトランジスタを流れる電流とは比例
関係にあり、第２の電流と第３の電流との加算電流は一
定であり、第３の電流と第１のトランジスタを流れる電
流とは比例関係にあるので、第２のトランジスタを流れ
る電流が増加すると、第１の電流および第２の電流が増
加することにより第３の電流が減少して第１のトランジ
スタを流れる電流が減少する。これに対して、第２のト
ランジスタに流れる電流が減少すると、第１の電流およ
び第２の電流が減少することにより第３の電流が増加し
て第１のトランジスタに流れる電流が増加する。すなわ
ち、この回路は、ＡＢ級動作で出力端を充放電する。
【００１４】そして、少なくとも定常状態時には、第３
の電流源から出力端子に対していわゆるアイドリング電
流が供給される。ここで、第３の電流源が存在しない場
合について考察すると、この場合、定常状態時に、アイ
ドリング電流に相当する微少電流を第１のトランジスタ
によって流さなければならない。本来、放電時の出力電
圧の上昇のスピード、すなわちスルーレートを高めるた
めに、第１のトランジスタのトランジスタサイズは大き
くなるように設定される。このとき、微少電流を第１の
トランジスタによって流すためには、第１のトランジス
タはしきい値電圧近傍で動作するようにしなければなら
ない。このことは、プロセスのコンディションにより第
１のトランジスタのしきい値電圧がばらついた場合、回
路的に非常に不安定になることを意味する。これに対し
て、第３の電流源が存在することで、第１のトランジス
タのしきい値電圧近傍の特性を考慮せずに安定に動作さ
せることが可能とる。
の電流源から出力端子に対していわゆるアイドリング電
流が供給される。ここで、第３の電流源が存在しない場
合について考察すると、この場合、定常状態時に、アイ
ドリング電流に相当する微少電流を第１のトランジスタ
によって流さなければならない。本来、放電時の出力電
圧の上昇のスピード、すなわちスルーレートを高めるた
めに、第１のトランジスタのトランジスタサイズは大き
くなるように設定される。このとき、微少電流を第１の
トランジスタによって流すためには、第１のトランジス
タはしきい値電圧近傍で動作するようにしなければなら
ない。このことは、プロセスのコンディションにより第
１のトランジスタのしきい値電圧がばらついた場合、回
路的に非常に不安定になることを意味する。これに対し
て、第３の電流源が存在することで、第１のトランジス
タのしきい値電圧近傍の特性を考慮せずに安定に動作さ
せることが可能とる。
【００１５】また、放電時に、第１の電流の上限値が極
端に大きくなることが制限されて、消費電流が抑制され
る。
端に大きくなることが制限されて、消費電流が抑制され
る。
【００１６】
【実施例１】図１は、本発明に係るＣＭＯＳ演算増幅回
路の第１の実施例を示す回路図であって、従来例を示す
図８と同一構成部分は同一符号をもって表す。すなわ
ち、ＰＴ11〜ＰＴ19はｐＭＯＳトランジスタ、ＮＴ11〜
ＮＴ15はｎＭＯＳトランジスタ、Ｉ11は電流源、Ｃ11は
位相補償用キャパシタ、ＣL は出力負荷容量をそれぞれ
示している。
路の第１の実施例を示す回路図であって、従来例を示す
図８と同一構成部分は同一符号をもって表す。すなわ
ち、ＰＴ11〜ＰＴ19はｐＭＯＳトランジスタ、ＮＴ11〜
ＮＴ15はｎＭＯＳトランジスタ、Ｉ11は電流源、Ｃ11は
位相補償用キャパシタ、ＣL は出力負荷容量をそれぞれ
示している。
【００１７】本回路では、図８に示す従来回路における
初段差動増幅器の後段にｐＭＯＳトランジスタＰＴ17，
ＰＴ18からなるカレントミラー回路が配置され、ｎＭＯ
ＳトランジスタＮＴ14のゲートに初段差動増幅器の出力
を供給し、上記カレントミラー回路に流れる電流を利用
してｐＭＯＳトランジスタＰＴ15およびＰＴ16からなる
カレントミラー回路により出力段側に電流を供給するよ
うに構成され、さらに、電源電圧ＶDDの供給ラインとノ
ードＮＤ12（ｐＭＯＳトランジスタＰＴ16のドレイン）
との間に定電流源としてのｐＭＯＳトランジスタＰＴ19
を接続して、ノードＮＤ12にアイドリング電流Ｉ19を流
し込むように構成されている。また、ｐＭＯＳトランジ
スタＰＴ19のゲートは定電圧ＶB1の供給ラインに接続さ
れている。
初段差動増幅器の後段にｐＭＯＳトランジスタＰＴ17，
ＰＴ18からなるカレントミラー回路が配置され、ｎＭＯ
ＳトランジスタＮＴ14のゲートに初段差動増幅器の出力
を供給し、上記カレントミラー回路に流れる電流を利用
してｐＭＯＳトランジスタＰＴ15およびＰＴ16からなる
カレントミラー回路により出力段側に電流を供給するよ
うに構成され、さらに、電源電圧ＶDDの供給ラインとノ
ードＮＤ12（ｐＭＯＳトランジスタＰＴ16のドレイン）
との間に定電流源としてのｐＭＯＳトランジスタＰＴ19
を接続して、ノードＮＤ12にアイドリング電流Ｉ19を流
し込むように構成されている。また、ｐＭＯＳトランジ
スタＰＴ19のゲートは定電圧ＶB1の供給ラインに接続さ
れている。
【００１８】ｐＭＯＳトランジスタＰＴ17およびｐＭＯ
ＳトランジスタＰＴ18のソースが電源電圧ＶDDの供給ラ
インに接続され、ｐＭＯＳトランジスタＰＴ17およびｐ
ＭＯＳトランジスタＰＴ18のゲート同士が接続され、そ
の接続中点がｐＭＯＳトランジスタＰＴ17のドレインに
接続されてノードＮＤ13が構成され、このノードＮＤ 13
がｎＭＯＳトランジスタＮＴ14のドレインに接続されて
いる。そして、ｐＭＯＳトランジスタＰＴ18のドレイン
とｎＭＯＳトランジスタＮＴ 15のドレイン同士が接続さ
れてノードＮＤ14が構成され、このノードＮＤ14がｐＭ
ＯＳトランジスタＰＴ15のドレインおよびゲート、並び
にｐＭＯＳトランジスタＰＴ16のゲートに接続されてい
る。ノードＮＤ14はｎＭＯＳトランジスタＮＴ15のドレ
インに接続され，ｎＭＯＳトランジスタＮＴ15のソース
は接地ラインに接続され、ゲートが定電圧ＶB2の供給ラ
インに接続されている。すなわち、ｎＭＯＳトランジス
タＮＴ15により定電流が発生される。さらに、ｎＭＯＳ
トランジスタＮＴ14のソースは接地ラインに接続され、
ゲートがノードＮＤ11に接続されている。
ＳトランジスタＰＴ18のソースが電源電圧ＶDDの供給ラ
インに接続され、ｐＭＯＳトランジスタＰＴ17およびｐ
ＭＯＳトランジスタＰＴ18のゲート同士が接続され、そ
の接続中点がｐＭＯＳトランジスタＰＴ17のドレインに
接続されてノードＮＤ13が構成され、このノードＮＤ 13
がｎＭＯＳトランジスタＮＴ14のドレインに接続されて
いる。そして、ｐＭＯＳトランジスタＰＴ18のドレイン
とｎＭＯＳトランジスタＮＴ 15のドレイン同士が接続さ
れてノードＮＤ14が構成され、このノードＮＤ14がｐＭ
ＯＳトランジスタＰＴ15のドレインおよびゲート、並び
にｐＭＯＳトランジスタＰＴ16のゲートに接続されてい
る。ノードＮＤ14はｎＭＯＳトランジスタＮＴ15のドレ
インに接続され，ｎＭＯＳトランジスタＮＴ15のソース
は接地ラインに接続され、ゲートが定電圧ＶB2の供給ラ
インに接続されている。すなわち、ｎＭＯＳトランジス
タＮＴ15により定電流が発生される。さらに、ｎＭＯＳ
トランジスタＮＴ14のソースは接地ラインに接続され、
ゲートがノードＮＤ11に接続されている。
【００１９】図２は、定電流源としてのｐＭＯＳトラン
ジスタＰＴ19およびｎＭＯＳトランジスタＮＴ15のゲー
トに定電圧ＶB1，ＶB2を供給する定電圧供給回路１００
の構成例を示す回路図である。
ジスタＰＴ19およびｎＭＯＳトランジスタＮＴ15のゲー
トに定電圧ＶB1，ＶB2を供給する定電圧供給回路１００
の構成例を示す回路図である。
【００２０】この定電圧供給回路１００は、図２に示す
ように、抵抗素子Ｒ101 、ｐＭＯＳトランジスタＰＴ
101 ，ＰＴ102 、およびｎＭＯＳトランジスタＮＴ101
〜ＮＴ 103 により構成されている。抵抗素子Ｒ101 およ
びｎＭＯＳトランジスタＮＴ101 、ｐＭＯＳトランジス
タＰＴ101 およびｎＭＯＳトランジスタＮＴ102 、ｐＭ
ＯＳトランジスタＰＴ102およびｎＭＯＳトランジスタ
ＮＴ103 がそれぞれ電源電圧ＶDDの供給ラインと接地ラ
インとの間に直列に接続されている。そして、抵抗素子
Ｒ101 とｎＭＯＳトランジスタＮＴ101 のドレインとの
接続中点が、ｎＭＯＳトランジスタＮＴ101 およびＮＴ
102 のゲートに接続されている。また、ｐＭＯＳトラン
ジスタＰＴ101 およびｎＭＯＳトランジスタＮＴ102の
ドレイン同士の接続中点ＮＤ101 がｐＭＯＳトランジス
タＰＴ101 およびＰＴ 102 のゲートに接続されてカレン
トミラー回路が構成され、このノードＮＤ101の電位が
定電圧ＶB1としてｐＭＯＳトランジスタＰＴ19のゲート
に供給される。また、ｐＭＯＳトランジスタＰＴ102 お
よびｎＭＯＳトランジスタＮＴ103 のドレイン同士の接
続中点ＮＤ101 がｎＭＯＳトランジスタＰＴ103 のゲー
トに接続され、その接続ノードＮＤ102 から定電圧ＶB2
がｎＭＯＳトランジスタＮＴ15のゲートに供給される。
ように、抵抗素子Ｒ101 、ｐＭＯＳトランジスタＰＴ
101 ，ＰＴ102 、およびｎＭＯＳトランジスタＮＴ101
〜ＮＴ 103 により構成されている。抵抗素子Ｒ101 およ
びｎＭＯＳトランジスタＮＴ101 、ｐＭＯＳトランジス
タＰＴ101 およびｎＭＯＳトランジスタＮＴ102 、ｐＭ
ＯＳトランジスタＰＴ102およびｎＭＯＳトランジスタ
ＮＴ103 がそれぞれ電源電圧ＶDDの供給ラインと接地ラ
インとの間に直列に接続されている。そして、抵抗素子
Ｒ101 とｎＭＯＳトランジスタＮＴ101 のドレインとの
接続中点が、ｎＭＯＳトランジスタＮＴ101 およびＮＴ
102 のゲートに接続されている。また、ｐＭＯＳトラン
ジスタＰＴ101 およびｎＭＯＳトランジスタＮＴ102の
ドレイン同士の接続中点ＮＤ101 がｐＭＯＳトランジス
タＰＴ101 およびＰＴ 102 のゲートに接続されてカレン
トミラー回路が構成され、このノードＮＤ101の電位が
定電圧ＶB1としてｐＭＯＳトランジスタＰＴ19のゲート
に供給される。また、ｐＭＯＳトランジスタＰＴ102 お
よびｎＭＯＳトランジスタＮＴ103 のドレイン同士の接
続中点ＮＤ101 がｎＭＯＳトランジスタＰＴ103 のゲー
トに接続され、その接続ノードＮＤ102 から定電圧ＶB2
がｎＭＯＳトランジスタＮＴ15のゲートに供給される。
【００２１】次に、ｎＭＯＳトランジスタＮＴ13，ＮＴ
14，ＮＴ15のドレインに流れる電流をそれぞれＩ13，Ｉ
14，Ｉ15N 、ｐＭＯＳトランジスタＰＴ17，ＰＴ18，Ｐ
Ｔ15，ＰＴ16，ＰＴ19に流れる電流をそれぞれＩ17，Ｉ
18，Ｉ15P ，Ｉ16，Ｉ19として、上記構成による動作に
ついて、電流の流れを中心に説明する。
14，ＮＴ15のドレインに流れる電流をそれぞれＩ13，Ｉ
14，Ｉ15N 、ｐＭＯＳトランジスタＰＴ17，ＰＴ18，Ｐ
Ｔ15，ＰＴ16，ＰＴ19に流れる電流をそれぞれＩ17，Ｉ
18，Ｉ15P ，Ｉ16，Ｉ19として、上記構成による動作に
ついて、電流の流れを中心に説明する。
【００２２】まず、出力段のｎＭＯＳトランジスタＮＴ
13のゲート電圧が下がり、出力負荷を充電する場合、す
なわちＶIN＞ＶOUT の場合について説明する。この場
合、ノードＮＤ11はほぼ接地レベル（０Ｖ）になり、ｎ
ＭＯＳトランジスタＮＴ14、ＮＴ13はカットオフする。
そして、ノードＮＤ13は電位的にＶDDレベルに近付き、
ｐＭＯＳトランジスタＰＴ17を流れる電流Ｉ17はほとん
ど０となる。
13のゲート電圧が下がり、出力負荷を充電する場合、す
なわちＶIN＞ＶOUT の場合について説明する。この場
合、ノードＮＤ11はほぼ接地レベル（０Ｖ）になり、ｎ
ＭＯＳトランジスタＮＴ14、ＮＴ13はカットオフする。
そして、ノードＮＤ13は電位的にＶDDレベルに近付き、
ｐＭＯＳトランジスタＰＴ17を流れる電流Ｉ17はほとん
ど０となる。
【００２３】ｐＭＯＳトランジスタＰＴ17とｐＭＯＳト
ランジスタＰＴ18とによりカレントミラー回路を構成し
ているためｐＭＯＳトランジスタＰＴ18のドレインに流
れる電流Ｉ18は、ｐＭＯＳトランジスタＰＴ17とｐＭＯ
ＳトランジスタＰＴ18とのトランジスタサイズの比に比
例に次式で与えられる。
ランジスタＰＴ18とによりカレントミラー回路を構成し
ているためｐＭＯＳトランジスタＰＴ18のドレインに流
れる電流Ｉ18は、ｐＭＯＳトランジスタＰＴ17とｐＭＯ
ＳトランジスタＰＴ18とのトランジスタサイズの比に比
例に次式で与えられる。
【００２４】
【数１】 Ｉ18＝｛（Ｗ18／Ｌ18）／（Ｗ17／Ｌ17）｝・Ｉ17 …(1)
【００２５】ここで、Ｗ18，Ｗ17はトランジスタのチャ
ネル幅、Ｌ18，Ｌ17はトランジスタのチャネル長をそれ
ぞれ示している。ところが、この場合、上述したよう
に、ｐＭＯＳトランジスタＰＴ17を流れる電流Ｉ17はほ
とんど０となることから、ｐＭＯＳトランジスタＰＴ18
にドレインに流れる電流Ｉ18もほぼ０となる。
ネル幅、Ｌ18，Ｌ17はトランジスタのチャネル長をそれ
ぞれ示している。ところが、この場合、上述したよう
に、ｐＭＯＳトランジスタＰＴ17を流れる電流Ｉ17はほ
とんど０となることから、ｐＭＯＳトランジスタＰＴ18
にドレインに流れる電流Ｉ18もほぼ０となる。
【００２６】ｎＭＯＳトランジスタＮＴ15のドレインに
流れる電流Ｉ15N は一定であるため、Ｉ15P ＝Ｉ15N と
なり、電流Ｉ15N はほぼ１００％、ｐＭＯＳトランジス
タＰＴ15に流れる。また、ｐＭＯＳトランジスタＰＴ15
とｐＭＯＳトランジスタＰＴ16とはカレントミラー回路
を構成しているため、次式が成立する。
流れる電流Ｉ15N は一定であるため、Ｉ15P ＝Ｉ15N と
なり、電流Ｉ15N はほぼ１００％、ｐＭＯＳトランジス
タＰＴ15に流れる。また、ｐＭＯＳトランジスタＰＴ15
とｐＭＯＳトランジスタＰＴ16とはカレントミラー回路
を構成しているため、次式が成立する。
【００２７】
【数２】 Ｉ16＝｛（Ｗ16／Ｌ16）／（Ｗ15／Ｌ15）｝・Ｉ15P ＝｛（Ｗ16／Ｌ16）／（Ｗ15／Ｌ15）｝・Ｉ15N …(2)
【００２８】これらのことより、出力端子ＴOUT への出
力電流ＩOUT は次のようになる。
力電流ＩOUT は次のようになる。
【００２９】
【数３】 ＩOUT ＝Ｉ16＋Ｉ19 ＝｛（Ｗ16／Ｌ16）／（Ｗ15／Ｌ15）｝・Ｉ15N ＋Ｉ19 …(3)
【００３０】このとき、ｎＭＯＳトランジスタＮＴ13の
ドレイン電流Ｉ13およびｎＭＯＳトランジスタＮＴ14の
ドレイン電流Ｉ14は、ほぼ０である。従って、ｐＭＯＳ
トランジスタＰＴ18のドレイン電流Ｉ18が増加し、その
結果、出力段のｐＭＯＳトランジスタＰＴ16のドレイン
電流Ｉ16は、電流Ｉ18の増加に伴い、増加する。これに
より、出力負荷の充電が促進される。
ドレイン電流Ｉ13およびｎＭＯＳトランジスタＮＴ14の
ドレイン電流Ｉ14は、ほぼ０である。従って、ｐＭＯＳ
トランジスタＰＴ18のドレイン電流Ｉ18が増加し、その
結果、出力段のｐＭＯＳトランジスタＰＴ16のドレイン
電流Ｉ16は、電流Ｉ18の増加に伴い、増加する。これに
より、出力負荷の充電が促進される。
【００３１】この充電時の定電流源としてのｐＭＯＳト
ランジスタＰＴ19によるアイドリング電流Ｉ19の値は、
たとえば約４．８μＡであり、ｐＭＯＳトランジスタＰ
Ｔ16のドレイン電流Ｉ16は、約２８０μＡである。
ランジスタＰＴ19によるアイドリング電流Ｉ19の値は、
たとえば約４．８μＡであり、ｐＭＯＳトランジスタＰ
Ｔ16のドレイン電流Ｉ16は、約２８０μＡである。
【００３２】次に、出力段のｎＭＯＳトランジスタＮＴ
13のゲート電圧が上がり、出力負荷を放電する場合、す
なわち、ＶIN＜ＶOUT の場合について説明する。この場
合、入力信号ＩＮが接地レベルに近い低レベルで差動増
幅器のｐＭＯＳトランジスタＰＴ11のゲートに供給され
ると、ノードＮＤ11のレベルは、ｎＭＯＳトランジスタ
ＮＴ14、ＮＴ13のしきい値電圧より高くなり、ｎＭＯＳ
トランジスタＮＴ13およびＮＴ14のゲート電圧が上昇
し、ｎＭＯＳトランジスタＮＴ13およびＮＴ14のドレイ
ン電流Ｉ13およびＩ14が増加する。ここで、ｎＭＯＳト
ランジスタＮＴ13とＮＴ14は同じトランジスタサイズで
あるとする。
13のゲート電圧が上がり、出力負荷を放電する場合、す
なわち、ＶIN＜ＶOUT の場合について説明する。この場
合、入力信号ＩＮが接地レベルに近い低レベルで差動増
幅器のｐＭＯＳトランジスタＰＴ11のゲートに供給され
ると、ノードＮＤ11のレベルは、ｎＭＯＳトランジスタ
ＮＴ14、ＮＴ13のしきい値電圧より高くなり、ｎＭＯＳ
トランジスタＮＴ13およびＮＴ14のゲート電圧が上昇
し、ｎＭＯＳトランジスタＮＴ13およびＮＴ14のドレイ
ン電流Ｉ13およびＩ14が増加する。ここで、ｎＭＯＳト
ランジスタＮＴ13とＮＴ14は同じトランジスタサイズで
あるとする。
【００３３】これにより、カレントミラー回路を構成す
る各ｐＭＯＳトランジスタＰＴ15，ＰＴ18からノードＮ
Ｄ14に電流Ｉ15P,Ｉ18が流れ込む。ここで、ゲートに定
電圧ＶB2が供給されるｎＭＯＳトランジスタＮＴ15のド
レイン側には定電流Ｉ15N が流れる。この定電流Ｉ15N
は、下記式に示すようにノードＮＤ14に流れ込むｐＭＯ
ＳトランジスタＰＴ18のドレイン電流Ｉ18とｐＭＯＳト
ランジスタＰＴ15のドレイン電流Ｉ15P との和となる。
る各ｐＭＯＳトランジスタＰＴ15，ＰＴ18からノードＮ
Ｄ14に電流Ｉ15P,Ｉ18が流れ込む。ここで、ゲートに定
電圧ＶB2が供給されるｎＭＯＳトランジスタＮＴ15のド
レイン側には定電流Ｉ15N が流れる。この定電流Ｉ15N
は、下記式に示すようにノードＮＤ14に流れ込むｐＭＯ
ＳトランジスタＰＴ18のドレイン電流Ｉ18とｐＭＯＳト
ランジスタＰＴ15のドレイン電流Ｉ15P との和となる。
【００３４】
【数４】 Ｉ15N ＝Ｉ18＋Ｉ15P …(4) したがって、
【００３５】
【数５】 Ｉ15P ＝Ｉ15N −Ｉ18 …(5)
【００３６】すなわち、電流Ｉ18はｎＭＯＳトランジス
タＮＴ14のドレイン電流Ｉ14の増加に伴い増加すること
から、ｐＭＯＳトランジスタＰＴ15のドレイン電流Ｉ
15P は減少する。
タＮＴ14のドレイン電流Ｉ14の増加に伴い増加すること
から、ｐＭＯＳトランジスタＰＴ15のドレイン電流Ｉ
15P は減少する。
【００３７】ここで、下記（６）式が成立するように、
ｎＭＯＳトランジスタＮＴ14、ｐＭＯＳトランジスタＰ
Ｔ17，ＰＴ18，ＰＴ15，ＰＴ16のトランジスタサイズを
設定することにより、ｐＭＯＳトランジスタＰＴ15のド
レイン電流Ｉ15P がほぼ０となる。
ｎＭＯＳトランジスタＮＴ14、ｐＭＯＳトランジスタＰ
Ｔ17，ＰＴ18，ＰＴ15，ＰＴ16のトランジスタサイズを
設定することにより、ｐＭＯＳトランジスタＰＴ15のド
レイン電流Ｉ15P がほぼ０となる。
【００３８】
【数６】 Ｉ15N ＝Ｉ18＝｛（Ｗ18／Ｌ18）／（Ｗ17／Ｌ17）｝・Ｉ17 …(6)
【００３９】この場合、ｐＭＯＳトランジスタＰＴ15の
ドレイン電流Ｉ15P がほぼ０であるため、ｐＭＯＳトラ
ンジスタＰＴ16のドレイン電流Ｉ16も減少しほぼ０とな
る。その結果、出力端子ＴOUT からのいわゆる吸い込み
電流は（Ｉ13−Ｉ19）となり、出力負荷の放電が促進さ
れる。
ドレイン電流Ｉ15P がほぼ０であるため、ｐＭＯＳトラ
ンジスタＰＴ16のドレイン電流Ｉ16も減少しほぼ０とな
る。その結果、出力端子ＴOUT からのいわゆる吸い込み
電流は（Ｉ13−Ｉ19）となり、出力負荷の放電が促進さ
れる。
【００４０】この放電時の定電流源としてのｐＭＯＳト
ランジスタＰＴ19によるアイドリング電流Ｉ19の値は、
たとえば約２．７μＡであり、ｐＭＯＳトランジスタＰ
Ｔ16のドレイン電流Ｉ16は、ほぼ０Ａである。
ランジスタＰＴ19によるアイドリング電流Ｉ19の値は、
たとえば約２．７μＡであり、ｐＭＯＳトランジスタＰ
Ｔ16のドレイン電流Ｉ16は、ほぼ０Ａである。
【００４１】次に、出力負荷ＣL に対する充放電が行わ
れない定常状態の場合、すなわちＶ IN＝ＶOUT の場合に
ついて説明する。この場合、出力端子ＴOUT への電流の
入出力はなくなり、Ｉ13＝Ｉ19となる。
れない定常状態の場合、すなわちＶ IN＝ＶOUT の場合に
ついて説明する。この場合、出力端子ＴOUT への電流の
入出力はなくなり、Ｉ13＝Ｉ19となる。
【００４２】ちなみに、この定常状態時の定電流源とし
てのｐＭＯＳトランジスタＰＴ19によるアイドリング電
流Ｉ19の値、並びにｐＭＯＳトランジスタＰＴ16のドレ
イン電流Ｉ16は、放電時の場合と同様であり、たとえば
アイドリング電流Ｉ19約２．７μＡであり、ｐＭＯＳト
ランジスタＰＴ16のドレイン電流Ｉ16は、ほぼ０Ａであ
る。
てのｐＭＯＳトランジスタＰＴ19によるアイドリング電
流Ｉ19の値、並びにｐＭＯＳトランジスタＰＴ16のドレ
イン電流Ｉ16は、放電時の場合と同様であり、たとえば
アイドリング電流Ｉ19約２．７μＡであり、ｐＭＯＳト
ランジスタＰＴ16のドレイン電流Ｉ16は、ほぼ０Ａであ
る。
【００４３】ここで、図１の回路において、ｐＭＯＳト
ランジスタＰＴ19からなる定電流源が存在しない場合に
ついて考察する。この場合、ＶIN＝ＶOUT 時にアイドリ
ング電流Ｉ19に相当する微少電流をｐＭＯＳトランジス
タＰＴ16によって流さなければならない。本来、ＶIN＜
ＶOUT 時の出力電圧の上昇のスピード、すなわちスルー
レートを高めるために、ｐＭＯＳトランジスタＰＴ15に
対してｐＭＯＳトランジスタＰＴ 16のトランジスタサイ
ズは大きくなるように設定している。このとき、微少電
流をｐＭＯＳトランジスタＰＴ16によって流すために
は、ｐＭＯＳトランジスタＰＴ16はしきい値電圧近傍で
動作するようにしなければならない。このことは、プロ
セスのコンディションによりｐＭＯＳトランジスタＰＴ
16のしきい値電圧がばらついた場合、回路的に非常に不
安定になることを意味する。したがって、ｐＭＯＳトラ
ンジスタＰＴ19からなる定電流源が存在することで、ｐ
ＭＯＳトランジスタＰＴ16のしきい値電圧近傍の特性を
考慮せずに安定に動作させることが可能となっている。
ランジスタＰＴ19からなる定電流源が存在しない場合に
ついて考察する。この場合、ＶIN＝ＶOUT 時にアイドリ
ング電流Ｉ19に相当する微少電流をｐＭＯＳトランジス
タＰＴ16によって流さなければならない。本来、ＶIN＜
ＶOUT 時の出力電圧の上昇のスピード、すなわちスルー
レートを高めるために、ｐＭＯＳトランジスタＰＴ15に
対してｐＭＯＳトランジスタＰＴ 16のトランジスタサイ
ズは大きくなるように設定している。このとき、微少電
流をｐＭＯＳトランジスタＰＴ16によって流すために
は、ｐＭＯＳトランジスタＰＴ16はしきい値電圧近傍で
動作するようにしなければならない。このことは、プロ
セスのコンディションによりｐＭＯＳトランジスタＰＴ
16のしきい値電圧がばらついた場合、回路的に非常に不
安定になることを意味する。したがって、ｐＭＯＳトラ
ンジスタＰＴ19からなる定電流源が存在することで、ｐ
ＭＯＳトランジスタＰＴ16のしきい値電圧近傍の特性を
考慮せずに安定に動作させることが可能となっている。
【００４４】図３に、図１の回路特性についてのシミュ
レーション結果を示す。図３に示すように、図１の回路
は、ほぼ良好な増幅特性を得ることができる。
レーション結果を示す。図３に示すように、図１の回路
は、ほぼ良好な増幅特性を得ることができる。
【００４５】以上説明したように、本第１の実施例によ
れば、初段差動増幅器の後段にｐＭＯＳトランジスタＰ
Ｔ17，ＰＴ18からなるカレントミラー回路を配置し、ｎ
ＭＯＳトランジスタＮＴ14のゲートに初段差動増幅器の
出力を供給し、上記カレントミラー回路に流れる電流を
利用してｐＭＯＳトランジスタＰＴ15，ＰＴ16からなる
カレントミラー回路により出力段側に電流を供給し、か
つ出力端子ＴOUT に対してアイドリング電流Ｉ19を供給
するｐＭＯＳトランジスタＰＴ19からなる定電流源を設
けたので、Ａ級動作ではなく、いわゆるＡＢ級動作をす
ることから、出力放電時の大電流は出力段だけに流れ、
余分な電流を減少させることができる。これにより、従
来と同様のダイナミックレンジを確保しつつ、大型化を
招くことなく従来よりも低消費電力で、高速動作が可能
なＣＭＯＳ演算増幅回路を実現できる利点がある。さら
に、ｐＭＯＳトランジスタＰＴ16のしきい値電圧近傍の
特性を考慮せずに定常状態およびその状態に遷移すると
きの直流的な動作の安定性を図ることができる。このた
め、製造プロセスに厳格に制御が不要なる等の利点があ
る。
れば、初段差動増幅器の後段にｐＭＯＳトランジスタＰ
Ｔ17，ＰＴ18からなるカレントミラー回路を配置し、ｎ
ＭＯＳトランジスタＮＴ14のゲートに初段差動増幅器の
出力を供給し、上記カレントミラー回路に流れる電流を
利用してｐＭＯＳトランジスタＰＴ15，ＰＴ16からなる
カレントミラー回路により出力段側に電流を供給し、か
つ出力端子ＴOUT に対してアイドリング電流Ｉ19を供給
するｐＭＯＳトランジスタＰＴ19からなる定電流源を設
けたので、Ａ級動作ではなく、いわゆるＡＢ級動作をす
ることから、出力放電時の大電流は出力段だけに流れ、
余分な電流を減少させることができる。これにより、従
来と同様のダイナミックレンジを確保しつつ、大型化を
招くことなく従来よりも低消費電力で、高速動作が可能
なＣＭＯＳ演算増幅回路を実現できる利点がある。さら
に、ｐＭＯＳトランジスタＰＴ16のしきい値電圧近傍の
特性を考慮せずに定常状態およびその状態に遷移すると
きの直流的な動作の安定性を図ることができる。このた
め、製造プロセスに厳格に制御が不要なる等の利点があ
る。
【００４６】また、カレントミラー回路としてウィルソ
ン型のカレントミラー回路を用いることにより、さらな
る低消費電流化を実現できる。
ン型のカレントミラー回路を用いることにより、さらな
る低消費電流化を実現できる。
【００４７】
【実施例２】図４は、本発明に係る演算増幅回路の第２
の実施例を示す回路図であって、本回路は実施例１の変
形例である。この回路では、各トランジスタの極性が
逆、すなわち図１でｐチャネルのトランジスタの代わり
にｎチャネルのトランジスタが用いられ、ｎチャネルの
トランジスタの代わりにｐチャネルのトランジスタが用
いられている。
の実施例を示す回路図であって、本回路は実施例１の変
形例である。この回路では、各トランジスタの極性が
逆、すなわち図１でｐチャネルのトランジスタの代わり
にｎチャネルのトランジスタが用いられ、ｎチャネルの
トランジスタの代わりにｐチャネルのトランジスタが用
いられている。
【００４８】ここでは、具体的な接続関係、並びに作用
についての説明は、実施例１の場合と略同様に行われる
ことから、省略する。本回路においても、上述した実施
例１の効果と同様の効果を得ることができる。
についての説明は、実施例１の場合と略同様に行われる
ことから、省略する。本回路においても、上述した実施
例１の効果と同様の効果を得ることができる。
【００４９】
【実施例３】図５は、本発明に係る演算増幅回路の第３
の実施例を示す回路図である。本第３の実施例が上述し
た実施例１と異なる点は、ｎＭＯＳトランジスタＮＴ 14
のソースと接地ラインとの間に、ゲートが定電圧ＶB2の
供給ラインに接続され放電時の電流リミッタ用電流源と
してのｎＭＯＳトランジスタＮＴ16を、さらに設けたこ
とにある。
の実施例を示す回路図である。本第３の実施例が上述し
た実施例１と異なる点は、ｎＭＯＳトランジスタＮＴ 14
のソースと接地ラインとの間に、ゲートが定電圧ＶB2の
供給ラインに接続され放電時の電流リミッタ用電流源と
してのｎＭＯＳトランジスタＮＴ16を、さらに設けたこ
とにある。
【００５０】ｎＭＯＳトランジスタＮＴ16がない場合に
は、放電時、すなわち、ＶIN＜ＶOU T 時、特に出力電圧
ＶOUT がＶINより極端に高い場合は、ｎＭＯＳトランジ
スタＮＴ13が大きな電流を流せるようにそのゲート電位
は上昇する。すなわち、このとき同じゲート電位をもつ
ｎＭＯＳトランジスタＮＴ14にも大きな電流が流れてし
まう。基本的な動作を考察すれば、次式が成立していれ
ばよい。
は、放電時、すなわち、ＶIN＜ＶOU T 時、特に出力電圧
ＶOUT がＶINより極端に高い場合は、ｎＭＯＳトランジ
スタＮＴ13が大きな電流を流せるようにそのゲート電位
は上昇する。すなわち、このとき同じゲート電位をもつ
ｎＭＯＳトランジスタＮＴ14にも大きな電流が流れてし
まう。基本的な動作を考察すれば、次式が成立していれ
ばよい。
【００５１】
【数７】 Ｉ17≧｛（Ｗ17／Ｌ17）／（Ｗ18／Ｌ18）｝・Ｉ18＝Ｉ15N …(7)
【００５２】しかし、一時的に電流Ｉ17がＩ15N に比べ
て非常に大きな電流となる。このことは、消費電流的な
見地から好ましいことではない。そこで、本第３の実施
例では、動作上全く問題ないように、電流Ｉ17を制限す
る意味でｎＭＯＳトランジスタＮＴ16からなる定電流源
を設けている。なお、この定電流源は、電流Ｉ15N より
多少大きい電流を流せるように構成される。
て非常に大きな電流となる。このことは、消費電流的な
見地から好ましいことではない。そこで、本第３の実施
例では、動作上全く問題ないように、電流Ｉ17を制限す
る意味でｎＭＯＳトランジスタＮＴ16からなる定電流源
を設けている。なお、この定電流源は、電流Ｉ15N より
多少大きい電流を流せるように構成される。
【００５３】本第３の実施例によれば、動作特性を変え
ずにその内部の消費電流を最小限にするめの定電流源を
設けたので、上述した第１の実施例の効果に加えて、さ
らに回路全体の消費電流を抑えることができる。
ずにその内部の消費電流を最小限にするめの定電流源を
設けたので、上述した第１の実施例の効果に加えて、さ
らに回路全体の消費電流を抑えることができる。
【００５４】図６に、図５の回路特性についてのシミュ
レーション結果を示す。図６に示すように、図１の回路
は、ほぼ良好な増幅特性を得ることができるが、図５の
回路は、さらに、良好な増幅特性を得ることができる。
レーション結果を示す。図６に示すように、図１の回路
は、ほぼ良好な増幅特性を得ることができるが、図５の
回路は、さらに、良好な増幅特性を得ることができる。
【００５５】なお、図５の構成では、図１のアイドリン
グ電流用定電流源を設けた回路に、放電時の電流リミッ
タ用電流源としてのｎＭＯＳトランジスタＮＴ16を追加
する構成としたが、アイドリング電流用定電流源と併用
しない回路であっても低消費電流化を図ることができる
ことはいうまでもない。
グ電流用定電流源を設けた回路に、放電時の電流リミッ
タ用電流源としてのｎＭＯＳトランジスタＮＴ16を追加
する構成としたが、アイドリング電流用定電流源と併用
しない回路であっても低消費電流化を図ることができる
ことはいうまでもない。
【００５６】
【実施例４】図７は、本発明に係る演算増幅回路の第４
の実施例を示す回路図であって、本回路は実施例３の変
形例である。この回路では、各トランジスタの極性が
逆、すなわち図５でｐチャネルのトランジスタの代わり
にｎチャネルのトランジスタが用いられ、ｎチャネルの
トランジスタの代わりにｐチャネルのトランジスタが用
いられている。
の実施例を示す回路図であって、本回路は実施例３の変
形例である。この回路では、各トランジスタの極性が
逆、すなわち図５でｐチャネルのトランジスタの代わり
にｎチャネルのトランジスタが用いられ、ｎチャネルの
トランジスタの代わりにｐチャネルのトランジスタが用
いられている。
【００５７】ここでは、具体的な接続関係、並びに作用
についての説明は、実施例１の場合と略同様に行われる
ことから、省略する。本回路においても、上述した実施
例３の効果と同様の効果を得ることができる。
についての説明は、実施例１の場合と略同様に行われる
ことから、省略する。本回路においても、上述した実施
例３の効果と同様の効果を得ることができる。
【００５８】また、上述した各実施例においては、ＭＯ
Ｓトランジスタを例に説明したが、バイポーラトランジ
スタを用いて同様の出力回路を構成できることはいうま
でもない。
Ｓトランジスタを例に説明したが、バイポーラトランジ
スタを用いて同様の出力回路を構成できることはいうま
でもない。
【００５９】
【発明の効果】以上説明したように、本発明の演算増幅
回路は、ＡＢ級動作で動作し、負荷容量への充放電時の
みに大きな電流を出力し、負荷容量への充放電が行われ
ない定常状態においては小さな電流しか出力しないので
低消費電力と高速動作とが共に実現される。また、充放
電用の増幅器をそれぞれ設ける必要がないので、演算増
幅器の大型化を防止できる利点がある。また、第１のラ
ンジスタのしきい値電圧近傍の特性を考慮せずに定常状
態およびその状態に遷移するときの直流的な動作の安定
性を図ることができる。このため、製造プロセスに厳格
に制御が不要なる等の利点がある。
回路は、ＡＢ級動作で動作し、負荷容量への充放電時の
みに大きな電流を出力し、負荷容量への充放電が行われ
ない定常状態においては小さな電流しか出力しないので
低消費電力と高速動作とが共に実現される。また、充放
電用の増幅器をそれぞれ設ける必要がないので、演算増
幅器の大型化を防止できる利点がある。また、第１のラ
ンジスタのしきい値電圧近傍の特性を考慮せずに定常状
態およびその状態に遷移するときの直流的な動作の安定
性を図ることができる。このため、製造プロセスに厳格
に制御が不要なる等の利点がある。
【図１】本発明に係る演算増幅回路の第１の実施例を示
す回路図である。
す回路図である。
【図２】本発明に係る定電圧供給回路の構成例を示す回
路図である。
路図である。
【図３】図１の回路のシミュレーション結果を示す図で
ある。
ある。
【図４】本発明に係る演算増幅回路の第２の実施例を示
す回路図である。
す回路図である。
【図５】本発明に係る演算増幅回路の第３の実施例を示
す回路図である。
す回路図である。
【図６】図５の回路のシミュレーション結果を示す図で
ある。
ある。
【図７】本発明に係る演算増幅回路の第４の実施例を示
す回路図である。
す回路図である。
【図８】従来のＣＭＯＳ演算増幅回路の構成例を示す回
路図である。
路図である。
【図９】充電用アンプおよび放電用アンプを有する従来
のＣＭＯＳ演算増幅回路の構成例を示す回路図である。
のＣＭＯＳ演算増幅回路の構成例を示す回路図である。
ＰＴ11〜ＰＴ19，ＰＴ11a 〜ＰＴ16a …ｐＭＯＳトラン
ジスタ ＮＴ11〜ＮＴ16，ＮＴ11a 〜ＮＴ19a …ｎＭＯＳトラン
ジスタ Ｃ11，Ｃ11a …位相補償用キャパシタ Ｉ11，Ｉ11a …電流源
ジスタ ＮＴ11〜ＮＴ16，ＮＴ11a 〜ＮＴ19a …ｎＭＯＳトラン
ジスタ Ｃ11，Ｃ11a …位相補償用キャパシタ Ｉ11，Ｉ11a …電流源
フロントページの続き (72)発明者 東 真砂彦 埼玉県鳩ヶ谷市南３丁目18番36号 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 佐藤 多積 大分県速見郡日出町大字大神1357番地 株 式会社日出ハイテック内
Claims (3)
- 【請求項１】 比例関係にある第１および第２の電流を
供給する第１の電流源と、 第３の電流を供給する第２の電流源と、 上記第２の電流と上記第３の電流との加算電流を一定と
する定電流手段と、 上記第３の電流に比例した電流で出力端を充電または放
電する第１のトランジスタと、 入力信号に応じて上記出力端を放電または充電する第２
のトランジスタと、 上記入力信号に応じて上記第２のトランジスタに流れる
電流に比例した関係で上記第１の電流の電流値を制御す
る第３のトランジスタと、 少なくとも非充放電時である定常状態時に、上記出力端
に対し第４の電流を供給する第３の電流源とを有する演
算増幅回路。 - 【請求項２】 比例関係にある第１および第２の電流を
供給する第１の電流源と、 第３の電流を供給する第２の電流源と、 上記第２の電流と上記第３の電流との加算電流を一定と
する定電流手段と、 上記第３の電流に比例した電流で出力端を充電または放
電する第１のトランジスタと、 入力信号に応じて上記出力端を放電または充電する第２
のトランジスタと、 上記入力信号に応じて上記第２のトランジスタに流れる
電流に比例した関係で上記第１の電流の電流値を制御す
る第３のトランジスタと、 放電時に上記第１の電流の上限値を制限するの回路とを
有する演算増幅回路。 - 【請求項３】 比例関係にある第１および第２の電流を
供給する第１の電流源と、 第３の電流を供給する第２の電流源と、 上記第２の電流と上記第３の電流との加算電流を一定と
する定電流手段と、 上記第３の電流に比例した電流で出力端を充電または放
電する第１のトランジスタと、 入力信号に応じて上記出力端を放電または充電する第２
のトランジスタと、 上記入力信号に応じて上記第２のトランジスタに流れる
電流に比例した関係で上記第１の電流の電流値を制御す
る第３のトランジスタと、 少なくとも非充放電時である定常状態時に、上記出力端
に対し第４の電流を供給する第３の電流源と放電時に上
記第１の電流の上限値を制限する回路とを有する演算増
幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7166475A JPH0918253A (ja) | 1995-06-30 | 1995-06-30 | 演算増幅回路 |
| US08/673,999 US5818295A (en) | 1995-06-30 | 1996-07-01 | Operational amplifier with stabilized DC operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7166475A JPH0918253A (ja) | 1995-06-30 | 1995-06-30 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918253A true JPH0918253A (ja) | 1997-01-17 |
Family
ID=15832094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7166475A Pending JPH0918253A (ja) | 1995-06-30 | 1995-06-30 | 演算増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5818295A (ja) |
| JP (1) | JPH0918253A (ja) |
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| KR100699829B1 (ko) * | 2004-12-09 | 2007-03-27 | 삼성전자주식회사 | 높은 슬루 레이트를 가지는 액정 표시 장치에 포함된 소스드라이버의 출력 버퍼 및 출력 버퍼의 제어 방법 |
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| CN105656439A (zh) * | 2015-12-30 | 2016-06-08 | 北京时代民芯科技有限公司 | 一种可降低运算放大器功耗的开关电容偏置电路 |
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| US5818295A (en) | 1998-10-06 |
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