JP2000349570A

JP2000349570A - バッファ回路

Info

Publication number: JP2000349570A
Application number: JP11160198A
Authority: JP
Inventors: Takashi Ueno; 野隆上; Tetsuro Itakura; 倉哲朗板
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-06-07
Filing date: 1999-06-07
Publication date: 2000-12-15

Abstract

(57)【要約】【課題】トランジスタのしきい値電圧に依存せず、信
号振幅が小さい場合でも不感帯を生じさせることなくス
ルーレートの改善が期待できる。【解決手段】信号が入力される入力端子１２と、負荷
１４が接続される出力端子１３と、前記入力端子・出力
端子間に接続されて負荷に供給する電流の駆動能力を外
部から制御可能とする信号増幅回路１１と、出力端子の
電圧に所定の電圧を印加して出力するレベルシフト回路
２０と、信号増幅回路１１の入力電圧と前記レベルシフ
ト回路２０の出力電圧との電位差を検出してその電位差
に応じて制御信号を出力することにより信号増幅回路１
１の出力段の駆動能力を制御信号に従って制御する制御
回路３０と、を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバッファ回路に係り、特
にバッファ回路に低消費電流型オペアンプを用いること
によりスルーレートを改善したバッファ回路に関する。

【０００２】

【従来の技術】近年、液晶ドライバやアナログ／ディジ
タル（Ａ／Ｄ）コンバータなどに用いるバッファアンプ
を高速化するという要求が高まっている。バッファアン
プを組み込むシステムの高機能化や高精度化が進むと共
に、使用する回路の素子数も増加の一途を辿り大規模化
している。その一方で、バッファアンプにおいては静的
消費電流を低減させると共にチップ面積を削減させたい
という要求もある。このような構成上の規模の拡大と電
力や面積の低減という両者の要求を満足できるバッファ
アンプの開発が盛んに行なわれている。

【０００３】例えば、液晶ドライバやＡ／Ｄコンバータ
に用いられるバッファアンプにおいては、スルーレート
を高める、すなわち、セトリングタイムを短くすること
が要求されている。とりわけ、液晶などを負荷として用
いるような容量性負荷を駆動するバッファ回路おいて
は、信号電圧が急激に変化した場合に負荷の容量への充
放電電流を高速に駆動できることが望ましい。しかしな
がら、ソースフォロアやエミッタフォロアにより構成さ
れた出力回路においては、最大充放電電流に相当する程
度のバイアス電流を常時流しておく必要があり、高いス
ルーレートを確保しようとした場合に静的消費電流が多
くなってしまうという不都合がある。

【０００４】そこで、静的消費電流を小さく抑えること
ができると共にスルーレートを改善した従来のバッファ
回路が提案、報告されている。この従来のバッファ回路
は入力信号電圧が急激に変化したときに、信号増幅回路
のスルーレートを決定する出力段の駆動電流を、必要な
分だけ増強することを基本的な考え方としている。ただ
し、従来のバッファ位階路においては、信号検出や制御
信号発生回路などのために信号増幅回路を別個に用意し
て構成しているため、１つのセットに多数のバッファ回
路を用いるような用途では、チップ面積や消費電流が膨
大になってしまい使用に耐えることが難しかった。

【０００５】本発明者達も、素子の追加をできるだけ少
なくしてスルーレートを改善する手法を提案しており、
電気学会電子回路研究会資料ＥＣＴ−９８−９５（１９
９８年１０月）などに報告している。この資料により報
告した手法は、ボルテージフォロア構成のバッファ回路
に限定されているが、電圧検出・制御回路専用の信号増
幅回路を必要とせず、ＣＭＯＳ（Complementary Metal-
Oxide Semiconductor）トランジスタを２つ追加するだ
けでスルーレートの改善を実現できるものである。

【０００６】ここで、本発明者達が以前に報告したスル
ーレートを改善したバッファ回路の動作原理について図
１２を用いて簡単に説明する。図１２に示すブロック図
において、従来のバッファ回路は、入力信号を増幅して
出力する信号増幅回路（ＡＭＰ）１と、信号増幅回路に
入力される信号電圧を入力する入力端子２と、信号増幅
回路１の出力電圧を負荷側に供給するための出力端子３
と、信号増幅回路１の入出力電位を比較してその電位差
に応じた制御信号を出力する第１および第２の制御回路
４，５と、を備えている。具体的には、上記制御回路
４，５は、ＣＭＯＳトランジスタＭＳＲ１，ＭＳＲ２に
より構成されている。符号６は、出力端子３に接続され
た負荷としての容量（ＣＬ）である。

【０００７】上位構成に基づく従来のバッファ回路の動
作に付いて説明する。信号増幅回路１の入出力電圧を比
較して制御信号を発生するのがトランジスタＭＳＲ１と
ＭＳＲ２であり、信号増幅回路（ＡＭＰ）１の入力端子
２の電圧Ｖinと、出力端子３の電圧Ｖout とを比較して
入出力の電位差が発生した時に信号増幅回路の出力段の
バイアス回路を制御して負荷電流の駆動能力を上げるも
のである。入力電圧と出力電圧の比較は、ＭＯＳトラン
ジスタのゲート−ソース間電圧特性を利用している。Ｍ
ＯＳトランジスタのしきい値電圧と比較し、ドレイン電
流で信号増幅回路の出力段バイアス回路を制御する。

【０００８】すなわち、立上りと立下がり双方の応答性
を改善するため、入力電圧Ｖinと出力電圧Ｖout の大小
関係により、動作させるべきＭＯＳトランジスタを切り
替えて使い分けている。つまり立上りは、第１の制御回
路４としてのＭＳＲ１を動作させ、立下がりは第２の制
御回路としてのＭＳＲ２を動作させて出力段のバイアス
電流を強化する。

【０００９】しかしながら、図１２に示した従来のバッ
ファ回路には、以下のような問題点があった。入出力の
電位差がトランジスタＭＳＲ１とＭＳＲ２のしきい値電
圧以下になると、トランジスタＭＳＲ１，ＭＳＲ２は動
作しなくなり、スルーレート改善の効果がなくなる。し
たがって、小振幅では良好なスルーレートの改善が行な
われない。理想的にはトランジスタＭＳＲ１，ＭＳＲ２
には低しきい値電圧のトランジスタを用いれば良いが、
製造コストなど諸々の制約によりしきい値電圧の低いト
ランジスタを利用できないプロセスにおいては、充分な
改善効果を期待することができない。

【００１０】また、仮にしきい値電圧の低いトランジス
タを利用できるとしても、スルーレート改善効果はＭＳ
Ｒ１，ＭＳＲ２のしきい値電圧による影響を直接受ける
ことになるため、セトリングタイムがしきい値電圧のば
らつきにも大きく依存することになる。また、デプレッ
ションタイプのトランジスタである場合にはしきい値電
圧が低くても、トランジスタＭＳＲ１，ＭＳＲ２のチャ
ネルリークにより無駄な消費電流が発生する要因にも成
りかねない。

【００１１】また、図１２に示される従来のバッファ回
路は、バイポーラトランジスタにより構成する（電圧検
出制御回路ＤＥＴ１やＤＥＴ２にもバイポーラトランジ
スタを適用する）ものには、適用することができなかっ
た。その理由は、ＭＯＳトランジスタのしきい値電圧の
影響と同様に、コレクタ電流が流れ始めるベース−エミ
ッタ間順方向電圧のしきい値に相当する電圧の存在によ
り、立ち上がりや立ち下がり時の入出力間電圧が低い
と、制御回路ＤＥＴ１，ＤＥＴ２を構成するトランジス
タコレクタ電流が流れないので、スルーレート改善の効
果が現れないからである。

【００１２】

【発明が解決しようとする課題】以上説明したように、
スルーレートを改善するようにした従来のバッファ回路
は、スルーレートの改善効果が制御回路として用いてい
るトランジスタのしきい値電圧に依存するので、しきい
値電圧の低いトランジスタを利用できない制約の下で
は、信号振幅が小さい場合にスルーレート改善の効果を
望むことができないという問題があった。

【００１３】本発明は上記の問題を解決するためになさ
れたものであり、トランジスタのしきい値電圧に依存す
ることなく、信号振幅が小さい場合であってもスルーレ
ートの改善が期待できるバッファ回路を提供することを
目的としている。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の基本概念に係るバッファ回路は、信号が入
力される入力端子と負荷が接続される出力端子と、前記
入力端子，出力端子間に接続されて、前記負荷に供給す
る電流の駆動能力を外部から制御可能とする信号増幅回
路と、前記出力端子の電圧に所定の電圧を印加して出力
するレベルシフト回路と、前記信号増幅回路の入力電圧
と前記レベルシフト回路の出力電圧との電位差を検出す
る電位差検出回路と、検出された電位差に基づいて立ち
上がり時または立ち下がり時の応答時間を短縮する制御
信号を出力することにより前記信号増幅回路の出力段の
駆動能力を制御する制御回路と、を具備することを特徴
としている。

【００１５】また、本発明に係るバッファ回路におい
て、前記レベルシフト回路は、前記信号増幅回路の出力
段に接続されると共に、立ち上がりの際に前記制御回路
のうちの第１の電圧検出制御回路に制御信号を出力する
第１のレベルシフト回路と、立ち下がりの際に前記制御
回路のうちの第２の電圧検出制御回路に制御信号を出力
する第２のレベルシフト回路と、より構成しても良い。

【００１６】また、本発明に係るバッファ回路におい
て、前記レベルシフト回路はＰＮジャンクションによる
ダイオードまたはダイオード接続されたトランジスタに
より構成され、前記制御回路はトランジスタにより構成
しても良い。

【００１７】また、本発明に係るバッファ回路におい
て、前記信号増幅回路を、ゲートが入力端子または出力
端子に直接接続されソース同士が接続された第１および
第２のＭＯＳトランジスタにより構成される第１の差動
対と、第１および第２のＭＯＳトランジスタのドレイン
間と電源線に接続された第１のカレントミラーを構成す
る第３および第４のＭＯＳトランジスタと、前記第１の
カレントミラーと前記第１の差動対の接続点がゲートに
接続される第５のＭＯＳトランジスタと、バイアス電流
源と接地間に設けられた第６のＭＯＳトランジスタと、
前記第６のＭＯＳトランジスタのゲートにそのゲートが
接続され前記第１の差動対のテールカレントである第７
のＭＯＳトランジスタと、前記第６，第７のＭＯＳトラ
ンジスタのゲートにそのゲートが共通接続され前記第５
のＭＯＳトランジスタと接地との間に設けられた第８の
ＭＯＳトランジスタと、前記第５のＭＯＳトランジスタ
と並列に設けられると共にバイアス電流源として機能す
る第９のＭＯＳトランジスタと、より構成し、前記レベ
ルシフト回路を、前記第９のＭＯＳトランジスタと第８
のＭＯＳトランジスタとの間にダイオード接続された第
１０および第１１のＭＯＳトランジスタにより構成し、
前記制御回路を、前記入力端子と前記第２のＭＯＳトラ
ンジスタのゲート間にゲートが共通接続されると共に立
ち上がり時の応答を改善する第１の制御用ＭＯＳトラン
ジスタと、立ち下がり時の応答を改善する第２の制御用
ＭＯＳトランジスタにより構成しても良い。

【００１８】また、上記の構成において、前記第５のＭ
ＯＳトランジスタと前記第９のＭＯＳトランジスタのゲ
ート幅とゲート長の比を等しく構成しても良い。

【００１９】また、本発明に係るバッファ回路におい
て、前記信号増幅回路を、ベースが入力端子または出力
端子に直接接続されエミッタ同士が接続された第１およ
び第２のバイポーラトランジスタにより構成される第１
の差動対と、第１および第２のバイポーラトランジスタ
のドレイン間と電源線に接続された第１のカレントミラ
ーを構成する第３および第４のバイポーラトランジスタ
と、前記第１のカレントミラーと前記第１の差動対の接
続点がベースに接続される第５のバイポーラトランジス
タと、バイアス電流源と接地間に設けられた第６のバイ
ポーラトランジスタと、前記第６のバイポーラトランジ
スタのゲートにそのゲートが接続され前記第１の差動対
のテールカレントである第７のバイポーラトランジスタ
と、前記第６，第７のバイポーラトランジスタのベース
にそのベースが共通接続され前記第５のバイポーラトラ
ンジスタと接地との間に設けられた第８のバイポーラト
ランジスタと、前記第５のバイポーラトランジスタと並
列に設けられると共にバイアス電流源として機能する第
９のバイポーラトランジスタと、より構成され、前記レ
ベルシフト回路は、前記第９のバイポーラトランジスタ
と第８のバイポーラトランジスタとの間にダイオード接
続された第１０および第１１のバイポーラトラ前記レベ
ルシフト回路を、前記第９のバイポーラトランジスタと
第８のバイポーラトランジスタとの間にダイオード接続
された第１０および第１１のバイポーラトランジスタに
より構成し、前記制御回路を、前記入力端子と前記第２
のバイポーラトランジスタのベース間にベースが共通接
続されると共に立ち上がり時の応答を改善する第１の制
御用バイポーラトランジスタと、立ち下がり時の応答を
改善する第２の制御用バイポーラトランジスタにより構
成しても良い。

【００２０】また、前記構成において、前記第５のバイ
ポーラトランジスタと前記第９のバイポーラトランジス
タのエミッタ面積または並列接続数の比を等しく構成す
るようにしても良い。

【００２１】

【発明の実施の形態】以下、本発明に係るバッファ回路
の好適な実施形態について添付図面を参照しながら詳細
に説明する。図１ないし図４は本発明の第１実施形態に
係るバッファ回路を示すブロック図及び回路図である。

【００２２】第１実施形態の基本概念を示す図１におい
て、バッファ回路１０は、信号が入力される入力端子１
２と、負荷（図示せず）が接続される出力端子１３と、
この出力端子１３に接続される負荷に供給する電流の駆
動能力を外部から制御可能な信号増幅回路（ＡＭＰ）１
１と、出力端子１２の電圧に所定の電圧を印加して出力
するレベルシフト回路２０と、信号増幅回路１１の入力
電圧とレベルシフト回路２０の出力電圧との電位差を検
出すると共に検出した電位差に応じて制御信号を出力す
ることにより、信号増幅回路１１の出力段の駆動能力を
制御信号に従って制御する制御回路３０と、を備えてい
る。

【００２３】第１実施形態のより具体的な構成を示す図
２において、レベルシフト回路２０は、第１のレベル指
示と回路２１と第２のレベル指示と回路２２と、を備え
ている。また、制御回路３０は、第１の電圧検出制御回
路３１と、第２の電圧検出制御回路３２と、を備えてい
る。第１の電圧検出制御回路３１，第２の電圧検出制御
回路３２の具体的な構成を、図３（ａ）（ｂ）にそれぞ
れ示す。

【００２４】図３（ａ）（ｂ）に示すように、第１およ
び第２の電圧検出制御回路３１および３２の基本構成
は、図１２に示した従来のＭＳＲ１およびＭＳＲ２と同
じ１対のＣＭＯＳトランジスタである。本発明の第１実
施形態に係るバッファ回路は更に電圧検出制御回路と出
力端子１３の間にレベルシフト回路２１および２２を挿
入している。レベルシフト回路は、所定の直流電圧を端
子間に印加する電圧源として動作させる。電圧検出制御
回路３１，３２にＭＯＳトランジスタを用いた場合、レ
ベルシフト回路の電圧をトランジスタのしきい値電圧程
度に設定し、レベルシフト回路の極性をゲート−ソース
間電圧のしきい値電圧分を打ち消すように接続する。こ
れにより、小さなレベルの信号に対してもトランジスタ
のしきい値電圧に阻まれずにスルーレートを強化した動
作を行なうことができる。

【００２５】図４は、本発明の第１実施形態に係るバッ
ファ回路の具体的な実施例の回路図である。図４におい
ては、利得段が２段で構成されるオペアンプをボルテー
ジフォロア構成としたＣＭＯＳトランジスタによるバッ
ファ回路に適用した構成を示している。ボルテージフォ
ロア構成であるため、オペアンプ１１の出力を反転入力
に直接接続する構成となっている。トランジスタＭＳＲ
１，ＭＳＲ２が電圧検出制御回路３１，３２に相当する
トランジスタである。

【００２６】図４において、前記信号増幅回路１１は、
ゲートが入力端子または出力端子に直接接続されソース
同士が接続された第１および第２のＭＯＳトランジスタ
Ｍ１およびＭ２により構成される第１の差動対と、第１
および第２のＭＯＳトランジスタＭ１，Ｍ２のドレイン
間と電源線に接続された第１のカレントミラーを構成す
る第３および第４のＭＯＳトランジスタＭ３およびＭ４
と、前記第１のカレントミラーと前記第１の差動対の接
続点がゲートに接続される第５のＭＯＳトランジスタＭ
５と、バイアス電流源と接地間に設けられた第６のＭＯ
ＳトランジスタＭ６と、前記第６のＭＯＳトランジスタ
Ｍ６のゲートにそのゲートが接続され前記第１の差動対
のテールカレントである第７のＭＯＳトランジスタＭ７
と、前記第６，第７のＭＯＳトランジスタＭ６，Ｍ７の
ゲートにそのゲートが共通接続され前記第５のＭＯＳト
ランジスタＭ５と接地との間に設けられた第８のＭＯＳ
トランジスタＭ８と、前記第５のＭＯＳトランジスタＭ
５と並列に設けられると共にバイアス電流源として機能
する第９のＭＯＳトランジスタＭ９と、より構成されて
いる。

【００２７】また、前記レベルシフト回路２０は、前記
第９のＭＯＳトランジスタＭ９と第８のＭＯＳトランジ
スタＭ８との間にダイオード接続された第１０および第
１１のＭＯＳトランジスタＭ１０，Ｍ１１により構成さ
れている。第１１のＭＯＳトランジスタＭ１１が第１の
レベルシフト回路２１と構成し、第１０のＭＯＳトラン
ジスタＭ１０が第２のレベルシフト回路を構成してい
る。また、前記制御回路３０は、前記入力端子１２と前
記第２のＭＯＳトランジスタＭ２のゲート間にゲートが
共通接続されると共に立ち上がり時の応答を改善する第
１の制御用ＭＯＳトランジスタＭＳＲ１と、立ち下がり
時の応答を改善する第２の制御用ＭＯＳトランジスタＭ
ＳＲ２により構成されている。

【００２８】第２のレベルシフト回路２２を機能させる
ためのバイアス電流源が、トランジスタＭ９である。ト
ランジスタＭ１０のバイアス電流により出力段回路の動
作点電圧を狂わせないように、ソース接地のトランジス
タＭ５(２段目の利得段)に流すバイアス電流とのバラン
スを取っている。具体的には、トランジスタＭ９とトラ
ンジスタＭ５のゲート幅とゲート長との比ないしはトラ
ンジスタの並列接続数の比を等しく設定してトランジス
タＭ５とトランジスタＭ９に流す電流を等しくする。こ
のとき、トランジスタＭ５，Ｍ９に流す電流の和は、ト
ランジスタＭ９を挿入する前のトランジスタＭ５のバイ
アス電流と等しくする。これにより、トランジスタＭ）
の追加による素子占有面積や、静的消費電流の増大を最
小限に抑えることができる。また、第１のレベルシフト
回路を構成しているトランジスタＭ１１のバイアス電流
源は、もともと出力段のバイアス電流源として用いてい
るトランジスタＭ８が兼用している。

【００２９】立上がりの時、バッファ回路の入力端子１
２の電圧が出力端子１３の電圧より高くなり、トランジ
スタＭＳＲ２がオンすると、ＭＳＲ２のドレイン電流が
流れ、カレントミラー回路を構成するトランジスタＭ４
のドレイン電流を引き抜くことになる。これにより、エ
ミッタ接地のトランジスタＭ５のゲート電圧が下がり、
出力側への負荷電流が増強される。第２のレベルシフト
回路２２として挿入したトランジスタＭ１０とバイアス
電流源としてのトランジスタＭ９は、トランジスタＭ５
のゲートと同じ系統でコントロールされているため、こ
のトランジスタＭ５の補助的な役割を果たしている。ま
た、第１の電圧検出制御回路３１としてのトランジスタ
ＭＳＲ２が引き抜いたトランジスタＭ４のドレイン電流
は、出力端子１３へ接続されているため、容量性負荷
（ＣＬ）１４への電流として利用される。

【００３０】立下がりの時、バッファ回路の入力端子１
２の電圧が出力端子１３の電圧より低くなり、トランジ
スタＭＳＲ１がオンすると、ＭＳＲ１のドレイン電流が
流れだし、バイアス回路のカレントミラー回路を構成す
るトランジスタＭ６のドレインに加算される。これによ
り入力差動対のテールカレントのトランジスタＭ７と出
力段の電流源として機能するトランジスタＭ８のドレイ
ン電流も増加し、負荷の放電能力を強化するように作用
する。立ち下がり時に入力差動対のテールカレントを強
化する必要があるのは、位相補償容量（Ｃｃ）１５と差
動対出力のバイアス電流も立ち下がり時のスルーレート
に効果的に利いてくるためである。立上りの際には、位
相補償容量（Ｃｃ）１５はスルーレートに利かない。し
たがって静的消費電流や立上り時の消費電流を節約する
目的で、立ち下がり時のみ差動対のバイアス電流を強化
する仕組みにしている。

【００３１】ただし、レベルシフト回路２１，２２に用
いられるダイオード接続のトランジスタやダイオード
は、安定した順方向電圧を得るために、その電流−電圧
特性から分かるように、所定の直流バイアス電流を流し
ておく電流源を接続する必要がある。図４に示す第１実
施形態においては、トランジスタＭ１０，Ｍ１１をレベ
ルシフト回路２２，２１として動作させるために必要な
バイアス電流源を追加することになるが、これらの電流
源からの電流は、スルーレート強化にそのまま利用され
る。ＭＯＳトランジスタＭ９のゲートサイズとＭＯＳト
ランジスタＭ５のゲートサイズの最適化により静的消費
電流を増加させずに済む。一方、第１のレベルシフト回
路２１を構成するトランジスタＭ１１と第１の電圧検出
制御回路３１を構成する制御用トランジスタＭＳＲ２の
接続関係が、コモン・ソースの差動対の構成になる。し
かし、トランジスタＭ１１のゲートサイズの比を、制御
用トランジスタＭＳＲ２のゲートサイズ比より大きくし
ておけば、平衡時にトランジスタＭＳＲ２に大きな静的
消費電流が流れ出すことはない。

【００３２】図４に示す第１実施形態のバッファ回路に
おいては、レベルシフトによりスルーレートを強化させ
る時に変化する電流を流すため、レベルシフト回路２
１，２２は、電流が変化しても電圧が殆ど変化しないも
のが望まれる。したがって、内部インピーダンスが充分
に低い回路素子を適用することが望ましい。このため、
図４に示す第１実施形態においては、レベルシフト回路
２１，２２の具体的な回路構成としてＣＭＯＳトランジ
スタＭ１０，Ｍ１１を用いる例を説明した。すなわちト
ランジスタをダイオード接続して順方向電圧を利用する
方法である。ＭＯＳトランジスタのダイオード接続にお
いては、ドレイン−ソース間電圧は、しきい値電圧付近
となるので、電圧検出制御回路３１，３２として用いて
いるＭＯＳトランジスタＭＳＲ１，ＭＳＲ２と同じしき
い値電圧のものを用いれば良い。

【００３３】図４に示す第１実施形態に係るバッファ回
路は、回路を構成する素子としてＭＯＳＦＥＴを用いて
いたが、本発明はこれに限定されず、図５に示す第２実
施形態に係るバッファ回路のように、レベルシフト回路
２１，２２としてダイオードＤ１およびＤ２を用いるよ
うにしても良い。

【００３４】このように、レベルシフト回路２１，２２
としてダイオードを用いる方法は、ダイオードの順方向
特性を利用しているものであり、バイアス電流がある程
度大きければ順方向電圧は殆ど変わらないという性質を
利用している。ＰＮジャンクションのダイオードは、現
実的なゲートサイズのＭＯＳトランジスタをダイオード
接続する方法に比べてレベルシフト回路の内部インピー
ダンスを低くとることができるので、理想電圧源により
近いレベルシフト回路として用いることができる。した
がって、レベルシフト回路を簡潔な構成により効果的に
設計することが期待できる。

【００３５】また、図４に示す第１実施形態および図５
に示す第２実施形態は、共にＣＭＯＳトランジスタを用
いた例を説明したが、本発明はこれらにも限定されず、
バイポーラトランジスタを用いて構成することも可能で
ある。ずなわち、図６に示す第３実施形態に係るバッフ
ァ回路のように、回路を構成する全てのトランジスタを
バイポーラトランジスタにしても良い。図１２で示した
従来のバッファ回路においては、電圧検出制御回路にバ
イポーラトランジスタを用いると小信号動作時は、ベー
ス−エミッタ間電圧がオンにならない不感帯が生じるた
めスルーレート改善の効果は現れない。

【００３６】本発明のように電圧検出制御手段のトラン
ジスタのベース−エミッタ間の順方向電圧分を打ち消す
ようなレベルシフト回路を挿入することにより、この不
感帯を緩和することができる。なお、図６においては図
４に示すＭＯＳトランジスタＭ（ｎ）をバイポーラトラ
ンジスタＱ（ｎ）として、このｎに加入される数字はそ
れぞれ対応している。

【００３７】図６において、前記信号増幅回路１１は、
ベースが入力端子または出力端子に直接接続されエミッ
タ同士が接続された第１および第２のバイポーラトラン
ジスタＱ１およびＱ２により構成される第１の差動対
と、第１および第２のバイポーラトランジスタＱ１，Ｑ
２のドレイン間と電源線に接続された第１のカレントミ
ラーを構成する第３および第４のバイポーラトランジス
タＱ３，Ｑ４と、前記第１のカレントミラーと前記第１
の差動対の接続点がベースに接続される第５のバイポー
ラトランジスタＱ５と、バイアス電流源と接地間に設け
られた第６のバイポーラトランジスタＱ６と、前記第６
のバイポーラトランジスタＱ６のゲートにそのゲートが
接続され前記第１の差動対のテールカレントである第７
のバイポーラトランジスタＱ７と、前記第６，第７のバ
イポーラトランジスタＱ６，Ｑ７のベースにそのベース
が共通接続され前記第５のバイポーラトランジスタＱ５
と接地との間に設けられた第８のバイポーラトランジス
タＱ８と、前記第５のバイポーラトランジスタＱ５と並
列に設けられると共にバイアス電流源として機能する第
９のバイポーラトランジスタＱ９と、より構成されてい
る。

【００３８】また、前記レベルシフト回路２０は、前記
第９のバイポーラトランジスタＱ９と第８のバイポーラ
トランジスタＱ８との間にダイオード接続された第１０
および第１１のバイポーラトランジスタＱ１０，Ｑ１１
により構成されている。第１１のバイポーラトランジス
タＱ１１が第１のレベルシフト回路２１と構成し、第１
０のバイポーラトランジスタＱ１０が第２のレベルシフ
ト回路２２を構成している。また、前記制御回路３０
は、前記入力端子１２と前記第２のバイポーラトランジ
スタＱ２のゲート間にゲートが共通接続されると共に立
ち上がり時の応答を改善する第１の制御用バイポーラト
ランジスタＱＳＲ１と、立ち下がり時の応答を改善する
第２の制御用バイポーラトランジスタＱＳＲ２により構
成されている。

【００３９】図１２を用いて説明した従来のバッファ回
路にバイポーラトランジスタを適用しようとしても、バ
イポーラトランジスタのベース−エミッタ間電圧の存在
によりスルーレートを改善する効果を期待することがで
きなかった。本発明に係るバッファ回路にバイポーラト
ランジスタを適用した場合、ＭＯＳトランジスタのしき
い値電圧を打ち消すレベルシフト回路と同様に、バイポ
ーラトランジスタのベース−エミッタ間電圧をレベルシ
フト回路により打ち消すことができるので、低い信号レ
ベルでもスルーレートを改善することができる。レベル
シフト回路等の動作についてはＭＯＳトランジスタによ
る回路の動作と同様に説明することができる。バイアス
電流源となるバイポーラトランジスタＱ９のエミッタ面
積あるいは並列接続数の比をバイポーラトランジスタＱ
５と同じにすることにより、動作点電圧のバランスを確
保することができ、同時にチップ面積の増大や静的消費
電流の増加を最小限に抑えることが可能となる。

【００４０】次に、本発明の第４実施形態に係るバッフ
ァ回路について説明する。図７は、本発明のバッファ回
路の第４の実施形態の具体的な回路図である。図４の実
施例と同じ２段のアンプに適用した例で、位相特性の改
善のために零点補償用の抵抗（Ｒｃ）１６を挿入した場
合についての適用例である。先に説明したように、立ち
上がり時の応答特性は、位相補償容量（Ｃｃ）１５を流
れる電流が利いてくるため、第１の電圧検出制御回路３
１を構成する制御用トランジスタＭＳＲ２のドレインの
接続箇所を留意する必要がある。零点補償用の抵抗（Ｒ
ｃ）１６を設けることにより、周波数特性に零点が挿入
され、その分だけ位相の回りが抑えられて位相余裕が大
きくなり、位相特性が改善されることになる。

【００４１】制御用トランジスタＭＳＲ２のドレイン
は、零点補償用抵抗（Ｒｃ）１６と位相補償容量（Ｃ
ｃ）１５との接続点に接続する。これにより、立ち上が
り時に位相補償容量（Ｃｃ）１５を流れる電流は、直接
トランジスタＭＳＲ２のドレインに供給されてスムーズ
に流れ、位相補償容量（Ｃｃ）１５の電流によるスルー
レート劣化の要因を排除することができる。また、零点
補償用の抵抗（Ｒｃ）に位相補償用両（Ｃｃ）の電流に
よる電圧降下がなくなるため、トランジスタＭ５(およ
びＭ９)のゲート電圧は着実に引き落とされ、負荷電流
の強化を効率良く行なうことができる。

【００４２】この零点補償用の抵抗（Ｒｃ）１６を適用
した第４実施形態のバッファ回路においても、レベルシ
フト回路２１，２２をダイオードにより構成したり、回
路全体をバイポーラトランジスタにより構成する実施形
態が考えられる。図８は、レベルシフト回路２１，２２
をダイオードＤ１，Ｄ２により構成した第５実施形態に
係るバッファ回路を示す回路図である。この第５実施形
態に係るバッファ回路の構成および動作は図７に示す第
４実施形態に図５の回路構成を組み合わせたものとなる
ので、重複説明を省略する。

【００４３】また、図９に示す第６実施形態に係るバッ
ファ回路は、零点補償用の抵抗（Ｒｃ）をバイポーラト
ランジスタにより構成したバッファ回路に付加したもの
である。この第６実施形態の構成・動作も、図６に示す
バイポーラトランジスタによる第３実施形態と図７に示
す第４実施形態とを組み合わせたものとなるので、重複
説明を省略する。

【００４４】なお、図６に示した第３実施形態に係るバ
ッファ回路と、図９に示した第６実施形態に係るバッフ
ァ回路は、バイポーラトランジスタ単体により構成する
ものとして説明したが、本発明はこれのみに限定され
ず、図１０に示す第７実施形態に係るバッファ回路や図
１１に示す第８実施形態に係るバッファ回路のようにト
ランジスタを全てベース絶縁型バイポーラトランジスタ
（ＩＧＢＴ―InsulatedGate Bipolar Transistor―）に
より構成するようにしても良い。このＩＧＢＴにより構
成すると、等価的にＭＯＳトランジスタとバイポーラト
ランジスタのダーリントン接続となる。

【００４５】

【発明の効果】以上説明したように、従来のスルーレー
ト強化回路では、これに用いるトランジスタのしきい値
電圧に依存してスルーレート強化の効果が現れない領域
が存在していたのに対して、本発明に係るバッファ回路
によれば、トランジスタのしきい値電圧に依存せず小信
号振幅時に対してもスルーレートを強化できるという効
果を期待できる。また、本発明により、従来の回路にお
いては適用できなかったバイポーラトランジスタによる
バッファ回路に適用することも可能となった。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るバッファ回路の基
本原理を示すブロック図。

【図２】第１実施形態に係るバッファ回路の構成を示す
ブロック図。

【図３】第１実施形態に係るバッファ回路のレベルシフ
ト回路の詳細を示す回路図。

【図４】第１実施形態に係るバッファ回路の具体的な回
路構成を回路図。

【図５】本発明の第２実施形態に係るバッファ回路の具
体的な構成を示す回路図。

【図６】本発明の第３実施形態に係るバッファ回路の具
体的な構成を示す回路図。

【図７】本発明の第４実施形態に係るバッファ回路の具
体的な構成を示す回路図。

【図８】本発明の第５実施形態に係るバッファ回路の具
体的な構成を示す回路図。

【図９】本発明の第６実施形態に係るバッファ回路の具
体的な構成を示す回路図。

【図１０】本発明の第７実施形態に係るバッファ回路の
具体的な構成を示す回路図。

【図１１】本発明の第８実施形態に係るバッファ回路の
具体的な構成を示す回路図。

【図１２】従来のバッファ回路の構成を示すブロック
図。

【符号の説明】

１０バッファ回路１１信号増幅回路（ＡＭＰ）１２バッファ入力端子（Ｖin）１３バッファ出力端子（Ｖout）１４負荷容量（ＣＬ）１５位相補償容量（Ｃｃ）１６零点補償用抵抗（Ｒｃ）２０レベルシフト回路２１第１のレベルシフト回路（ＬＳ１）２２第２のレベルシフト回路（ＬＳ２）３０制御回路３１第１の電圧検出制御回路３２第２の電圧検出制御回路Ｍ１〜Ｍ１１，ＭＳＲ１，ＭＳＲ２ＭＯＳトランジス
タＱ１〜Ｑ１１，ＱＳＲ１，ＱＳＲ２バイポーラトラン
ジスタ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J091 AA01 AA45 CA15 CA65 FA01 HA08 HA10 HA17 HA18 HA19 HA25 HA29 KA01 KA09 KA18 MA05 MA19 TA01

Claims

【特許請求の範囲】

【請求項１】信号が入力される入力端子と負荷が接続さ
れる出力端子と、前記入力端子，出力端子間に接続されて、前記負荷に供
給する電流の駆動能力を外部から制御可能とする信号増
幅回路と、前記出力端子の電圧に所定の電圧を印加して出力するレ
ベルシフト回路と、前記信号増幅回路の入力電圧と前記レベルシフト回路の
出力電圧との電位差を検出する電位差検出回路と、前記電位差検出回路により検出した電位差に基づいて立
ち上がり時または立ち下がり時の応答時間を短縮する制
御信号を出力することにより前記信号増幅回路の出力段
の駆動能力を制御する制御回路と、を具備することを特
徴とするバッファ回路。
【請求項２】前記レベルシフト回路は、前記信号増幅回
路の出力段に接続されると共に、立ち上がりの際に前記
制御回路のうちの第１の電圧検出制御回路に制御信号を
出力する第１のレベルシフト回路と、立ち下がりの際に
前記制御回路のうちの第２の電圧検出制御回路に制御信
号を出力する第２のレベルシフト回路と、より構成した
ことを特徴とする請求項１記載のバッファ回路。
【請求項３】前記レベルシフト回路はＰＮジャンクショ
ンによるダイオードまたはダイオード接続されたトラン
ジスタにより構成され、前記制御回路はトランジスタに
より構成したことを特徴とする請求項１記載のバッファ
回路。
【請求項４】前記信号増幅回路は、ゲートが入力端子ま
たは出力端子に直接接続されソース同士が接続された第
１および第２のＭＯＳトランジスタにより構成される第
１の差動対と、第１および第２のＭＯＳトランジスタの
ドレイン間と電源線に接続された第１のカレントミラー
を構成する第３および第４のＭＯＳトランジスタと、前
記第１のカレントミラーと前記第１の差動対の接続点が
ゲートに接続される第５のＭＯＳトランジスタと、バイ
アス電流源と接地間に設けられた第６のＭＯＳトランジ
スタと、前記第６のＭＯＳトランジスタのゲートにその
ゲートが接続され前記第１の差動対のテールカレントで
ある第７のＭＯＳトランジスタと、前記第６，第７のＭ
ＯＳトランジスタのゲートにそのゲートが共通接続され
前記第５のＭＯＳトランジスタと接地との間に設けられ
た第８のＭＯＳトランジスタと、前記第５のＭＯＳトラ
ンジスタと並列に設けられると共にバイアス電流源とし
て機能する第９のＭＯＳトランジスタと、より構成さ
れ、前記レベルシフト回路は、前記第９のＭＯＳトラン
ジスタと第８のＭＯＳトランジスタとの間にダイオード
接続された第１０および第１１のＭＯＳトランジスタに
より構成され、前記制御回路は、前記入力端子と前記第
２のＭＯＳトランジスタのゲート間にゲートが共通接続
されると共に立ち上がり時の応答を改善する第１の制御
用ＭＯＳトランジスタと、立ち下がり時の応答を改善す
る第２の制御用ＭＯＳトランジスタにより構成されてい
ることを特徴とする請求項１記載のバッファ回路。
【請求項５】前記第５のＭＯＳトランジスタと前記第９
のＭＯＳトランジスタのゲート幅とゲート長の比が等し
いことを特徴とする請求項４記載のバッファ回路。
【請求項６】前記信号増幅回路は、ベースが入力端子ま
たは出力端子に直接接続されエミッタ同士が接続された
第１および第２のバイポーラトランジスタにより構成さ
れる第１の差動対と、第１および第２のバイポーラトラ
ンジスタのドレイン間と電源線に接続された第１のカレ
ントミラーを構成する第３および第４のバイポーラトラ
ンジスタと、前記第１のカレントミラーと前記第１の差
動対の接続点がベースに接続される第５のバイポーラト
ランジスタと、バイアス電流源と接地間に設けられた第
６のバイポーラトランジスタと、前記第６のバイポーラ
トランジスタのゲートにそのゲートが接続され前記第１
の差動対のテールカレントである第７のバイポーラトラ
ンジスタと、前記第６，第７のバイポーラトランジスタ
のベースにそのベースが共通接続され前記第５のバイポ
ーラトランジスタと接地との間に設けられた第８のバイ
ポーラトランジスタと、前記第５のバイポーラトランジ
スタと並列に設けられると共にバイアス電流源として機
能する第９のバイポーラトランジスタと、より構成さ
れ、前記レベルシフト回路は、前記第９のバイポーラト
ランジスタと第８のバイポーラトランジスタとの間にダ
イオード接続された第１０および第１１のバイポーラト
ランジスタにより構成され、前記制御回路は、前記入力
端子と前記第２のバイポーラトランジスタのベース間に
ベースが共通接続されると共に立ち上がり時の応答を改
善する第１の制御用バイポーラトランジスタと、立ち下
がり時の応答を改善する第２の制御用バイポーラトラン
ジスタにより構成されていることを特徴とする請求項１
記載のバッファ回路。
【請求項７】前記第５のバイポーラトランジスタと前記
第９のバイポーラトランジスタのエミッタ面積または並
列接続数の比が等しいことを特徴とする請求項６記載の
バッファ回路。