JPH09186103A - 金属配線の構造及びその形成方法 - Google Patents
金属配線の構造及びその形成方法Info
- Publication number
- JPH09186103A JPH09186103A JP8353344A JP35334496A JPH09186103A JP H09186103 A JPH09186103 A JP H09186103A JP 8353344 A JP8353344 A JP 8353344A JP 35334496 A JP35334496 A JP 35334496A JP H09186103 A JPH09186103 A JP H09186103A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- metal wiring
- film
- forming
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H10W20/077—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers on sidewalls or on top surfaces of conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
- H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
- H10W20/047—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers by introducing additional elements therein
- H10W20/048—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers by introducing additional elements therein by using plasmas or gaseous environments, e.g. by nitriding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H10W20/076—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
- H10W20/4421—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being copper
- H10W20/4424—Copper alloys
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 障壁効果が増大し、高集積デバイスの製造に
適するようにした金属配線の構造及び形成方法を提供す
ること。 【解決手段】 半導体基板上に金属窒化膜を形成し、そ
の金属窒化膜上に金属絶縁膜を形成させたことを特徴と
する。
適するようにした金属配線の構造及び形成方法を提供す
ること。 【解決手段】 半導体基板上に金属窒化膜を形成し、そ
の金属窒化膜上に金属絶縁膜を形成させたことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスの金
属配線に係り、特に高集積デバイスの製造に適するよう
にした金属配線の構造及び形成方法に関する。
属配線に係り、特に高集積デバイスの製造に適するよう
にした金属配線の構造及び形成方法に関する。
【０００２】
【従来の技術】通常、半導体デバイスの製造に際して、
サブミクロン以下の高集積デバイスでは速い応答速度及
び高い集積度を得るための多層配線構造が必要である。
前記多層配線構造が高い信頼性を得るためには、電極材
料が形状に正確に対応することが非常に重要である。こ
のような観点から、配線材料として用いられるアルミニ
ウムやタングステン等は、ビアススパッタや選択的ＣＶ
Ｄなどの新しい技術によって、高いアスペクト比を有す
るコンタクトホールやビアホールへの充填を可能にし
た。しかし、このような方法を使用してもアルミニウム
及びタングステンの堆積の前に信頼性のある障壁層又は
密着層を形成するのが何よりも重要である。そのため、
従来では前記障壁層又は密着層としてチタン（Ｔｉ）膜
もしくは窒化チタン膜（ＴｉＮ）が広く使用されてい
る。チタン膜はシリコンとのオーミック接触に優れてお
り、窒化チタン膜は熱的安定度に優れ、接触抵抗特性を
改善するばかりではなく、タングステンとチタンとの間
の反応を抑制する長所がある。
サブミクロン以下の高集積デバイスでは速い応答速度及
び高い集積度を得るための多層配線構造が必要である。
前記多層配線構造が高い信頼性を得るためには、電極材
料が形状に正確に対応することが非常に重要である。こ
のような観点から、配線材料として用いられるアルミニ
ウムやタングステン等は、ビアススパッタや選択的ＣＶ
Ｄなどの新しい技術によって、高いアスペクト比を有す
るコンタクトホールやビアホールへの充填を可能にし
た。しかし、このような方法を使用してもアルミニウム
及びタングステンの堆積の前に信頼性のある障壁層又は
密着層を形成するのが何よりも重要である。そのため、
従来では前記障壁層又は密着層としてチタン（Ｔｉ）膜
もしくは窒化チタン膜（ＴｉＮ）が広く使用されてい
る。チタン膜はシリコンとのオーミック接触に優れてお
り、窒化チタン膜は熱的安定度に優れ、接触抵抗特性を
改善するばかりではなく、タングステンとチタンとの間
の反応を抑制する長所がある。
【０００３】以下、前記のように窒化チタン膜を障壁層
として利用した従来の金属配線構造を簡略に説明する。
図１は従来の金属配線の積層構造である。従来の金属配
線の積層構造は半導体基板１上に障壁層として使用され
る窒化チタン膜２が形成され、前記窒化チタン膜２上に
金属配線用銅膜３が形成される。
として利用した従来の金属配線構造を簡略に説明する。
図１は従来の金属配線の積層構造である。従来の金属配
線の積層構造は半導体基板１上に障壁層として使用され
る窒化チタン膜２が形成され、前記窒化チタン膜２上に
金属配線用銅膜３が形成される。
【０００４】図２（ａ）〜（ｂ）は従来の金属配線の形
成方法を示す工程図である。まず、図２（ａ）に示すよ
うに、半導体基板１（もしくは表面に酸化膜が形成され
た半導体基板を設け、その半導体基板１上に反応性スパ
ッタリング法によってチタンターゲットを用いてＮ2、
ＮＨ3等の雰囲気で約１０００〜１５００Å程度に窒化
チタン膜２を堆積させる。このとき、前記チタンターゲ
ットの他にもＴｉ、Ｔａ、Ｗ等を使用できる。窒化チタ
ン膜２の形成時の他の方法としては、まず、窒化チタン
膜（例えば、ＴｉＮｘ、ＴａＮｘ、ＷＮｘ等）をスパッ
タリング法によって堆積し、Ｎ2もしくはＯ2の雰囲気で
窒化チタン膜を熱処理して形成することがある。次に、
図２（ｂ）に示すように、金属窒化膜２上に金属配線用
銅膜３を堆積して金属配線を完了する。
成方法を示す工程図である。まず、図２（ａ）に示すよ
うに、半導体基板１（もしくは表面に酸化膜が形成され
た半導体基板を設け、その半導体基板１上に反応性スパ
ッタリング法によってチタンターゲットを用いてＮ2、
ＮＨ3等の雰囲気で約１０００〜１５００Å程度に窒化
チタン膜２を堆積させる。このとき、前記チタンターゲ
ットの他にもＴｉ、Ｔａ、Ｗ等を使用できる。窒化チタ
ン膜２の形成時の他の方法としては、まず、窒化チタン
膜（例えば、ＴｉＮｘ、ＴａＮｘ、ＷＮｘ等）をスパッ
タリング法によって堆積し、Ｎ2もしくはＯ2の雰囲気で
窒化チタン膜を熱処理して形成することがある。次に、
図２（ｂ）に示すように、金属窒化膜２上に金属配線用
銅膜３を堆積して金属配線を完了する。
【０００５】図３は従来の金属配線の形成方法を高集積
デバイスのコンタクトホールに適用した例を示すもので
ある。この例のデバイスは、例えば、２５６Ｍ以上であ
り、その場合、コンタクトホールの幅は約０.３μｍ程
度になる。前記コンタクトホール１３を含んだ絶縁膜１
２上に窒化チタン膜１４が形成される。この際、前記窒
化チタン膜１４の厚さは約１０００〜１５００Å程度必
要である。前記コンタクトホール１３内にコンタクトホ
ールを埋め込むように金属（例えば、タングステン、Ｃ
ｕ等）を堆積させるか、或いは前記コンタクトホール１
３を含んだ前記窒化チタン膜１４上に銅膜１５を堆積さ
せれば高集積デバイスの金属配線が完了する。
デバイスのコンタクトホールに適用した例を示すもので
ある。この例のデバイスは、例えば、２５６Ｍ以上であ
り、その場合、コンタクトホールの幅は約０.３μｍ程
度になる。前記コンタクトホール１３を含んだ絶縁膜１
２上に窒化チタン膜１４が形成される。この際、前記窒
化チタン膜１４の厚さは約１０００〜１５００Å程度必
要である。前記コンタクトホール１３内にコンタクトホ
ールを埋め込むように金属（例えば、タングステン、Ｃ
ｕ等）を堆積させるか、或いは前記コンタクトホール１
３を含んだ前記窒化チタン膜１４上に銅膜１５を堆積さ
せれば高集積デバイスの金属配線が完了する。
【０００６】
【発明が解決しようとする課題】このように高集積デバ
イスの金属配線に適用される場合の従来技術による金属
配線の形成方法には次の問題点がある。第１、従来の金
属配線の構造及び形成方法では、障壁効果を高めるため
には窒化チタン膜を約１０００Å以上厚く形成しなけれ
ばならない。従って、２５６Ｍ以上の高集積デバイスの
金属配線の形成時に、１０００Å以上の厚さで幅が約
０.３μｍ程度のビアホールやコンタクトホール内に形
成すると、ホール内の金属配線用銅膜の占める厚さは約
１０００Å以下になるので、抵抗が増大し、熱発生によ
って素子の特性が悪くなる。従って、従来の金属配線の
構造及び形成方法は高集積デバイスの製造には適してい
ない。
イスの金属配線に適用される場合の従来技術による金属
配線の形成方法には次の問題点がある。第１、従来の金
属配線の構造及び形成方法では、障壁効果を高めるため
には窒化チタン膜を約１０００Å以上厚く形成しなけれ
ばならない。従って、２５６Ｍ以上の高集積デバイスの
金属配線の形成時に、１０００Å以上の厚さで幅が約
０.３μｍ程度のビアホールやコンタクトホール内に形
成すると、ホール内の金属配線用銅膜の占める厚さは約
１０００Å以下になるので、抵抗が増大し、熱発生によ
って素子の特性が悪くなる。従って、従来の金属配線の
構造及び形成方法は高集積デバイスの製造には適してい
ない。
【０００７】第２、従来の金属配線の構造及び形成方法
では、金属窒化膜をコンタクトホール内に形成するため
に使用するスパッタリング法は段差被覆性が低くなるの
で、実際にコンタクトホールの下面と両側面に形成され
る膜厚が均一にならない。つまり、前記スパッタリング
法で金属窒化膜を形成する場合、コンタクトホールの底
面角部分に行けば行くほど膜厚が薄くなるので、全体的
に一定の厚さとするためにはコンタクトホールの上側の
両側壁に膜を厚く形成しなければならない。従って、別
のＲＴＮ(Rapid Thermal Nitridation）工程を追加的に
行ったり、或いはスパッタリング時にコンタクトホール
内部の膜厚が均一になるようにするため、コリメータ
（下側の基板に垂直方向運動成分の大きいイオンのみを
通過させる窓）等を使用する工程が追加される。従っ
て、従来の金属配線の形成方法ではコンタクトホール等
における段差被服性の改善に限界があって制作歩留まり
が低下するので、量産工程に向かない。
では、金属窒化膜をコンタクトホール内に形成するため
に使用するスパッタリング法は段差被覆性が低くなるの
で、実際にコンタクトホールの下面と両側面に形成され
る膜厚が均一にならない。つまり、前記スパッタリング
法で金属窒化膜を形成する場合、コンタクトホールの底
面角部分に行けば行くほど膜厚が薄くなるので、全体的
に一定の厚さとするためにはコンタクトホールの上側の
両側壁に膜を厚く形成しなければならない。従って、別
のＲＴＮ(Rapid Thermal Nitridation）工程を追加的に
行ったり、或いはスパッタリング時にコンタクトホール
内部の膜厚が均一になるようにするため、コリメータ
（下側の基板に垂直方向運動成分の大きいイオンのみを
通過させる窓）等を使用する工程が追加される。従っ
て、従来の金属配線の形成方法ではコンタクトホール等
における段差被服性の改善に限界があって制作歩留まり
が低下するので、量産工程に向かない。
【０００８】本発明はかかる従来の問題点を解決するた
めになされたもので、金属配線層の下側の層を薄くして
も障壁効果を増大させることができようにした金属配線
の構造及び形成方法を提供することにある。
めになされたもので、金属配線層の下側の層を薄くして
も障壁効果を増大させることができようにした金属配線
の構造及び形成方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、前記半導体基板への拡散を防止するため
に、金属窒化膜の上に薄い金属絶縁膜を形成させたもの
を拡散防止膜として利用することを特徴とするものであ
る。
に、本発明は、前記半導体基板への拡散を防止するため
に、金属窒化膜の上に薄い金属絶縁膜を形成させたもの
を拡散防止膜として利用することを特徴とするものであ
る。
【００１０】本発明による金属配線の形成方法は、半導
体基板上に第１金属を堆積する段階と、前記第１金属を
窒素雰囲気中で１次熱処理して第１金属窒化膜を形成す
る段階と、前記第１金属窒化膜上に第２金属を堆積して
酸素のある雰囲気中で２次熱処理する段階と、その上に
第３金属を堆積させる段階と、３次熱処理して前記第２
及び第３金属が混合された金属絶縁膜を形成する段階と
を含んいることを特徴とする。
体基板上に第１金属を堆積する段階と、前記第１金属を
窒素雰囲気中で１次熱処理して第１金属窒化膜を形成す
る段階と、前記第１金属窒化膜上に第２金属を堆積して
酸素のある雰囲気中で２次熱処理する段階と、その上に
第３金属を堆積させる段階と、３次熱処理して前記第２
及び第３金属が混合された金属絶縁膜を形成する段階と
を含んいることを特徴とする。
【００１１】
【発明の実施の形態】本発明は銅配線に必要な銅がＳｉ
或いはＳｉＯ2 への拡散するのを効率よく防止するため
に、銅が混合され絶縁材となるように処理された金属絶
縁膜（金属−Ｏ、もしくは金属−Ｏ−Ｎ）を用いる。
「Smithells Metals Reference Book 」には、安定した
相を有する銅合金は、チタンＴｉの場合にはＴｉが６５
％以上含まれたＴｉ−Ｃｕ合金であり、Ｍｇの場合には
Ｍｇが約４３％以上含まれたもの、そしてＴａの場合、
Ｔａが３０％以上含まれたものと記載されている。ま
た、Jian Li et.al.「“Thermal stability issues in
copper barrier based metallization”VMIC. ｐ153,19
71」には、Ｃｕ−Ｔｉ、Ｃｕ−Ａｌ、Ｃｕ−Ｐｄの合金
は安定したものと記載されている。そして、Gerlad Kat
a et.al.「“Adhesion of copper films to aluminum o
xide using spinel structure interface” Thin solid
films,Vol.33,p99,1976」には、ＡｌとＣｕの場合、Ｃ
ｕＯ＋Ａｌ2Ｏ3→ＣｕＡｌ2Ｏ4の形態で安定した相を形
成すると記載されている。
或いはＳｉＯ2 への拡散するのを効率よく防止するため
に、銅が混合され絶縁材となるように処理された金属絶
縁膜（金属−Ｏ、もしくは金属−Ｏ−Ｎ）を用いる。
「Smithells Metals Reference Book 」には、安定した
相を有する銅合金は、チタンＴｉの場合にはＴｉが６５
％以上含まれたＴｉ−Ｃｕ合金であり、Ｍｇの場合には
Ｍｇが約４３％以上含まれたもの、そしてＴａの場合、
Ｔａが３０％以上含まれたものと記載されている。ま
た、Jian Li et.al.「“Thermal stability issues in
copper barrier based metallization”VMIC. ｐ153,19
71」には、Ｃｕ−Ｔｉ、Ｃｕ−Ａｌ、Ｃｕ−Ｐｄの合金
は安定したものと記載されている。そして、Gerlad Kat
a et.al.「“Adhesion of copper films to aluminum o
xide using spinel structure interface” Thin solid
films,Vol.33,p99,1976」には、ＡｌとＣｕの場合、Ｃ
ｕＯ＋Ａｌ2Ｏ3→ＣｕＡｌ2Ｏ4の形態で安定した相を形
成すると記載されている。
【００１２】本発明による金属配線の構造を図面に基づ
いて詳細に説明する。図４は本発明一実施形態による金
属配線構造の断面図である。この実施形態の金属配線構
造は半導体基板２１上に金属窒化膜２２が形成され、そ
の金属窒化膜２２上に金属絶縁膜２５が形成され、前記
金属絶縁膜２５上に金属配線用銅膜２６が形成される。
前記金属窒化膜２２はＴｉＮｘ、ＴａＮｘ、ＷＮｘ、Ｔ
ｉＳｉｘＮｙ、ＴａＳｉｘＮｙ（０.２５＜ｘ、ｙ＜０.
７５）の何れかを含む。前記金属絶縁膜２５はＣｕＭｘ
ＯｙもしくはＣｕＭｘＯｙＮｚを含む。ここで、前記Ｍ
金属はＡｌ、Ｔｉ、Ｔａ、Ｍｇ、Ｚｒ金属のいずれかを
含む。尚、０＜ｘ＜１であり、０＜ｙ＜１であり、０≦
ｚ＜１である。
いて詳細に説明する。図４は本発明一実施形態による金
属配線構造の断面図である。この実施形態の金属配線構
造は半導体基板２１上に金属窒化膜２２が形成され、そ
の金属窒化膜２２上に金属絶縁膜２５が形成され、前記
金属絶縁膜２５上に金属配線用銅膜２６が形成される。
前記金属窒化膜２２はＴｉＮｘ、ＴａＮｘ、ＷＮｘ、Ｔ
ｉＳｉｘＮｙ、ＴａＳｉｘＮｙ（０.２５＜ｘ、ｙ＜０.
７５）の何れかを含む。前記金属絶縁膜２５はＣｕＭｘ
ＯｙもしくはＣｕＭｘＯｙＮｚを含む。ここで、前記Ｍ
金属はＡｌ、Ｔｉ、Ｔａ、Ｍｇ、Ｚｒ金属のいずれかを
含む。尚、０＜ｘ＜１であり、０＜ｙ＜１であり、０≦
ｚ＜１である。
【００１３】以下、前記構成を有する本実施形態による
金属配線の形成方法を図面に基づいて説明する。図５
（ａ）〜（ｆ）は本実施形態による金属配線の形成工程
図である。本方法は、まず、図５（ａ）に示すように、
半導体基板２１を設け、障壁層として使用するために、
前記半導体基板２１上にチタンＴｉ金属をＣＶＤによっ
て約１０〜５００Å程度に堆積する。この障壁層金属と
してはＴｉの他にもＴａ、Ｗ、ＴｉＳｉ、ＴａＳｉ、Ｚ
ｒ金属のいずれかを使用できる。チタン金属Ｔｉを堆積
する方法としては、ＣＶＤの他にもスパッタリング堆積
法などを使用してもよい。
金属配線の形成方法を図面に基づいて説明する。図５
（ａ）〜（ｆ）は本実施形態による金属配線の形成工程
図である。本方法は、まず、図５（ａ）に示すように、
半導体基板２１を設け、障壁層として使用するために、
前記半導体基板２１上にチタンＴｉ金属をＣＶＤによっ
て約１０〜５００Å程度に堆積する。この障壁層金属と
してはＴｉの他にもＴａ、Ｗ、ＴｉＳｉ、ＴａＳｉ、Ｚ
ｒ金属のいずれかを使用できる。チタン金属Ｔｉを堆積
する方法としては、ＣＶＤの他にもスパッタリング堆積
法などを使用してもよい。
【００１４】前記ＣＶＤを使用する場合、堆積条件とし
ては反応ガスをTi[N(C2H5)2]4 や、Ti[N(CH3)2]4や、Ti
[N(CH3)(C2H5)]4 等を用い、堆積温度は約１００〜５０
０℃に保持し、反応チャンバ内の堆積ガスの圧力は約0.
１〜１０torrに保持する。その後、前記チタンＴｉ金属
を約４００〜１０００℃の窒素雰囲気で一定時間熱処理
（アニーリング）して窒化チタン膜２２を形成する。
ては反応ガスをTi[N(C2H5)2]4 や、Ti[N(CH3)2]4や、Ti
[N(CH3)(C2H5)]4 等を用い、堆積温度は約１００〜５０
０℃に保持し、反応チャンバ内の堆積ガスの圧力は約0.
１〜１０torrに保持する。その後、前記チタンＴｉ金属
を約４００〜１０００℃の窒素雰囲気で一定時間熱処理
（アニーリング）して窒化チタン膜２２を形成する。
【００１５】次に、図５（ｂ）に示すように、前記窒化
チタン膜２２上に銅金属をＣＶＤ法によって約１０〜５
００Å程度に堆積して銅膜２３を形成する。この際、前
記Ｃｕの代わりにＡｌを使用してもよい。その後、図５
（ｃ）に示すように、前記銅膜２３を酸素０2 の雰囲気
状態を保持し、約４００〜１０００℃温度で一定時間に
わたり熱処理して酸化銅膜（ＣｕＯ）２３ａを形成す
る。酸化銅膜２３ａの形成は前記銅膜２３を酸素雰囲気
中で熱処理する他に大気中で熱処理して形成してもよ
い。
チタン膜２２上に銅金属をＣＶＤ法によって約１０〜５
００Å程度に堆積して銅膜２３を形成する。この際、前
記Ｃｕの代わりにＡｌを使用してもよい。その後、図５
（ｃ）に示すように、前記銅膜２３を酸素０2 の雰囲気
状態を保持し、約４００〜１０００℃温度で一定時間に
わたり熱処理して酸化銅膜（ＣｕＯ）２３ａを形成す
る。酸化銅膜２３ａの形成は前記銅膜２３を酸素雰囲気
中で熱処理する他に大気中で熱処理して形成してもよ
い。
【００１６】次に、図５（ｄ）に示すように、前記酸化
銅膜２３ａ上に金属もしくは金属窒化膜（例えば、Ａｌ
もしくはＡｌＮｘ（０.２５＜ｘ＜０.７５）２４をＣＶ
Ｄによって約１０〜５００Å程度に堆積する。この際、
前記金属としては前記Ａｌの他にもＴｉ、Ｚｒ、Ｔａ、
Ｍｇ金属のいずれかを使用できる。また、前記金属窒化
膜としては前記ＡｌＮｘの他にもＴｉＮｘ、ＴａＮｘ、
ＺｒＮｘ、ＰｄＮｘ（０.２５＜ｘ＜０.７５）の何れか
を使用できる。
銅膜２３ａ上に金属もしくは金属窒化膜（例えば、Ａｌ
もしくはＡｌＮｘ（０.２５＜ｘ＜０.７５）２４をＣＶ
Ｄによって約１０〜５００Å程度に堆積する。この際、
前記金属としては前記Ａｌの他にもＴｉ、Ｚｒ、Ｔａ、
Ｍｇ金属のいずれかを使用できる。また、前記金属窒化
膜としては前記ＡｌＮｘの他にもＴｉＮｘ、ＴａＮｘ、
ＺｒＮｘ、ＰｄＮｘ（０.２５＜ｘ＜０.７５）の何れか
を使用できる。
【００１７】その後、図５（ｅ）に示すように、前記金
属膜（もしくは金属窒化膜）２４を酸素（もしくは窒
素、Ｎ2／Ｏ2、大気）雰囲気で約４００〜１０００℃の
温度にて一定時間熱処理（アニーリング）して前記酸化
銅膜２３ａと前記金属膜２４との間に相互化学反応を起
こさせ、前記窒化チタン膜２２上に前記酸化銅膜２３ａ
と金属膜（もしくは金属窒化膜）２４が混合された薄い
金属絶縁膜２５を形成する。この際、前記金属絶縁膜２
５はＣｕＭｘＯｙもしくはＣｕＭｘＯｙＮｚの何れかを
含む。ここで、前記Ｍ金属はＡｌ、Ｔｉ、Ｚｒ、Ｔａ、
Ｍｇのいずれかを含む。０＜ｘ＜１、０＜ｙ＜１、０＜
ｚ≦１である。このようにして、障壁層として使用する
前記窒化チタン膜２２及び前記金属絶縁膜２５の総厚さ
は約１０００Å以下を保持する。
属膜（もしくは金属窒化膜）２４を酸素（もしくは窒
素、Ｎ2／Ｏ2、大気）雰囲気で約４００〜１０００℃の
温度にて一定時間熱処理（アニーリング）して前記酸化
銅膜２３ａと前記金属膜２４との間に相互化学反応を起
こさせ、前記窒化チタン膜２２上に前記酸化銅膜２３ａ
と金属膜（もしくは金属窒化膜）２４が混合された薄い
金属絶縁膜２５を形成する。この際、前記金属絶縁膜２
５はＣｕＭｘＯｙもしくはＣｕＭｘＯｙＮｚの何れかを
含む。ここで、前記Ｍ金属はＡｌ、Ｔｉ、Ｚｒ、Ｔａ、
Ｍｇのいずれかを含む。０＜ｘ＜１、０＜ｙ＜１、０＜
ｚ≦１である。このようにして、障壁層として使用する
前記窒化チタン膜２２及び前記金属絶縁膜２５の総厚さ
は約１０００Å以下を保持する。
【００１８】次に、図５（ｆ）に示すように、前記金属
絶縁膜２５上に銅（もしくはＡｌ）をＣＶＤ法によって
堆積して銅膜２６を形成することにより、金属配線工程
を完了する。一般的に金属配線用銅の選択的堆積特性は
主に基板が伝導体か不導体かによる。もし基板が導電体
なら、化学反応などに必要な電子を伝導体の中では豊富
な自由電子によって容易に供給を受けることができる。
絶縁膜２５上に銅（もしくはＡｌ）をＣＶＤ法によって
堆積して銅膜２６を形成することにより、金属配線工程
を完了する。一般的に金属配線用銅の選択的堆積特性は
主に基板が伝導体か不導体かによる。もし基板が導電体
なら、化学反応などに必要な電子を伝導体の中では豊富
な自由電子によって容易に供給を受けることができる。
【００１９】しかし、基板が前記金属酸化膜（例えばＡ
ｌ2Ｏ3）のような不導体の場合、その上における銅の成
長を期待することができない。ところが、本実施例の場
合、実際には銅が選択的に堆積された。つまり、金属酸
化膜（例えば、Ａｌ2Ｏ3）を厚さ約２０〜３０Å程度に
薄く形成する場合に必要な電子が金属酸化膜の下のＡｌ
から供給されるので、金属配線用銅膜の堆積が可能であ
ると見られる。すなわち、金属酸化膜が薄い場合、金属
酸化膜内の伝導体（金属）の自由電子が薄い金属酸化膜
を突き抜いて浸透し、表面で化学反応に必要な電子を供
給するために、金属配線用銅膜（もしくはアルミニウム
膜）の形成が可能になる。
ｌ2Ｏ3）のような不導体の場合、その上における銅の成
長を期待することができない。ところが、本実施例の場
合、実際には銅が選択的に堆積された。つまり、金属酸
化膜（例えば、Ａｌ2Ｏ3）を厚さ約２０〜３０Å程度に
薄く形成する場合に必要な電子が金属酸化膜の下のＡｌ
から供給されるので、金属配線用銅膜の堆積が可能であ
ると見られる。すなわち、金属酸化膜が薄い場合、金属
酸化膜内の伝導体（金属）の自由電子が薄い金属酸化膜
を突き抜いて浸透し、表面で化学反応に必要な電子を供
給するために、金属配線用銅膜（もしくはアルミニウム
膜）の形成が可能になる。
【００２０】図６は本発明による金属配線の形成方法を
高集積半導体素子の配線形成時のコンタクトホール内に
適用した例を示すものである。前記図面によれば、高集
積半導体素子の配線は半導体基板３１上に形成された絶
縁膜３２に図示していないが露光及び現像工程によって
前記半導体基板３１が露出するように、前記絶縁膜３２
が選択的に除去されてコンタクトホール３３が形成され
る。このコンタクトホール３３は一定の厚さ、例えば２
５６Ｍ半導体デバイスの場合、約 ０.３μｍの幅で形成
される。前記コンタクトホール３３を含んだ絶縁膜３２
上に金属窒化膜３４が厚さ約１０〜５００Åに形成され
る。そして、前記金属窒化膜３４上には金属絶縁膜３５
が厚さ約１０〜５００Åに形成される。この金属窒化膜
３４と金属絶縁膜３５の総厚さは約１０００Å以下にな
る。つまり、前記金属窒化膜３４と金属絶縁膜３５の総
厚さを除いた残りのコンタクトホール３３内の幅は約
０.２ μｍ程度になる。前記コンタクトホール３３を埋
め込むように金属絶縁膜２５上に銅膜（もしくはＡｌ）
を形成したり、或いは前記コンタクトホール３３を含ん
だ金属絶縁膜３５上に銅膜３６を形成して金属配線を完
了する。
高集積半導体素子の配線形成時のコンタクトホール内に
適用した例を示すものである。前記図面によれば、高集
積半導体素子の配線は半導体基板３１上に形成された絶
縁膜３２に図示していないが露光及び現像工程によって
前記半導体基板３１が露出するように、前記絶縁膜３２
が選択的に除去されてコンタクトホール３３が形成され
る。このコンタクトホール３３は一定の厚さ、例えば２
５６Ｍ半導体デバイスの場合、約 ０.３μｍの幅で形成
される。前記コンタクトホール３３を含んだ絶縁膜３２
上に金属窒化膜３４が厚さ約１０〜５００Åに形成され
る。そして、前記金属窒化膜３４上には金属絶縁膜３５
が厚さ約１０〜５００Åに形成される。この金属窒化膜
３４と金属絶縁膜３５の総厚さは約１０００Å以下にな
る。つまり、前記金属窒化膜３４と金属絶縁膜３５の総
厚さを除いた残りのコンタクトホール３３内の幅は約
０.２ μｍ程度になる。前記コンタクトホール３３を埋
め込むように金属絶縁膜２５上に銅膜（もしくはＡｌ）
を形成したり、或いは前記コンタクトホール３３を含ん
だ金属絶縁膜３５上に銅膜３６を形成して金属配線を完
了する。
【００２１】
【発明の効果】上述した本発明による金属配線の形成方
法では次の効果がある。第１、本発明による金属配線の
形成方法では、障壁層として使用する金属窒化膜と薄い
金属絶縁膜（例えばＣｕ−Ｍ−Ｏ、もしくはＣｕ−Ｍ−
Ｏ−Ｎ）の総厚さを約１０００Å以下に薄く形成して、
ビアホール又はコンタクトホールで金属配線として使用
する金属の占める面積を増加させることができる。従っ
て、抵抗を減少させることができ、素子の動作速度を増
加させることができる。第２、本発明による金属配線の
形成方法では、このように障壁層として使用する金属窒
化膜と金属絶縁膜の総厚さを従来の障壁層の厚さと比較
して薄く形成しても障壁効果を効率よく行うことができ
るので、高集積デバイスの金属配線時に適する。
法では次の効果がある。第１、本発明による金属配線の
形成方法では、障壁層として使用する金属窒化膜と薄い
金属絶縁膜（例えばＣｕ−Ｍ−Ｏ、もしくはＣｕ−Ｍ−
Ｏ−Ｎ）の総厚さを約１０００Å以下に薄く形成して、
ビアホール又はコンタクトホールで金属配線として使用
する金属の占める面積を増加させることができる。従っ
て、抵抗を減少させることができ、素子の動作速度を増
加させることができる。第２、本発明による金属配線の
形成方法では、このように障壁層として使用する金属窒
化膜と金属絶縁膜の総厚さを従来の障壁層の厚さと比較
して薄く形成しても障壁効果を効率よく行うことができ
るので、高集積デバイスの金属配線時に適する。
【図１】 従来の金属配線の積層構造図である。
【図２】 従来の金属配線の形成方法を示す工程順序図
である。
である。
【図３】 従来の金属配線の形成方法を高集積デバイス
の高集積化の金属配線時に適用した例である。
の高集積化の金属配線時に適用した例である。
【図４】 本発明による金属配線の積層構造である。
【図５】 本発明による金属配線の形成方法を示す工程
順序図である。
順序図である。
【図６】 本発明による金属配線の形成方法を高集積デ
バイスの金属配線時に適用した例である。
バイスの金属配線時に適用した例である。
２１ 半導体基板 ２２ 窒化チタン膜 ２３ 銅膜（Ｃｕ） ２３ａ 酸化銅膜（ＣｕＯ） ２４ 金属膜又は金属窒化膜 ２５ 金属絶縁膜 ２６ 銅膜（金属配線用）
Claims (8)
- 【請求項１】 半導体基板上に形成され、金属配線用金
属イオンが前記半導体基板への拡散を防止する金属窒化
膜を有する金属配線構造において、 前記金属窒化膜上に金属絶縁膜が形成されていることを
特徴とする金属配線の構造。 - 【請求項２】 前記金属絶縁膜はＣｕＭｘＯｙ、ＣｕＭ
ｘＯｙＮｚ（０＜ｘ＜１、０＜ｙ＜１、０≦ｚ＜１）の
うち一種であることを特徴とする請求項１記載の金属配
線の構造。 - 【請求項３】 前記Ｍ金属はＡｌ、Ｔｉ、Ｔａ、Ｍｇ、
Ｚｒの何れかであることを特徴とする請求項２記載の金
属配線の構造。 - 【請求項４】 前記金属絶縁膜の厚さは約１０〜５００
Åであることを特徴とする請求項１記載の金属配線の構
造。 - 【請求項５】 半導体基板上に第１金属を堆積する段階
と、 前記第１金属を１次熱処理して第１金属窒化膜を形成す
る段階と、 前記第１金属窒化膜上に第２金属を堆積して２次熱処理
する段階と、 前記第２金属上に第３金属を堆積する段階と、 前記第２金属を含んだ第３金属を３次熱処理して前記第
２及び第３金属が混合された金属絶縁膜を形成する段階
とを有することを特徴とする金属配線の形成方法。 - 【請求項６】 前記１次熱処理は窒素雰囲気でなされる
ことを特徴とする請求項６記載の金属配線の形成方法。 - 【請求項７】 前記第２次熱処理は酸素もしくは大気雰
囲気のいずれかでなされることを特徴とする請求項６記
載の金属配線の形成方法。 - 【請求項８】 前記３次熱処理はＯ2、Ｎ2、Ｏ2／Ｎ2、
大気雰囲気のいずれかで行われることを特徴とする請求
項６記載の金属配線の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950056308A KR100205301B1 (ko) | 1995-12-26 | 1995-12-26 | 금속배선구조 및 형성방법 |
| KR56308/1995 | 1995-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186103A true JPH09186103A (ja) | 1997-07-15 |
| JP2789332B2 JP2789332B2 (ja) | 1998-08-20 |
Family
ID=19444266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8353344A Expired - Fee Related JP2789332B2 (ja) | 1995-12-26 | 1996-12-17 | 金属配線の構造及びその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5795796A (ja) |
| JP (1) | JP2789332B2 (ja) |
| KR (1) | KR100205301B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909637A (en) * | 1996-09-20 | 1999-06-01 | Sharp Microelectronics Technology, Inc. | Copper adhesion to a diffusion barrier surface and method for same |
| US7253109B2 (en) * | 1997-11-26 | 2007-08-07 | Applied Materials, Inc. | Method of depositing a tantalum nitride/tantalum diffusion barrier layer system |
| US6887353B1 (en) * | 1997-12-19 | 2005-05-03 | Applied Materials, Inc. | Tailored barrier layer which provides improved copper interconnect electromigration resistance |
| US20050272254A1 (en) * | 1997-11-26 | 2005-12-08 | Applied Materials, Inc. | Method of depositing low resistivity barrier layers for copper interconnects |
| US6404758B1 (en) * | 1999-04-19 | 2002-06-11 | Ericsson, Inc. | System and method for achieving slot synchronization in a wideband CDMA system in the presence of large initial frequency errors |
| US6350667B1 (en) | 1999-11-01 | 2002-02-26 | Taiwan Semiconductor Manufacturing Company | Method of improving pad metal adhesion |
| US6191023B1 (en) | 1999-11-18 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Method of improving copper pad adhesion |
| KR100515076B1 (ko) * | 1999-12-17 | 2005-09-16 | 주식회사 하이닉스반도체 | 반도체 소자의 확산방지막 형성 방법 |
| KR100396693B1 (ko) * | 2000-03-30 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| US20030145790A1 (en) * | 2002-02-05 | 2003-08-07 | Hitoshi Sakamoto | Metal film production apparatus and metal film production method |
| TW571455B (en) * | 2002-12-31 | 2004-01-11 | Ind Tech Res Inst | Layered proton exchange membrane and method for preparing the same |
| US8072066B2 (en) * | 2004-06-04 | 2011-12-06 | Omnivision Technologies, Inc. | Metal interconnects for integrated circuit die comprising non-oxidizing portions extending outside seal ring |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136361A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 半導体装置 |
| JPH06120355A (ja) * | 1992-09-30 | 1994-04-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH06326102A (ja) * | 1993-05-13 | 1994-11-25 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5310602A (en) * | 1991-11-12 | 1994-05-10 | Cornell Research Foundation | Self-aligned process for capping copper lines |
| JP2905032B2 (ja) * | 1992-05-12 | 1999-06-14 | シャープ株式会社 | 金属配線の製造方法 |
| DE4400200C2 (de) * | 1993-01-05 | 1997-09-04 | Toshiba Kawasaki Kk | Halbleitervorrichtung mit verbesserter Verdrahtungsstruktur und Verfahren zu ihrer Herstellung |
| JP3326698B2 (ja) * | 1993-03-19 | 2002-09-24 | 富士通株式会社 | 集積回路装置の製造方法 |
| KR0147682B1 (ko) * | 1994-05-24 | 1998-11-02 | 구본준 | 반도체 소자의 금속배선 제조방법 |
-
1995
- 1995-12-26 KR KR1019950056308A patent/KR100205301B1/ko not_active Expired - Fee Related
-
1996
- 1996-04-18 US US08/634,531 patent/US5795796A/en not_active Expired - Lifetime
- 1996-12-17 JP JP8353344A patent/JP2789332B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136361A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 半導体装置 |
| JPH06120355A (ja) * | 1992-09-30 | 1994-04-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH06326102A (ja) * | 1993-05-13 | 1994-11-25 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5795796A (en) | 1998-08-18 |
| JP2789332B2 (ja) | 1998-08-20 |
| KR970052347A (ko) | 1997-07-29 |
| KR100205301B1 (ko) | 1999-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0179822B1 (ko) | 반도체 장치의 배선 구조 및 그 제조 방법 | |
| US5266521A (en) | Method for forming a planarized composite metal layer in a semiconductor device | |
| KR960010056B1 (ko) | 반도체장치 및 그 제조 방법 | |
| JP2789332B2 (ja) | 金属配線の構造及びその形成方法 | |
| JP2000021813A (ja) | 半導体装置の製造方法 | |
| JPH07130854A (ja) | 配線構造体及びその形成方法 | |
| US6316132B1 (en) | Structure and method for preventing barrier failure | |
| US6228764B1 (en) | Method of forming wiring in semiconductor device | |
| JP2819869B2 (ja) | 半導体装置の製造方法 | |
| KR19990059074A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPH06112203A (ja) | 半導体装置の製造方法 | |
| JP3119505B2 (ja) | 半導体装置 | |
| JPH05129226A (ja) | 半導体装置の製造方法 | |
| KR100247645B1 (ko) | 반도체 소자의 금속 배선 방법 | |
| JPH05129227A (ja) | 半導体装置の製造方法 | |
| JPH07130849A (ja) | 半導体装置及びその製造方法 | |
| KR100414306B1 (ko) | 반도체장치의금속콘택방법 | |
| KR940004442B1 (ko) | 반도체장치의 금속배선 형성 방법 | |
| JPH01309356A (ja) | 半導体装置の配線構造およびその形成方法 | |
| JP2565292B2 (ja) | 半導体装置 | |
| JP2001156023A (ja) | 半導体装置の製造方法 | |
| JPH05308057A (ja) | 半導体装置の製造方法 | |
| KR100197665B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH05234936A (ja) | 半導体装置の製造方法 | |
| JPH06302602A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080612 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090612 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100612 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110612 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |