JPH09186177A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- JPH09186177A JPH09186177A JP7343401A JP34340195A JPH09186177A JP H09186177 A JPH09186177 A JP H09186177A JP 7343401 A JP7343401 A JP 7343401A JP 34340195 A JP34340195 A JP 34340195A JP H09186177 A JPH09186177 A JP H09186177A
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- gaas layer
- electrode
- source
- compound semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 パッシベーション膜をゲート電極近傍に隙間
なく配置し、その十分な保護効果が得られる化合物半導
体装置を提供する。 【解決手段】 チャネル領域となるＧａＡｓ層１１上に
設けられたソース及びドレイン電極１４，１５と、該ソ
ース電極１４とドレイン電極１５との間の前記ＧａＡｓ
層上のリセスエッチ部１８に配設されたゲート電極１３
と、該ゲート電極とソース電極又はドレイン電極間に前
記ＧａＡｓ層を隙間なく被覆したパッシベーション層２
０とからなる。
なく配置し、その十分な保護効果が得られる化合物半導
体装置を提供する。 【解決手段】 チャネル領域となるＧａＡｓ層１１上に
設けられたソース及びドレイン電極１４，１５と、該ソ
ース電極１４とドレイン電極１５との間の前記ＧａＡｓ
層上のリセスエッチ部１８に配設されたゲート電極１３
と、該ゲート電極とソース電極又はドレイン電極間に前
記ＧａＡｓ層を隙間なく被覆したパッシベーション層２
０とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置
に係り、特にＧａＡｓ ＭＥＳＦＥＴ（Metal Semicond
uctor Field Effect Transistor）、ＨＥＭＴ（High El
ectron MobilityTransistor)等のデバイスの構造及び製
造方法に関する。
に係り、特にＧａＡｓ ＭＥＳＦＥＴ（Metal Semicond
uctor Field Effect Transistor）、ＨＥＭＴ（High El
ectron MobilityTransistor)等のデバイスの構造及び製
造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ ＭＥＳＦＥＴ、ＨＥＭＴ等の
デバイスは、電子の移動度が高く、超高速・超高周波用
途のデバイスとして好適であり、近年携帯電話等の用途
に広く用いられている。しかしながら、このＧａＡｓデ
バイスは、パッシベーション（表面保護）がシリコンデ
バイスと比較して難しく、発振用の素子として用いる場
合には、位相雑音の改善、高出力用の素子として用いる
場合には、高出力化、高利得化、高効率化、直線性の改
善等が要請されている。
デバイスは、電子の移動度が高く、超高速・超高周波用
途のデバイスとして好適であり、近年携帯電話等の用途
に広く用いられている。しかしながら、このＧａＡｓデ
バイスは、パッシベーション（表面保護）がシリコンデ
バイスと比較して難しく、発振用の素子として用いる場
合には、位相雑音の改善、高出力用の素子として用いる
場合には、高出力化、高利得化、高効率化、直線性の改
善等が要請されている。
【０００３】図８は、従来のＧａＡｓパワーＭＥＳＦＥ
Ｔの構造の一例を示す。半絶縁性ＧａＡｓ基板１０上に
バッファ層を介してチャネル領域となるｎ型ＧａＡｓ層
１１を備え、ソース電極１４とドレイン電極１５間に流
れる電流が、ゲート電極１３によってチャネル領域１１
内に形成される空乏層の広がりで制御されるようになっ
ている。ゲート電極１３は、ｎ型ＧａＡｓ層のリセスエ
ッチ部１８に形成され、直接ｎ型ＧａＡｓ層１１と接触
することにより、ショットキ接合を形成している。
Ｔの構造の一例を示す。半絶縁性ＧａＡｓ基板１０上に
バッファ層を介してチャネル領域となるｎ型ＧａＡｓ層
１１を備え、ソース電極１４とドレイン電極１５間に流
れる電流が、ゲート電極１３によってチャネル領域１１
内に形成される空乏層の広がりで制御されるようになっ
ている。ゲート電極１３は、ｎ型ＧａＡｓ層のリセスエ
ッチ部１８に形成され、直接ｎ型ＧａＡｓ層１１と接触
することにより、ショットキ接合を形成している。
【０００４】チャネル領域となるｎ型ＧａＡｓ層１１の
表面上のソース・ドレイン電極１４、１５とゲート電極
１３間には、アンドープＧａＡｓ層２０がパッシベーシ
ョン（保護）層として設けられている。ｎ型ＧａＡｓ層
１１の表面には、パッシベーション層がないと表面準位
が多く存在して、このため厚い自然空乏層が形成され、
その部分はキャリアが存在できず、電流が流れにくくな
るという、いわゆるチャネルの狭窄現象が大きくなるこ
とが知られている。係るチャネルの狭窄現象は、ＧａＡ
ｓデバイスの高出力化、高効率化等の妨げとなり、又、
入出力の直線性を劣化させる。又、表面準位は前述した
発振素子としてのＧａＡｓデバイスにおいては、位相雑
音悪化の原因にもなる。
表面上のソース・ドレイン電極１４、１５とゲート電極
１３間には、アンドープＧａＡｓ層２０がパッシベーシ
ョン（保護）層として設けられている。ｎ型ＧａＡｓ層
１１の表面には、パッシベーション層がないと表面準位
が多く存在して、このため厚い自然空乏層が形成され、
その部分はキャリアが存在できず、電流が流れにくくな
るという、いわゆるチャネルの狭窄現象が大きくなるこ
とが知られている。係るチャネルの狭窄現象は、ＧａＡ
ｓデバイスの高出力化、高効率化等の妨げとなり、又、
入出力の直線性を劣化させる。又、表面準位は前述した
発振素子としてのＧａＡｓデバイスにおいては、位相雑
音悪化の原因にもなる。
【０００５】このため、従来、アンドープ（Undoped）
ＧａＡｓ層２０を、パッシベーション膜としてエピタキ
シャル成長等によりｎ型ＧａＡｓ層（チャネル領域）１
１上に連続して形成することが広く行われており、上述
した表面準位によるいろいろな問題を防止することがで
きる。尚、電気的には、アンドープＧａＡｓ層２０は絶
縁体として働く。
ＧａＡｓ層２０を、パッシベーション膜としてエピタキ
シャル成長等によりｎ型ＧａＡｓ層（チャネル領域）１
１上に連続して形成することが広く行われており、上述
した表面準位によるいろいろな問題を防止することがで
きる。尚、電気的には、アンドープＧａＡｓ層２０は絶
縁体として働く。
【０００６】
【発明が解決しようとする課題】しかしながら、図８に
示すように、ソース・ドレイン間の抵抗値を調整し、ゲ
ート・ドレイン間耐圧を上げるためｎ型ＧａＡｓ層を少
しリセスエッチングすると、ゲート電極とパッシベーシ
ョン膜との間に隙間Ｓが形成される。この隙間Ｓは、Ｇ
ａＡｓ ＭＥＳＦＥＴのゲート電極１３の近傍に形成さ
れるため、パッシベーション層の欠落により、十分な表
面保護効果が得られなくなるという問題がある。又、こ
のような問題があるため、リセスエッチング深さが制限
され、ソース・ドレイン間の抵抗値調整を十分に行え
ず、又、ゲート・ドレイン間の耐圧を十分に上げられな
いという問題が生じる。
示すように、ソース・ドレイン間の抵抗値を調整し、ゲ
ート・ドレイン間耐圧を上げるためｎ型ＧａＡｓ層を少
しリセスエッチングすると、ゲート電極とパッシベーシ
ョン膜との間に隙間Ｓが形成される。この隙間Ｓは、Ｇ
ａＡｓ ＭＥＳＦＥＴのゲート電極１３の近傍に形成さ
れるため、パッシベーション層の欠落により、十分な表
面保護効果が得られなくなるという問題がある。又、こ
のような問題があるため、リセスエッチング深さが制限
され、ソース・ドレイン間の抵抗値調整を十分に行え
ず、又、ゲート・ドレイン間の耐圧を十分に上げられな
いという問題が生じる。
【０００７】本発明は上述した事情に鑑みて為されたも
ので、パッシベーション層の十分な保護効果が得られる
化合物半導体装置及びその製造方法を提供することを目
的とする。
ので、パッシベーション層の十分な保護効果が得られる
化合物半導体装置及びその製造方法を提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明の化合物半導体装
置は、チャネル領域となるＧａＡｓ層上に設けられたソ
ース及びドレイン電極と、該ソース電極とドレイン電極
との間の前記ＧａＡｓ層上のリセスエッチ部に配設され
たゲート電極と、該ゲート電極とソース電極又はドレイ
ン電極間に前記ＧａＡｓ層を隙間なく被覆したエピ成長
によるパッシベーション層とを備えたことを特徴とす
る。
置は、チャネル領域となるＧａＡｓ層上に設けられたソ
ース及びドレイン電極と、該ソース電極とドレイン電極
との間の前記ＧａＡｓ層上のリセスエッチ部に配設され
たゲート電極と、該ゲート電極とソース電極又はドレイ
ン電極間に前記ＧａＡｓ層を隙間なく被覆したエピ成長
によるパッシベーション層とを備えたことを特徴とす
る。
【０００９】本発明の化合物半導体装置の製造方法は、
チャネル領域となるｎ型ＧａＡｓ層を備えたＧａＡｓ基
板を準備する工程と、該ｎ型ＧａＡｓ層をリセスエッチ
ングする工程と、該基板のチャネル領域上にパッシベー
ション膜としてのアンドープＧａＡｓ層又はＧａＩｎＰ
層をエピタキシャル成長する工程と、該基板上にソース
・ドレイン電極及びゲート電極を形成する工程とからな
ることを特徴とする。
チャネル領域となるｎ型ＧａＡｓ層を備えたＧａＡｓ基
板を準備する工程と、該ｎ型ＧａＡｓ層をリセスエッチ
ングする工程と、該基板のチャネル領域上にパッシベー
ション膜としてのアンドープＧａＡｓ層又はＧａＩｎＰ
層をエピタキシャル成長する工程と、該基板上にソース
・ドレイン電極及びゲート電極を形成する工程とからな
ることを特徴とする。
【００１０】本発明の化合物半導体装置は、ｎ型ＧａＡ
ｓ層をリセスエッチングしてから、パッシベーション膜
をエピタキシャル成長し、その後にパッシベーション層
に開口を設けると共に、その開口にゲート電極を形成し
たものである。従って、従来存在していたリセスエッチ
部分でのパッシベーション層の隙間が無くなり、パッシ
ベーション層をゲート電極に密接した位置に隙間なく形
成することができる。このため、パッシベーション層に
よる十分な保護効果が得られ、表面準位によるチャネル
の狭搾、又は位相雑音の問題がより低減されたＧａＡｓ
デバイスを製造できる。
ｓ層をリセスエッチングしてから、パッシベーション膜
をエピタキシャル成長し、その後にパッシベーション層
に開口を設けると共に、その開口にゲート電極を形成し
たものである。従って、従来存在していたリセスエッチ
部分でのパッシベーション層の隙間が無くなり、パッシ
ベーション層をゲート電極に密接した位置に隙間なく形
成することができる。このため、パッシベーション層に
よる十分な保護効果が得られ、表面準位によるチャネル
の狭搾、又は位相雑音の問題がより低減されたＧａＡｓ
デバイスを製造できる。
【００１１】
【発明の実施の形態】以下、図１乃至図７を参照しなが
ら、本発明の化合物半導体装置の構造及びその製造方法
について説明する。尚、各図中、同一符号は同一又は相
当部分を示す。
ら、本発明の化合物半導体装置の構造及びその製造方法
について説明する。尚、各図中、同一符号は同一又は相
当部分を示す。
【００１２】図１は本発明の第１実施の形態の化合物半
導体装置の断面図である。このＧａＡｓデバイスの構造
は、図８に示した従来技術のデバイスと異なり、ゲート
電極１３とソース・ドレイン電極１４，１５間のチャネ
ル領域であるｎ型ＧａＡｓ層１１の表面がリセスエッチ
部分１８を含めてパッシベーション層であるＧａＩｎＰ
層２０によって完全に覆われている。このため、従来の
デバイスがリセスエッチ部分１８でパッシベーション層
２０に覆われていない隙間Ｓを有する構造と比較して、
パッシベーション層の効果を完全に発揮できる構造とな
っている。
導体装置の断面図である。このＧａＡｓデバイスの構造
は、図８に示した従来技術のデバイスと異なり、ゲート
電極１３とソース・ドレイン電極１４，１５間のチャネ
ル領域であるｎ型ＧａＡｓ層１１の表面がリセスエッチ
部分１８を含めてパッシベーション層であるＧａＩｎＰ
層２０によって完全に覆われている。このため、従来の
デバイスがリセスエッチ部分１８でパッシベーション層
２０に覆われていない隙間Ｓを有する構造と比較して、
パッシベーション層の効果を完全に発揮できる構造とな
っている。
【００１３】その他の構造は、従来の構造と基本的に同
様である。リセスエッチ部分のｎ型ＧａＡｓ層１１上に
は、Ｔｉ／Ａｌ等のゲート電極１３が直接接触すること
により、ショットキ接合が形成されている。また、ｎ型
ＧａＡｓ層１１上には、ＡｕＧｅ／Ｎｉ／Ａｕ等からな
るソース電極１４及びドレイン電極１５が直接接触する
ことにより、オーミック接触が形成されている。
様である。リセスエッチ部分のｎ型ＧａＡｓ層１１上に
は、Ｔｉ／Ａｌ等のゲート電極１３が直接接触すること
により、ショットキ接合が形成されている。また、ｎ型
ＧａＡｓ層１１上には、ＡｕＧｅ／Ｎｉ／Ａｕ等からな
るソース電極１４及びドレイン電極１５が直接接触する
ことにより、オーミック接触が形成されている。
【００１４】又、このＧａＡｓデバイスは、ｎ型ＧａＡ
ｓ層１１を保護するパッシベーション層として、ＧａＡ
ｓ層１１に格子整合したアンドープＧａＩｎＰ層２０を
備えている。ＧａｘＩｎＹＰのＸとＹの成分比を概略
０．５と０．５程度とすることにより、ＧａＩｎＰ層２
０はＧａＡｓ層１１に格子整合することができる。アン
ドープＧａＩｎＰ層２０は、結晶としてＧａＡｓ層１１
と格子整合しており、ｎ型ＧａＡｓ層１１に対してパッ
シベーション層（保護）層として機能するので、ＧａＡ
ｓ層１１内での表面準位の生成を減少させることができ
る。ＧａＡｓ層１１内での表面準位の生成を減少させる
ことができる。このため、自然空乏層を薄くできるの
で、チャネルの狭窄現象を減少でき、パワーデバイスの
出力特性、入出力の直線性等を改善することができる。
又、発振素子においては、位相雑音を低減できる。
ｓ層１１を保護するパッシベーション層として、ＧａＡ
ｓ層１１に格子整合したアンドープＧａＩｎＰ層２０を
備えている。ＧａｘＩｎＹＰのＸとＹの成分比を概略
０．５と０．５程度とすることにより、ＧａＩｎＰ層２
０はＧａＡｓ層１１に格子整合することができる。アン
ドープＧａＩｎＰ層２０は、結晶としてＧａＡｓ層１１
と格子整合しており、ｎ型ＧａＡｓ層１１に対してパッ
シベーション層（保護）層として機能するので、ＧａＡ
ｓ層１１内での表面準位の生成を減少させることができ
る。ＧａＡｓ層１１内での表面準位の生成を減少させる
ことができる。このため、自然空乏層を薄くできるの
で、チャネルの狭窄現象を減少でき、パワーデバイスの
出力特性、入出力の直線性等を改善することができる。
又、発振素子においては、位相雑音を低減できる。
【００１５】図２から図６は本発明の第１実施の形態の
化合物半導体装置の製造工程の断面図である。図２は、
ＧａＡｓ ＭＥＳＦＥＴの製造に使用する基板を示す。
この基板は半絶縁性のＧａＡｓ基板１０上にバッファ層
を介してチャネル領域となるｎ型ＧａＡｓ層１１をエピ
タキシャル成長により形成したものである。
化合物半導体装置の製造工程の断面図である。図２は、
ＧａＡｓ ＭＥＳＦＥＴの製造に使用する基板を示す。
この基板は半絶縁性のＧａＡｓ基板１０上にバッファ層
を介してチャネル領域となるｎ型ＧａＡｓ層１１をエピ
タキシャル成長により形成したものである。
【００１６】図３は、リセスエッチングを行い、リセス
エッチ部１８を形成した段階を示す。リセスエッチング
は、ホトレジスト膜をマスクとして、ｎ型ＧａＡｓ層１
１をドライ又はウェットで、ソース・ドレイン間電流Ｉ
ＤＤＳ 及びコンダクタンスｇｍが適当な所望値となる
ようにエッチングする。
エッチ部１８を形成した段階を示す。リセスエッチング
は、ホトレジスト膜をマスクとして、ｎ型ＧａＡｓ層１
１をドライ又はウェットで、ソース・ドレイン間電流Ｉ
ＤＤＳ 及びコンダクタンスｇｍが適当な所望値となる
ようにエッチングする。
【００１７】図４は、ｎ型ＧａＡｓ層１１上にパッシベ
ーション層となるＧａＩｎＰ層２０をエピタキシャル成
長した段階を示す。このＧａＩｎＰ層は、有機金属（Ｍ
Ｏ）ＣＶＤ又は分子線エピタキシャルにより形成する。
ＧａＩｎＰ層は、下地のＧａＡｓ層１１に対して選択エ
ッチングが可能である。即ち、塩酸系のエッチャントを
用いてＧａＩｎＰ層とＧａＡｓ層の二層膜をエッチング
する際に、ＧａＩｎＰ層のみの選択エッチングが可能と
なり、ＧａＡｓ層の表面が露出した段階でエッチングを
容易に終了することができる。
ーション層となるＧａＩｎＰ層２０をエピタキシャル成
長した段階を示す。このＧａＩｎＰ層は、有機金属（Ｍ
Ｏ）ＣＶＤ又は分子線エピタキシャルにより形成する。
ＧａＩｎＰ層は、下地のＧａＡｓ層１１に対して選択エ
ッチングが可能である。即ち、塩酸系のエッチャントを
用いてＧａＩｎＰ層とＧａＡｓ層の二層膜をエッチング
する際に、ＧａＩｎＰ層のみの選択エッチングが可能と
なり、ＧａＡｓ層の表面が露出した段階でエッチングを
容易に終了することができる。
【００１８】図５は、リフトオフによりソース及びドレ
イン電極を形成した段階を示す。まずホトレジストを図
４に示すＧａＩｎＰ層２０上の全面に塗布する。そし
て、ソース・ドレイン電極パターンのマスク合わせを行
い、露光して現像し、ソース・ドレイン電極が形成され
る部分にレジスト膜の開口を設ける。そして開口からレ
ジスト膜をマスクとして塩酸系のエッチャントを用いて
ＧａＩｎＰ層２０を選択的にエッチングする。
イン電極を形成した段階を示す。まずホトレジストを図
４に示すＧａＩｎＰ層２０上の全面に塗布する。そし
て、ソース・ドレイン電極パターンのマスク合わせを行
い、露光して現像し、ソース・ドレイン電極が形成され
る部分にレジスト膜の開口を設ける。そして開口からレ
ジスト膜をマスクとして塩酸系のエッチャントを用いて
ＧａＩｎＰ層２０を選択的にエッチングする。
【００１９】次に、オーミック電極金属であるＡｕＧｅ
／Ｎｉ／Ａｕ膜を蒸着により基板全面に被着する。そし
てリフトオフにより、レジスト膜上の不要なＡｕＧｅ／
Ｎｉ／Ａｕ膜をレジスト膜と共に除去することにより、
ソース電極１４及びドレイン電極１５が形成される。Ａ
ｕＧｅ／Ｎｉ／Ａｕ膜からなるソース及びドレイン電極
１４，１５は、ｎ型ＧａＡｓ層１１の表面が完全に露出
した状態で形成される。従って、アロイ（合金化）する
ことにより、確実なオーミック接触をｎ型ＧａＡｓ層１
１に対して取ることができる。この段階を図５に示す。
／Ｎｉ／Ａｕ膜を蒸着により基板全面に被着する。そし
てリフトオフにより、レジスト膜上の不要なＡｕＧｅ／
Ｎｉ／Ａｕ膜をレジスト膜と共に除去することにより、
ソース電極１４及びドレイン電極１５が形成される。Ａ
ｕＧｅ／Ｎｉ／Ａｕ膜からなるソース及びドレイン電極
１４，１５は、ｎ型ＧａＡｓ層１１の表面が完全に露出
した状態で形成される。従って、アロイ（合金化）する
ことにより、確実なオーミック接触をｎ型ＧａＡｓ層１
１に対して取ることができる。この段階を図５に示す。
【００２０】次に、ゲート電極の形成について図６を参
照して説明する。まず、基板全面にホトレジスト膜２２
を塗布する。そして、ホトリソグラフィでゲート電極が
形成される部分に、ホトレジスト膜の開口を形成する。
次に、この開口を介してＧａＩｎＰ層２０を塩酸系のエ
ッチャントでエッチングする。ＧａＩｎＰ層２０のエッ
チングが完了すると、ｎ型ＧａＡｓ層１１の表面が露出
する。ｎ型ＧａＡｓ層は前述したように塩酸系のエッチ
ャントによりエッチングされないので、十分なエッチン
グ時間をかけることにより、ＧａＩｎＰ層２０を完全に
エッチングして、ＧａＡｓ層１１の表面を完全に露出さ
せることができる。
照して説明する。まず、基板全面にホトレジスト膜２２
を塗布する。そして、ホトリソグラフィでゲート電極が
形成される部分に、ホトレジスト膜の開口を形成する。
次に、この開口を介してＧａＩｎＰ層２０を塩酸系のエ
ッチャントでエッチングする。ＧａＩｎＰ層２０のエッ
チングが完了すると、ｎ型ＧａＡｓ層１１の表面が露出
する。ｎ型ＧａＡｓ層は前述したように塩酸系のエッチ
ャントによりエッチングされないので、十分なエッチン
グ時間をかけることにより、ＧａＩｎＰ層２０を完全に
エッチングして、ＧａＡｓ層１１の表面を完全に露出さ
せることができる。
【００２１】そして、ＧａＡｓ層１１に対してショット
キ接合を形成する金属である、例えばＴｉ／Ａｌ膜２３
を蒸着により被着する。この段階を示したものが図６で
ある。次に、リフトオフによりレジスト膜２２を除去す
ると共に、レジスト膜２２上の余分なＴｉ／Ａｌ膜２３
を除去して、ゲート電極１３を形成することにより、図
１に示すパッシベーション膜としてＧａＩｎＰ層２０を
リセスエッチ部分１８に隙間なく備えたＧａＡｓデバイ
スが完成する。
キ接合を形成する金属である、例えばＴｉ／Ａｌ膜２３
を蒸着により被着する。この段階を示したものが図６で
ある。次に、リフトオフによりレジスト膜２２を除去す
ると共に、レジスト膜２２上の余分なＴｉ／Ａｌ膜２３
を除去して、ゲート電極１３を形成することにより、図
１に示すパッシベーション膜としてＧａＩｎＰ層２０を
リセスエッチ部分１８に隙間なく備えたＧａＡｓデバイ
スが完成する。
【００２２】図７は、本発明の第２実施の形態のＧａＡ
ｓ ＭＥＳＦＥＴを示す。このデバイスは、ｎ型ＧａＡ
ｓ層１１上にｎ＋ 型ＧａＡｓ層１１Ａを備え、リセス
エッチングによりリセスエッチ部分１８のみ、これを除
去したものである。ｎ＋ 型ＧａＡｓ層１１Ａは、ソー
ス・ドレイン間抵抗を低減し、又、ソース・ドレイン電
極のオーミック接触を良好なものとすることができる。
この製造方法は、ｎ型ＧａＡｓ層１１上に、ｎ＋ 型Ｇ
ａＡｓ層１１Ａをエピタキシャル成長により形成した基
板を用いることにより、上述の製造工程とまったく同じ
工程で製造できる。
ｓ ＭＥＳＦＥＴを示す。このデバイスは、ｎ型ＧａＡ
ｓ層１１上にｎ＋ 型ＧａＡｓ層１１Ａを備え、リセス
エッチングによりリセスエッチ部分１８のみ、これを除
去したものである。ｎ＋ 型ＧａＡｓ層１１Ａは、ソー
ス・ドレイン間抵抗を低減し、又、ソース・ドレイン電
極のオーミック接触を良好なものとすることができる。
この製造方法は、ｎ型ＧａＡｓ層１１上に、ｎ＋ 型Ｇ
ａＡｓ層１１Ａをエピタキシャル成長により形成した基
板を用いることにより、上述の製造工程とまったく同じ
工程で製造できる。
【００２３】尚、上述した実施の形態の説明では、パッ
シベーション膜として、アンドープＧａＩｎＰ層を用い
た例について説明したが、アンドープＧａＡｓ層を用い
てもよいことは、勿論のことである。パッシベーション
膜としてアンドープＧａＡｓ層を用いることは、広く行
われており、表面準位の形成を減少させ、自然空乏層を
薄くでき、発振素子としての位相雑音の低減に、ＧａＩ
ｎＰ層と同様に有効である。
シベーション膜として、アンドープＧａＩｎＰ層を用い
た例について説明したが、アンドープＧａＡｓ層を用い
てもよいことは、勿論のことである。パッシベーション
膜としてアンドープＧａＡｓ層を用いることは、広く行
われており、表面準位の形成を減少させ、自然空乏層を
薄くでき、発振素子としての位相雑音の低減に、ＧａＩ
ｎＰ層と同様に有効である。
【００２４】
【発明の効果】以上に詳細に説明したように、本発明
は、ゲート電極とソース電極及びドレイン電極間に化合
物半導体層の表面を保護するパッシベーション層を隙間
なく形成したものである。これにより、化合物半導体層
の表面準位の生成を更に低減することができる。従っ
て、発振素子としては位相雑音を更に低減したデバイス
が提供され、又、高出力素子としてはチャネルの狭搾を
減少でき、出力特性が更に改善されたデバイスが提供さ
れる。
は、ゲート電極とソース電極及びドレイン電極間に化合
物半導体層の表面を保護するパッシベーション層を隙間
なく形成したものである。これにより、化合物半導体層
の表面準位の生成を更に低減することができる。従っ
て、発振素子としては位相雑音を更に低減したデバイス
が提供され、又、高出力素子としてはチャネルの狭搾を
減少でき、出力特性が更に改善されたデバイスが提供さ
れる。
【図１】本発明の第１実施の形態の化合物半導体装置の
断面図である。
断面図である。
【図２】本発明の第１実施の形態の化合物半導体装置の
製造工程の断面図で、使用するＧａＡｓ基板の構成を示
す。
製造工程の断面図で、使用するＧａＡｓ基板の構成を示
す。
【図３】本発明の第１実施の形態の化合物半導体装置の
製造工程の断面図で、ｎ型ＧａＡｓ層にリセスエッチ部
を形成した段階を示す。
製造工程の断面図で、ｎ型ＧａＡｓ層にリセスエッチ部
を形成した段階を示す。
【図４】本発明の第１実施の形態の化合物半導体装置の
製造工程の断面図で、パッシベーション膜となるＧａＩ
ｎＰ層をエピタキシャル成長した段階を示す。
製造工程の断面図で、パッシベーション膜となるＧａＩ
ｎＰ層をエピタキシャル成長した段階を示す。
【図５】本発明の第１実施の形態の化合物半導体装置の
製造工程の断面図で、リフトオフによりソース・ドレイ
ン電極を形成する段階を示す。
製造工程の断面図で、リフトオフによりソース・ドレイ
ン電極を形成する段階を示す。
【図６】本発明の第１実施の形態の化合物半導体装置の
製造工程の断面図で、リフトオフによりゲート電極を形
成した段階を示す。
製造工程の断面図で、リフトオフによりゲート電極を形
成した段階を示す。
【図７】本発明の第２実施の形態の化合物半導体装置の
断面図である。
断面図である。
【図８】従来の化合物半導体装置の断面図である。
Claims (2)
- 【請求項１】チャネル領域となるＧａＡｓ層上に設けら
れたソース及びドレイン電極と、該ソース電極とドレイ
ン電極との間の前記ＧａＡｓ層上のリセスエッチ部に配
設されたゲート電極と、該ゲート電極とソース電極又は
ドレイン電極間に前記ＧａＡｓ層を隙間なく被覆したエ
ピ成長によるパッシベーション層とを備えたことを特徴
とする化合物半導体装置。 - 【請求項２】 チャネル領域となるｎ型ＧａＡｓ層を備
えたＧａＡｓ基板を準備する工程と、該ｎ型ＧａＡｓ層
をリセスエッチングする工程と、該基板のチャネル領域
上にパッシベーション層としてのアンドープＧａＡｓ層
又はＧａＩｎＰ層をエピタキシャル成長する工程と、該
基板上にソース・ドレイン電極及びゲート電極を形成す
る工程とからなることを特徴とする化合物半導体装置の
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7343401A JPH09186177A (ja) | 1995-12-28 | 1995-12-28 | 化合物半導体装置及びその製造方法 |
| US08/773,347 US5837570A (en) | 1995-12-28 | 1996-12-26 | Heterostructure semiconductor device and method of fabricating same |
| KR1019960073953A KR970053101A (ko) | 1995-12-28 | 1996-12-27 | 화합물 반도체 장치 및 그 제조 방법 |
| KR1019960073953A KR100225899B1 (ko) | 1995-12-28 | 1996-12-27 | 화합물 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7343401A JPH09186177A (ja) | 1995-12-28 | 1995-12-28 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186177A true JPH09186177A (ja) | 1997-07-15 |
Family
ID=18361232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7343401A Pending JPH09186177A (ja) | 1995-12-28 | 1995-12-28 | 化合物半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09186177A (ja) |
| KR (2) | KR100225899B1 (ja) |
-
1995
- 1995-12-28 JP JP7343401A patent/JPH09186177A/ja active Pending
-
1996
- 1996-12-27 KR KR1019960073953A patent/KR100225899B1/ko not_active Expired - Fee Related
- 1996-12-27 KR KR1019960073953A patent/KR970053101A/ko active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| KR970053101A (ko) | 1997-07-29 |
| KR100225899B1 (ko) | 1999-10-15 |
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