JPH09186250A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】高い電界によって加熱された電子または正孔が
多量に発生して素子の信頼性を低下させるホットキャリ
ヤの効果が増大し、特にＮ−チャネルＭＯＳトランジス
タにおいては時間が経過することによってスレショルド
電圧が増加し、ドレイン飽和電流が減少する等素子の特
性が大幅に低下することととなっていた。 【解決手段】 本発明は主表面及びその上に形成された
チャネル領域を有する第１導電型の半導体基板と、チャ
ネル領域上に半導体基板の主表面上にゲート酸化膜を介
在させて形成されたゲート電極と、ゲート電極の両側端
の半導体基板の主表面に形成された第２導電型の第１の
ソース・ドレイン領域と、第１のソース・ドレイン領域
の一部と重なりながらゲート酸化膜上に形成された第２
導電型の第１の導電層と、第１の導電層の側壁に形成さ
れゲート電極と第１の導電層を隔離する酸化膜とを備え
ることを特徴とする半導体装置及びその製造方法を提供
する。
多量に発生して素子の信頼性を低下させるホットキャリ
ヤの効果が増大し、特にＮ−チャネルＭＯＳトランジス
タにおいては時間が経過することによってスレショルド
電圧が増加し、ドレイン飽和電流が減少する等素子の特
性が大幅に低下することととなっていた。 【解決手段】 本発明は主表面及びその上に形成された
チャネル領域を有する第１導電型の半導体基板と、チャ
ネル領域上に半導体基板の主表面上にゲート酸化膜を介
在させて形成されたゲート電極と、ゲート電極の両側端
の半導体基板の主表面に形成された第２導電型の第１の
ソース・ドレイン領域と、第１のソース・ドレイン領域
の一部と重なりながらゲート酸化膜上に形成された第２
導電型の第１の導電層と、第１の導電層の側壁に形成さ
れゲート電極と第１の導電層を隔離する酸化膜とを備え
ることを特徴とする半導体装置及びその製造方法を提供
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特にホットキャリヤの効果を減少させ
ながらゲート−ドレインオーバーラップキャパシタンス
（Gate-Drain Overlap Capacitance；Ｃｇｄ）を増加さ
せない相補型ＭＯＳ（Complementary Metal Oxide Semi
conductor、以下“ＣＭＯＳ”という）トランジスタに
よる半導体装置及びその製造方法に関する。
製造方法に関し、特にホットキャリヤの効果を減少させ
ながらゲート−ドレインオーバーラップキャパシタンス
（Gate-Drain Overlap Capacitance；Ｃｇｄ）を増加さ
せない相補型ＭＯＳ（Complementary Metal Oxide Semi
conductor、以下“ＣＭＯＳ”という）トランジスタに
よる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】通常、半導体素子の集積度が増加するこ
とによりＣＭＯＳ素子の大きさも縮小して現在はＣＭＯ
Ｓ市場において、サブミクロンのチャネル長さは通用し
ており、サブハーフミクロン、サブクォータミクロン級
のＣＭＯＳ素子が登場している。しかし、実際に素子が
理想的な電界一定の比例縮小の法則により縮小しないの
で、素子のチャネルの長さが短縮していながらチャネル
に掛かる電場の大きさがむしろ増加した。これにより、
高い電界によって加熱された電子または正孔が多量に発
生して素子の信頼性を低下させる、いわゆるホットキャ
リヤ（hot carrier)の効果が増大することになる。この
ようなホットキャリヤの効果によって、特にＮ−チャネ
ルＭＯＳトランジスタにおいては時間が経過することに
よってスレショルド電圧（threshold voltage、Ｖｔｈ
と称する）が増加し、ドレイン飽和電流（Ｉｄｓ）が減
少する等素子の特性が大幅に低下してしまうこととなっ
ていた。
とによりＣＭＯＳ素子の大きさも縮小して現在はＣＭＯ
Ｓ市場において、サブミクロンのチャネル長さは通用し
ており、サブハーフミクロン、サブクォータミクロン級
のＣＭＯＳ素子が登場している。しかし、実際に素子が
理想的な電界一定の比例縮小の法則により縮小しないの
で、素子のチャネルの長さが短縮していながらチャネル
に掛かる電場の大きさがむしろ増加した。これにより、
高い電界によって加熱された電子または正孔が多量に発
生して素子の信頼性を低下させる、いわゆるホットキャ
リヤ（hot carrier)の効果が増大することになる。この
ようなホットキャリヤの効果によって、特にＮ−チャネ
ルＭＯＳトランジスタにおいては時間が経過することに
よってスレショルド電圧（threshold voltage、Ｖｔｈ
と称する）が増加し、ドレイン飽和電流（Ｉｄｓ）が減
少する等素子の特性が大幅に低下してしまうこととなっ
ていた。
【０００３】このようなホットキャリヤの効果を緩和さ
せるためにソースまたはドレイン領域を形成するｎー 層
がチャネル方向に向ってｎ+ 層より拡張した構造のＬＤ
Ｄ（Lightly Doped Drain)の構造が多く使われている。
かかるＬＤＤ構造ではホットキャリヤによる電荷のトラ
ップや界面準位（interface state)がｎー ドレイン上の
酸化膜に出来るようになる。この部分に生じる電荷トラ
ップや界面準位はｎードレインに微弱ながら影響を与え
てスレショルド電圧Ｖｔｈが変動する等の素子特性の劣
化をもたらす。
せるためにソースまたはドレイン領域を形成するｎー 層
がチャネル方向に向ってｎ+ 層より拡張した構造のＬＤ
Ｄ（Lightly Doped Drain)の構造が多く使われている。
かかるＬＤＤ構造ではホットキャリヤによる電荷のトラ
ップや界面準位（interface state)がｎー ドレイン上の
酸化膜に出来るようになる。この部分に生じる電荷トラ
ップや界面準位はｎードレインに微弱ながら影響を与え
てスレショルド電圧Ｖｔｈが変動する等の素子特性の劣
化をもたらす。
【０００４】これにより、前記ＬＤＤ構造を改良した多
様な素子の構造が提示されており、その中での代表的な
構造が逆Ｔ型ＬＤＤ（Inverse-T Lightly Doped Drai
n、以下“ＩＴＬＤＤ”という）構造、ＧＯＬＤ（Gate
Overlapped LDD)構造のようにドレインのｎー 層部位を
ゲート電極が被覆するようにしたものである。前記の構
造によると、ゲートの正バイアス（positive bias)が酸
化膜にトラップされた電荷の影響を相殺することができ
る。しかし、前記ＩＴＬＤＤ構造とＧＯＬＤ構造はゲー
ト電荷がｎー ドレインと完全にオーバーラップするの
で、ゲート−ドレインオーバーラップキャパシタンス
（Ｃｇｄ）が増加し、回路の速度を低下させてしまう致
命的な短所をもっている。
様な素子の構造が提示されており、その中での代表的な
構造が逆Ｔ型ＬＤＤ（Inverse-T Lightly Doped Drai
n、以下“ＩＴＬＤＤ”という）構造、ＧＯＬＤ（Gate
Overlapped LDD)構造のようにドレインのｎー 層部位を
ゲート電極が被覆するようにしたものである。前記の構
造によると、ゲートの正バイアス（positive bias)が酸
化膜にトラップされた電荷の影響を相殺することができ
る。しかし、前記ＩＴＬＤＤ構造とＧＯＬＤ構造はゲー
ト電荷がｎー ドレインと完全にオーバーラップするの
で、ゲート−ドレインオーバーラップキャパシタンス
（Ｃｇｄ）が増加し、回路の速度を低下させてしまう致
命的な短所をもっている。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は上述の従来の方法の問題点を解決するためのもの
で、短チャネルのＣＭＯＳ素子におけるホットキャリヤ
の効果を抑制しながらゲート−ドレインオーバーラップ
キャパシタンスの値を増加させない半導体装置を提供す
ることにある。
目的は上述の従来の方法の問題点を解決するためのもの
で、短チャネルのＣＭＯＳ素子におけるホットキャリヤ
の効果を抑制しながらゲート−ドレインオーバーラップ
キャパシタンスの値を増加させない半導体装置を提供す
ることにある。
【０００６】また、本発明の他の目的は前記ＣＭＯＳト
ランジスタを製造するために、特に適した半導体装置の
製造方法を提供することにある。
ランジスタを製造するために、特に適した半導体装置の
製造方法を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明は主表面及びその上に形成されたチャネル領
域を有する第１導電型の半導体基板と、前記チャネル領
域上に前記半導体基板の主表面上にゲート酸化膜を介在
させて形成されたゲート電極と、前記ゲート電極の両側
端の前記半導体基板の主表面に形成された第２導電型の
第１のソース・ドレイン領域と、前記第１のソース・ド
レイン領域の一部と重なりながら前記ゲート酸化膜上に
形成された第２導電型の第１の導電層と、前記第１の導
電層の側壁に形成され前記ゲート電極と第１の導電層を
隔離する酸化膜とを備えることを特徴とする半導体装置
を提供する。
に、本発明は主表面及びその上に形成されたチャネル領
域を有する第１導電型の半導体基板と、前記チャネル領
域上に前記半導体基板の主表面上にゲート酸化膜を介在
させて形成されたゲート電極と、前記ゲート電極の両側
端の前記半導体基板の主表面に形成された第２導電型の
第１のソース・ドレイン領域と、前記第１のソース・ド
レイン領域の一部と重なりながら前記ゲート酸化膜上に
形成された第２導電型の第１の導電層と、前記第１の導
電層の側壁に形成され前記ゲート電極と第１の導電層を
隔離する酸化膜とを備えることを特徴とする半導体装置
を提供する。
【０００８】前記第１の導電層はポリシリコンで形成さ
れたことが望ましい。
れたことが望ましい。
【０００９】前記ゲート電極の両側壁に形成されて前記
第１の導電層の一部を被覆する絶縁性スペーサと、前記
絶縁性スペーサの両側端の前記半導体基板の主表面に形
成される第２導電型の第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域上に形成され、前記第
１の導電層の側面と連結されたソース・ドレイン電極と
をさらに具備することができる。
第１の導電層の一部を被覆する絶縁性スペーサと、前記
絶縁性スペーサの両側端の前記半導体基板の主表面に形
成される第２導電型の第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域上に形成され、前記第
１の導電層の側面と連結されたソース・ドレイン電極と
をさらに具備することができる。
【００１０】また、前記目的を達成するために本発明は
素子分離膜によって限定された主表面を有する半導体基
板と、前記素子分離膜を隔てて前記半導体基板に形成さ
れた第１導電型の第１のウェル及び第２導電型の第２の
ウェルと、前記第１のウェル内の前記半導体基板の主表
面上に第１のゲート酸化膜を介在させて形成された第１
のゲート電極と、前記第１のゲート電極の両側端の前記
半導体基板の主表面に形成された第２導電型の第１のソ
ース・ドレイン領域と、前記第１のソース・ドレイン領
域の一部と重なりながら前記第１のゲート酸化膜上に形
成された第２導電型の第１の導電層と、前記第１の導電
層の側壁に形成されて、前記第１のゲート電極と第１の
導電層とを隔離する酸化膜とを有する第２導電型のＭＯ
Ｓトランジスタと、前記第２のウェル内の前記半導体基
板の主表面上に第２のゲート酸化膜を介在させて形成さ
れた第２のゲート電極と、前記第２のゲート電極の両側
端の前記半導体基板の主表面に形成された第１導電型の
第３のソース・ドレイン領域と、前記第３のソース・ド
レイン領域の一部と重なりながら前記第２のゲート酸化
膜上に形成された第１導電型の第３の導電層と、前記第
３の導電層の側壁に形成されて、前記第２のゲート電極
と第３の導電層とを隔離する酸化膜を有する第１導電型
のＭＯＳトランジスタとを具備したことを特徴とする半
導体装置を提供する。
素子分離膜によって限定された主表面を有する半導体基
板と、前記素子分離膜を隔てて前記半導体基板に形成さ
れた第１導電型の第１のウェル及び第２導電型の第２の
ウェルと、前記第１のウェル内の前記半導体基板の主表
面上に第１のゲート酸化膜を介在させて形成された第１
のゲート電極と、前記第１のゲート電極の両側端の前記
半導体基板の主表面に形成された第２導電型の第１のソ
ース・ドレイン領域と、前記第１のソース・ドレイン領
域の一部と重なりながら前記第１のゲート酸化膜上に形
成された第２導電型の第１の導電層と、前記第１の導電
層の側壁に形成されて、前記第１のゲート電極と第１の
導電層とを隔離する酸化膜とを有する第２導電型のＭＯ
Ｓトランジスタと、前記第２のウェル内の前記半導体基
板の主表面上に第２のゲート酸化膜を介在させて形成さ
れた第２のゲート電極と、前記第２のゲート電極の両側
端の前記半導体基板の主表面に形成された第１導電型の
第３のソース・ドレイン領域と、前記第３のソース・ド
レイン領域の一部と重なりながら前記第２のゲート酸化
膜上に形成された第１導電型の第３の導電層と、前記第
３の導電層の側壁に形成されて、前記第２のゲート電極
と第３の導電層とを隔離する酸化膜を有する第１導電型
のＭＯＳトランジスタとを具備したことを特徴とする半
導体装置を提供する。
【００１１】前記第１及び第３の導電層はポリシリコン
で形成されたことが望ましい。
で形成されたことが望ましい。
【００１２】前記第２導電型の第１の導電層と前記第１
導電型の第３の導電層とは前記素子分離膜上からお互い
に隔離されている。
導電型の第３の導電層とは前記素子分離膜上からお互い
に隔離されている。
【００１３】前記第２導電型のＭＯＳトランジスタは、
前記第１のゲート電極の両側壁に形成されて、前記第１
の導電層の一部を被覆する第１の絶縁性スペーサと、前
記第１の絶縁性スペーサの両側端の前記半導体の基板の
主表面に形成される第２導電型の第２のソース・ドレイ
ン領域と、前記第２のソース・ドレイン領域上に形成さ
れ、前記第１の導電層の側面と連結された第１のソース
・ドレイン電極とを具備することができる。
前記第１のゲート電極の両側壁に形成されて、前記第１
の導電層の一部を被覆する第１の絶縁性スペーサと、前
記第１の絶縁性スペーサの両側端の前記半導体の基板の
主表面に形成される第２導電型の第２のソース・ドレイ
ン領域と、前記第２のソース・ドレイン領域上に形成さ
れ、前記第１の導電層の側面と連結された第１のソース
・ドレイン電極とを具備することができる。
【００１４】前記第１の導電型のＭＯＳトランジスタ
は、前記第２のゲート電極の両側壁に形成されて、前記
第３の導電層の一部を被覆する第２の絶縁性スペーサ
と、前記第２の絶縁性スペーサの両側端の前記半導体の
基板の主表面に形成される第１導電型の第４のソース・
ドレイン領域と、前記第４のソース・ドレイン領域上に
形成され、前記第３の導電層の側面と連結された第２の
ソース・ドレイン電極とを具備することができる。
は、前記第２のゲート電極の両側壁に形成されて、前記
第３の導電層の一部を被覆する第２の絶縁性スペーサ
と、前記第２の絶縁性スペーサの両側端の前記半導体の
基板の主表面に形成される第１導電型の第４のソース・
ドレイン領域と、前記第４のソース・ドレイン領域上に
形成され、前記第３の導電層の側面と連結された第２の
ソース・ドレイン電極とを具備することができる。
【００１５】前記他の目的を達成するために、本発明は
第１導電型の半導体基板上に第１の絶縁膜、第１の導電
層及び第２の絶縁膜を順次に形成する段階と、ゲート電
極が形成される部位の前記第２の絶縁膜をエッチングす
る段階と、前記エッチングされた第２の絶縁膜をマスク
として前記第１の導電層を等方性エッチングする段階
と、露出している前記第１の絶縁膜をエッチングし、前
記結果物上にゲート酸化膜を形成する段階と、前記結果
物上に第２の導電層を沈積させ、前記第２の絶縁膜上に
第２の導電層をエッチングすることによって、第２の導
電層からなるゲート電極を形成する段階と、前記第２の
絶縁膜を除去する段階と、及び前記結果物上に第２導電
型の第１の不純物をイオン注入して、前記ゲート電極の
両側端の前記半導体基板の主表面に第２導電型の第１の
ソース・ドレイン領域を形成する段階とを具備したこと
を特徴とする半導体装置の製造方法を提供する。
第１導電型の半導体基板上に第１の絶縁膜、第１の導電
層及び第２の絶縁膜を順次に形成する段階と、ゲート電
極が形成される部位の前記第２の絶縁膜をエッチングす
る段階と、前記エッチングされた第２の絶縁膜をマスク
として前記第１の導電層を等方性エッチングする段階
と、露出している前記第１の絶縁膜をエッチングし、前
記結果物上にゲート酸化膜を形成する段階と、前記結果
物上に第２の導電層を沈積させ、前記第２の絶縁膜上に
第２の導電層をエッチングすることによって、第２の導
電層からなるゲート電極を形成する段階と、前記第２の
絶縁膜を除去する段階と、及び前記結果物上に第２導電
型の第１の不純物をイオン注入して、前記ゲート電極の
両側端の前記半導体基板の主表面に第２導電型の第１の
ソース・ドレイン領域を形成する段階とを具備したこと
を特徴とする半導体装置の製造方法を提供する。
【００１６】前記第１の導電層は真性ポリシリコンで形
成することが望ましい。
成することが望ましい。
【００１７】前記エッチングされた第２の絶縁膜をマス
クとして前記第１の導電層を等方性エッチングする段階
において、前記第２の絶縁膜の側面の下にある前記第１
の導電層を４００〜５００Å程度エッチングすることが
望ましい。
クとして前記第１の導電層を等方性エッチングする段階
において、前記第２の絶縁膜の側面の下にある前記第１
の導電層を４００〜５００Å程度エッチングすることが
望ましい。
【００１８】また、前記ゲート酸化膜を形成する段階に
おいて、前記第１の導電層の側面が一緒に酸化するよう
にすることもできる。
おいて、前記第１の導電層の側面が一緒に酸化するよう
にすることもできる。
【００１９】前記第２導電型の第１のソース・ドレイン
領域を形成する段階後、前記ゲート電極の両側壁に絶縁
性スペーサを形成する段階と、前記結果物上に第２導電
型の第２の不純物をイオン注入して、前記絶縁性スペー
サ両側端の前記半導体基板の表面に第２導電型の第２の
ソース・ドレイン領域を形成する段階と、前記第２のソ
ース・ドレイン領域上に、前記第１の導電層の側面と連
結されるように第１のソース・ドレイン電極を形成する
段階とを具備することができる。
領域を形成する段階後、前記ゲート電極の両側壁に絶縁
性スペーサを形成する段階と、前記結果物上に第２導電
型の第２の不純物をイオン注入して、前記絶縁性スペー
サ両側端の前記半導体基板の表面に第２導電型の第２の
ソース・ドレイン領域を形成する段階と、前記第２のソ
ース・ドレイン領域上に、前記第１の導電層の側面と連
結されるように第１のソース・ドレイン電極を形成する
段階とを具備することができる。
【００２０】また、前記他の目的を達成するために、本
発明は素子分離膜によって主表面が限定され、前記素子
分離膜を隔てて第１導電型の第１のウェルと第２導電型
の第２のウェルとが形成されている半導体基板上に、第
１の絶縁膜、第１の導電層及び第２の絶縁膜を順次に形
成する段階と、ゲート電極が形成される部位の前記第２
の絶縁膜をエッチングする段階と、前記エッチングされ
た第２の絶縁膜をマスクとして前記第１の導電層を等方
性エッチングする段階と、露出している前記第１の絶縁
膜をエッチングし、前記結果物上にゲート酸化膜を形成
する段階と、前記結果物上に第２の導電層を沈積させ、
前記第２の絶縁膜上の第２の導電層をエッチングするこ
とによって、第２の導電層からなるゲート電極を形成す
る段階と、前記第２の絶縁膜を除去する段階と、前記第
１のウェル部位を開口させる第１のフォトマスクを利用
して第２導電型の第１の不純物をイオン注入することに
よって、前記第１のウェル内に前記ゲート電極の両側端
の前記半導体基板の主表面に第２導電型の第１のソース
・ドレイン領域を形成する段階と、前記第２のウェル部
位を開口させる第２のフォトマスクを利用して第１導電
型の第３の不純物をイオン注入することによって、前記
第２のウェル内に前記ゲート電極の両側端の前記半導体
基板の主表面に第１導電型の第３のソース・ドレイン領
域を形成する段階を具備したことを特徴とする半導体装
置の製造方法を提供する。
発明は素子分離膜によって主表面が限定され、前記素子
分離膜を隔てて第１導電型の第１のウェルと第２導電型
の第２のウェルとが形成されている半導体基板上に、第
１の絶縁膜、第１の導電層及び第２の絶縁膜を順次に形
成する段階と、ゲート電極が形成される部位の前記第２
の絶縁膜をエッチングする段階と、前記エッチングされ
た第２の絶縁膜をマスクとして前記第１の導電層を等方
性エッチングする段階と、露出している前記第１の絶縁
膜をエッチングし、前記結果物上にゲート酸化膜を形成
する段階と、前記結果物上に第２の導電層を沈積させ、
前記第２の絶縁膜上の第２の導電層をエッチングするこ
とによって、第２の導電層からなるゲート電極を形成す
る段階と、前記第２の絶縁膜を除去する段階と、前記第
１のウェル部位を開口させる第１のフォトマスクを利用
して第２導電型の第１の不純物をイオン注入することに
よって、前記第１のウェル内に前記ゲート電極の両側端
の前記半導体基板の主表面に第２導電型の第１のソース
・ドレイン領域を形成する段階と、前記第２のウェル部
位を開口させる第２のフォトマスクを利用して第１導電
型の第３の不純物をイオン注入することによって、前記
第２のウェル内に前記ゲート電極の両側端の前記半導体
基板の主表面に第１導電型の第３のソース・ドレイン領
域を形成する段階を具備したことを特徴とする半導体装
置の製造方法を提供する。
【００２１】前記第１導電型の第３のソース・ドレイン
領域を形成する段階後、前記ゲート電極の両側壁に絶縁
性スペーサを形成する段階と、前記第１のフォトマスク
を利用して第２導電型の第２の不純物をイオン注入する
ことによって、前記第１のウェル内に前記絶縁性スペー
サの両側端の前記半導体基板の主表面に第２導電型の第
２のソース・ドレイン領域を形成する段階と、前記第２
のフォトマスクを利用して第１導電型の第４の不純物を
イオン注入することによって、前記第２のウェル内に前
記絶縁性スペーサの両側端の前記半導体基板の主表面に
第１導電型の第４のソース・ドレイン領域を形成する段
階と、前記素子分離膜上にある前記第１の導電層を除去
する段階を具備することができる。
領域を形成する段階後、前記ゲート電極の両側壁に絶縁
性スペーサを形成する段階と、前記第１のフォトマスク
を利用して第２導電型の第２の不純物をイオン注入する
ことによって、前記第１のウェル内に前記絶縁性スペー
サの両側端の前記半導体基板の主表面に第２導電型の第
２のソース・ドレイン領域を形成する段階と、前記第２
のフォトマスクを利用して第１導電型の第４の不純物を
イオン注入することによって、前記第２のウェル内に前
記絶縁性スペーサの両側端の前記半導体基板の主表面に
第１導電型の第４のソース・ドレイン領域を形成する段
階と、前記素子分離膜上にある前記第１の導電層を除去
する段階を具備することができる。
【００２２】本発明は低濃度のドレイン領域上に導電層
を形成して電荷トラップや界面準位が発生するゲート酸
化膜の部位を前記導電層で覆うことによって、ホットキ
ャリャの効果を弱化させながら低いゲート−ドレインオ
ーバーラップキャパシタンス（Ｃｇｄ）を実現できる。
を形成して電荷トラップや界面準位が発生するゲート酸
化膜の部位を前記導電層で覆うことによって、ホットキ
ャリャの効果を弱化させながら低いゲート−ドレインオ
ーバーラップキャパシタンス（Ｃｇｄ）を実現できる。
【００２３】
【発明の実施の形態】以下、本実施例の好ましい実施の
形態を添付の図面に基づいてより詳細に説明する。
形態を添付の図面に基づいてより詳細に説明する。
【００２４】図１は本発明による半導体装置の垂直断面
図である。
図である。
【００２５】図１を参照すると、素子分離膜１６によっ
て限定された主表面を有する半導体基板（図示せず）
に、前記素子分離膜１６を隔てて第１の導電型の第１の
ウェル、例えばｐウェル１２及び第２導電型の第２のウ
ェル、例えばｎウェル１４が形成されている。
て限定された主表面を有する半導体基板（図示せず）
に、前記素子分離膜１６を隔てて第１の導電型の第１の
ウェル、例えばｐウェル１２及び第２導電型の第２のウ
ェル、例えばｎウェル１４が形成されている。
【００２６】前記ｐウェル１２内の基板の主表面上には
ＮＭＯＳトランジスタが次のような構成で形成される。
即ち、前記主表面上に第１のゲート酸化膜２２ａを介在
させて、その上にケイ化物層２６ａをもって第１のゲー
ト電極２４ａが形成される。前記第１のゲート電極２４
ａの両側端の基板の主表面にはソース領域またはドレイ
ン領域となるｎー ソース・ドレイン領域が形成される。
前記ｎー ソース・ドレイン領域の一部と重なりながら第
１のゲート酸化膜２２ａ上にｎ+ 型の第１の導電層１８
ａが形成される。前記ｎ+ 導電層１８ａの側壁には、第
１のゲート電極２４ａとｎ+ 導電層１８ａを隔離する酸
化膜２３ａが形成される。前記第１のゲート電極２４ａ
の両側壁には前記ｎ+ 導電層１８ａの一部を被覆する第
１の絶縁性スペーサ３１ａが形成される。前記第１の絶
縁性スペーサ３１ａ両側端の基板の主表面にはｎ+ ソー
ス・ドレイン領域が形成される。このｎ+ ソース・ドレ
イン領域上には前記ｎ+ 導電層１８ａの側面と連結され
るように第１のソース・ドレイン電極３６ａが形成され
る。また、このｎ+ ソース・ドレイン領域はｎーソース
・ドレイン領域よりも高い濃度を有するようにすること
が望ましい。
ＮＭＯＳトランジスタが次のような構成で形成される。
即ち、前記主表面上に第１のゲート酸化膜２２ａを介在
させて、その上にケイ化物層２６ａをもって第１のゲー
ト電極２４ａが形成される。前記第１のゲート電極２４
ａの両側端の基板の主表面にはソース領域またはドレイ
ン領域となるｎー ソース・ドレイン領域が形成される。
前記ｎー ソース・ドレイン領域の一部と重なりながら第
１のゲート酸化膜２２ａ上にｎ+ 型の第１の導電層１８
ａが形成される。前記ｎ+ 導電層１８ａの側壁には、第
１のゲート電極２４ａとｎ+ 導電層１８ａを隔離する酸
化膜２３ａが形成される。前記第１のゲート電極２４ａ
の両側壁には前記ｎ+ 導電層１８ａの一部を被覆する第
１の絶縁性スペーサ３１ａが形成される。前記第１の絶
縁性スペーサ３１ａ両側端の基板の主表面にはｎ+ ソー
ス・ドレイン領域が形成される。このｎ+ ソース・ドレ
イン領域上には前記ｎ+ 導電層１８ａの側面と連結され
るように第１のソース・ドレイン電極３６ａが形成され
る。また、このｎ+ ソース・ドレイン領域はｎーソース
・ドレイン領域よりも高い濃度を有するようにすること
が望ましい。
【００２７】前記ｎウェル１４内の基板の主表面上には
ＰＭＯＳトランジスタが次のような構成で形成される。
即ち、前記主表面上に第２のゲート酸化膜２２ｂを介在
させて、その上にケイ化物層２６ｂを有する第２のゲー
ト電極２４ｂが形成される。前記第２のゲート電極２４
ｂの両側端の基板の主表面にはｐー ソース・ドレイン領
域が形成される。前記ｐー ソース・ドレイン領域の一部
と重なりながら前記第２のゲート酸化膜２２ｂ上にｐ+
型の第３の導電層１８ｂが形成される。前記ｐ+ 導電層
１８ｂの側壁には第２のゲート電極２４ｂとｐ+ 導電層
１８ｂとを隔離する酸化膜２３ｂが形成される。前記第
２のゲート電極２４ｂの両側壁にはｐ+ 導電層１８ｂの
一部を被覆する第２の絶縁性スペーサ３１ｂが形成され
る。前記第２の絶縁性スペーサ３１ｂの両側端の基板の
主表面にはｐ+ ソース・ドレイン領域が形成される。こ
のｐ+ ソース・ドレイン領域上には前記ｐ+ 導電層１８
ｂの側面と連結されるように第２のソース・ドレイン電
極３６ｂが形成される。また、このｐ+ ソース・ドレイ
ン領域はｐー ソース・ドレイン領域よりも高い濃度を有
するようにすることが望ましい。
ＰＭＯＳトランジスタが次のような構成で形成される。
即ち、前記主表面上に第２のゲート酸化膜２２ｂを介在
させて、その上にケイ化物層２６ｂを有する第２のゲー
ト電極２４ｂが形成される。前記第２のゲート電極２４
ｂの両側端の基板の主表面にはｐー ソース・ドレイン領
域が形成される。前記ｐー ソース・ドレイン領域の一部
と重なりながら前記第２のゲート酸化膜２２ｂ上にｐ+
型の第３の導電層１８ｂが形成される。前記ｐ+ 導電層
１８ｂの側壁には第２のゲート電極２４ｂとｐ+ 導電層
１８ｂとを隔離する酸化膜２３ｂが形成される。前記第
２のゲート電極２４ｂの両側壁にはｐ+ 導電層１８ｂの
一部を被覆する第２の絶縁性スペーサ３１ｂが形成され
る。前記第２の絶縁性スペーサ３１ｂの両側端の基板の
主表面にはｐ+ ソース・ドレイン領域が形成される。こ
のｐ+ ソース・ドレイン領域上には前記ｐ+ 導電層１８
ｂの側面と連結されるように第２のソース・ドレイン電
極３６ｂが形成される。また、このｐ+ ソース・ドレイ
ン領域はｐー ソース・ドレイン領域よりも高い濃度を有
するようにすることが望ましい。
【００２８】前記ＮＭＯＳトランジスタのｎ+ 導伝層１
８ａとＰＭＯＳトランジスタの前記ｐ+ 導電層１８ｂは
前記素子分離膜１６上からお互いに隔離されている。
８ａとＰＭＯＳトランジスタの前記ｐ+ 導電層１８ｂは
前記素子分離膜１６上からお互いに隔離されている。
【００２９】図２から図１１は本発明の一実施例による
半導体装置の製造方法を説明するための断面図である。
半導体装置の製造方法を説明するための断面図である。
【００３０】図２を参照すると、ｐ形またはｎ形の半導
体基板（図示せず）に通常の拡散ウェル工程を実施する
ことによって、ＮＭＯＳトランジスタが形成されるｐウ
ェル１２及びＰＭＯＳトランジスタが形成されるｎウェ
ル１４を形成する。次に、通常のシリコン部分酸化（Lo
cal Oxidation of Siliconと、以降“ＬＯＣＯＳ”と称
する）の工程を利用することによって、素子が形成され
る主表面（活性領域）を限定する前記素子分離膜１６を
形成する。ここで、前記素子分離膜１６は上述のＬＯＣ
ＯＳ工程のほかに他の素子分離工程を使用して形成でき
ることは勿論のことである。次いで、前記ＬＯＣＯＳ工
程に使用された物質層（窒化膜及びパッド酸化膜）を除
去した後、結果物の全面に１５０〜２００Åの厚さの第
１の絶縁膜１７、例えば酸化膜を熱酸化方法によって成
長させる。次に、前記第１の絶縁膜１７が形成された結
果物の全面に４００〜５００Åの厚さに導電物質、例え
ば真性ポリシリコンを蒸着して第１の導電層１８を形成
してから、その上に４０００〜５０００Å厚さの第２の
絶縁膜１９、例えば窒化膜を蒸着する。
体基板（図示せず）に通常の拡散ウェル工程を実施する
ことによって、ＮＭＯＳトランジスタが形成されるｐウ
ェル１２及びＰＭＯＳトランジスタが形成されるｎウェ
ル１４を形成する。次に、通常のシリコン部分酸化（Lo
cal Oxidation of Siliconと、以降“ＬＯＣＯＳ”と称
する）の工程を利用することによって、素子が形成され
る主表面（活性領域）を限定する前記素子分離膜１６を
形成する。ここで、前記素子分離膜１６は上述のＬＯＣ
ＯＳ工程のほかに他の素子分離工程を使用して形成でき
ることは勿論のことである。次いで、前記ＬＯＣＯＳ工
程に使用された物質層（窒化膜及びパッド酸化膜）を除
去した後、結果物の全面に１５０〜２００Åの厚さの第
１の絶縁膜１７、例えば酸化膜を熱酸化方法によって成
長させる。次に、前記第１の絶縁膜１７が形成された結
果物の全面に４００〜５００Åの厚さに導電物質、例え
ば真性ポリシリコンを蒸着して第１の導電層１８を形成
してから、その上に４０００〜５０００Å厚さの第２の
絶縁膜１９、例えば窒化膜を蒸着する。
【００３１】次に、前記第１の導電層１８をエッチング
止め層として利用して、トランジスタのゲート電極が形
成される部分にある第２の絶縁膜１９をフォト写真エッ
チング工程によってエッチングする。次に、第２の絶縁
膜１９をイオン注入防止マスクとして使用してチャネル
イオン注入２０を実施する。このとき、窒化膜からなる
前記第２の絶縁膜１９によってチャネルを形成する領域
のみにチャネルイオンが注入されるので、ｎー ソース・
ドレイン領域に浸透したチャネルイオンによってＮＭＯ
Ｓトランジスタの電子移動度が減少する従来あった問題
が発生しない。
止め層として利用して、トランジスタのゲート電極が形
成される部分にある第２の絶縁膜１９をフォト写真エッ
チング工程によってエッチングする。次に、第２の絶縁
膜１９をイオン注入防止マスクとして使用してチャネル
イオン注入２０を実施する。このとき、窒化膜からなる
前記第２の絶縁膜１９によってチャネルを形成する領域
のみにチャネルイオンが注入されるので、ｎー ソース・
ドレイン領域に浸透したチャネルイオンによってＮＭＯ
Ｓトランジスタの電子移動度が減少する従来あった問題
が発生しない。
【００３２】図３を参照すると、前記エッチングされた
第２の絶縁膜１９をマスクとして露出した第１の導電層
１８をエッチングする。このとき、等方性エッチングの
方法を使用して前記露出した部分の第１の導電層１８の
みならず、前記第２の絶縁膜１９の側壁の下の部分の第
１の導電層１８も４００〜５００Å程度エッチングする
ようにする。
第２の絶縁膜１９をマスクとして露出した第１の導電層
１８をエッチングする。このとき、等方性エッチングの
方法を使用して前記露出した部分の第１の導電層１８の
みならず、前記第２の絶縁膜１９の側壁の下の部分の第
１の導電層１８も４００〜５００Å程度エッチングする
ようにする。
【００３３】図４を参照すると、前記エッチングされた
第１の導電層１８をマスクとして露出した第１の絶縁膜
１７をエッチングする。
第１の導電層１８をマスクとして露出した第１の絶縁膜
１７をエッチングする。
【００３４】図５を参照すると、前記結果物の全面にゲ
ート酸化膜２２を熱酸化方法によって１５０〜２００Å
程度の厚さに成長させる。このとき、前記第２の絶縁膜
１９側壁の下の部分、即ち第１の導電層１８の側面にお
いては、ポリシリコンにおける迅速な酸化成長率によっ
て露出した基板の部位より相対的に厚い酸化膜が成長す
る。この厚い酸化膜は後の工程で形成されるゲート電極
と前記第１の導電層１８を電気的に隔離する役割を果た
す。
ート酸化膜２２を熱酸化方法によって１５０〜２００Å
程度の厚さに成長させる。このとき、前記第２の絶縁膜
１９側壁の下の部分、即ち第１の導電層１８の側面にお
いては、ポリシリコンにおける迅速な酸化成長率によっ
て露出した基板の部位より相対的に厚い酸化膜が成長す
る。この厚い酸化膜は後の工程で形成されるゲート電極
と前記第１の導電層１８を電気的に隔離する役割を果た
す。
【００３５】図６を参照すると、前記ゲート酸化膜２２
が形成された結果物の全面に第２の導電層、例えばｎ+
型にドーピングされたポリシリコンを７０００〜１００
００Å程度の厚さに蒸着して前記第２の絶縁膜１９のエ
ッチングされた部位を完全に詰めこんだ後に、エッチバ
ックの方法によって前記第２の絶縁膜１９の上部の第２
の導電層を除去することによって、ｎ+ 型にドーピング
されたゲート電極２４を形成する。次に、通常のケイ化
物方法によって前記ｎ+ ゲート電極２４の上部にのみケ
イ化物層２６を形成する。
が形成された結果物の全面に第２の導電層、例えばｎ+
型にドーピングされたポリシリコンを７０００〜１００
００Å程度の厚さに蒸着して前記第２の絶縁膜１９のエ
ッチングされた部位を完全に詰めこんだ後に、エッチバ
ックの方法によって前記第２の絶縁膜１９の上部の第２
の導電層を除去することによって、ｎ+ 型にドーピング
されたゲート電極２４を形成する。次に、通常のケイ化
物方法によって前記ｎ+ ゲート電極２４の上部にのみケ
イ化物層２６を形成する。
【００３６】図７を参照すると、前記第２の絶縁膜１９
を除去した後、前記ｐウェル１２の上部が開口している
第１のフォトマスク２７を形成する。次に、前記第１の
フォトマスク２７をイオン注入防止マスクとしてｎー 型
不純物２８をイオン注入することによって、ＮＭＯＳト
ランジスタの領域にｎー ソース・ドレイン領域を形成す
る。
を除去した後、前記ｐウェル１２の上部が開口している
第１のフォトマスク２７を形成する。次に、前記第１の
フォトマスク２７をイオン注入防止マスクとしてｎー 型
不純物２８をイオン注入することによって、ＮＭＯＳト
ランジスタの領域にｎー ソース・ドレイン領域を形成す
る。
【００３７】図８を参照すると、前記第１のフォトマス
ク２７を除去した後、前記ｎウェル１４の上部が開口し
ている第２のフォトマスク２９を形成する。次に、前記
第２のフォトマスク２９をイオン注入防止マスクとして
ｐー 型不純物３０をイオン注入することによって、ＰＭ
ＯＳトランジスタの領域にｐー ソース・ドレイン領域を
形成する。
ク２７を除去した後、前記ｎウェル１４の上部が開口し
ている第２のフォトマスク２９を形成する。次に、前記
第２のフォトマスク２９をイオン注入防止マスクとして
ｐー 型不純物３０をイオン注入することによって、ＰＭ
ＯＳトランジスタの領域にｐー ソース・ドレイン領域を
形成する。
【００３８】図９を参照すると、前記第２のフォトマス
ク２９を除去してから、結果物の全面に絶縁物質、例え
ば低温酸化物（low temperature oxide；ＬＴＯ）を蒸
着した後、これを異方性エッチングすることによって、
前記ゲート電極２４の側壁に絶縁性のスペーサ３１を形
成する。次に、前記第１のフォトマスク２７を利用して
ｎ+ 型不純物３２をイオン注入することによって、ＮＭ
ＯＳトランジスタの領域にｎ+ ソース・ドレイン領域を
形成する。また、このｎ+ ソース・ドレイン領域はｎー
ソース・ドレイン領域よりも高い濃度を有するようにす
ることが望ましい。
ク２９を除去してから、結果物の全面に絶縁物質、例え
ば低温酸化物（low temperature oxide；ＬＴＯ）を蒸
着した後、これを異方性エッチングすることによって、
前記ゲート電極２４の側壁に絶縁性のスペーサ３１を形
成する。次に、前記第１のフォトマスク２７を利用して
ｎ+ 型不純物３２をイオン注入することによって、ＮＭ
ＯＳトランジスタの領域にｎ+ ソース・ドレイン領域を
形成する。また、このｎ+ ソース・ドレイン領域はｎー
ソース・ドレイン領域よりも高い濃度を有するようにす
ることが望ましい。
【００３９】図１０を参照すると、前記第１のフォトマ
スク２７を除去してから、前記第２のフォトマスク２９
を利用してｐ+ 型不純物３４をイオン注入することによ
って、ＰＭＯＳトランジスタの領域にｐ+ ソース・ドレ
インの領域を形成する。また、このｐ+ ソース・ドレイ
ン領域はｐー ソース・ドレイン領域よりも高い濃度を有
するようにすることが望ましい。
スク２７を除去してから、前記第２のフォトマスク２９
を利用してｐ+ 型不純物３４をイオン注入することによ
って、ＰＭＯＳトランジスタの領域にｐ+ ソース・ドレ
インの領域を形成する。また、このｐ+ ソース・ドレイ
ン領域はｐー ソース・ドレイン領域よりも高い濃度を有
するようにすることが望ましい。
【００４０】上述の図７から図１０までの工程を経なが
ら、ＮＭＯＳトランジスタの領域の第１の導電層１８は
ｎ+ 型にドーピングされ、ＰＭＯＳトランジスタの領域
の第１の導電層１８はｐ+ 型にドーピングされる。
ら、ＮＭＯＳトランジスタの領域の第１の導電層１８は
ｎ+ 型にドーピングされ、ＰＭＯＳトランジスタの領域
の第１の導電層１８はｐ+ 型にドーピングされる。
【００４１】図１１を参照すると、図１において前記素
子分離膜１６を形成するために使用したマスクを用いて
前記素子分離膜１６上にある第１の導電層１８を乾式エ
ッチング方法で除去する。このとき、前記素子分離膜１
６上にあるゲート電極２４はその上方にあるケイ化物層
２６がエッチング障壁の役割を果たすのでエッチングさ
れない。その結果、ＮＭＯＳトランジスタのｎ+ 型の第
１の導電層１８ａとＰＭＯＳトランジスタのｐ+ 型の第
１の導電層１８ｂが相互に隔離される。次いで、図示は
していないが、通常の金属配線の工程を実施して前記ｎ
+ 及びｐ+ ソース・ドレイン領域上にソースまたはドレ
インの電極を形成することによって、完成したＣＭＯＳ
トランジスタによる半導体装置が得られる。
子分離膜１６を形成するために使用したマスクを用いて
前記素子分離膜１６上にある第１の導電層１８を乾式エ
ッチング方法で除去する。このとき、前記素子分離膜１
６上にあるゲート電極２４はその上方にあるケイ化物層
２６がエッチング障壁の役割を果たすのでエッチングさ
れない。その結果、ＮＭＯＳトランジスタのｎ+ 型の第
１の導電層１８ａとＰＭＯＳトランジスタのｐ+ 型の第
１の導電層１８ｂが相互に隔離される。次いで、図示は
していないが、通常の金属配線の工程を実施して前記ｎ
+ 及びｐ+ ソース・ドレイン領域上にソースまたはドレ
インの電極を形成することによって、完成したＣＭＯＳ
トランジスタによる半導体装置が得られる。
【００４２】
【発明の効果】以上述べたような、本発明によると電荷
トラップや界面準位が発生するゲート酸化膜の部位を従
来のゲート電極が被覆していたものとは異なりドレイン
電極に連結された第１の導電層が被覆しているので、従
来のＩＴＬＤＤ及びＧＯＬＤの構造におけるゲート−ド
レインのオーバーラップキャパシタンス（Ｃｇｄ）が増
加する問題を解決することができる。
トラップや界面準位が発生するゲート酸化膜の部位を従
来のゲート電極が被覆していたものとは異なりドレイン
電極に連結された第１の導電層が被覆しているので、従
来のＩＴＬＤＤ及びＧＯＬＤの構造におけるゲート−ド
レインのオーバーラップキャパシタンス（Ｃｇｄ）が増
加する問題を解決することができる。
【００４３】また、図１に示しているように、ｎー ドレ
イン上にある第１の導電層の側面がドレイン電極とお互
いに電気的に連結されている。ＮＭＯＳトランジスタの
場合、ドレイン電極に正バイアスが掛けられるので、こ
のバイアスが前記第１の導電層に伝達されてｎー ドレイ
ン上にあるゲート酸化膜にトラップされたホットキャリ
ヤの影響を遮断することができる。したがって、このホ
ットキャリヤの効果を弱めると共に低いゲート−ドレイ
ンオーバーラップキャパシタンス（Ｃｇｄ）を実現する
ことができる。
イン上にある第１の導電層の側面がドレイン電極とお互
いに電気的に連結されている。ＮＭＯＳトランジスタの
場合、ドレイン電極に正バイアスが掛けられるので、こ
のバイアスが前記第１の導電層に伝達されてｎー ドレイ
ン上にあるゲート酸化膜にトラップされたホットキャリ
ヤの影響を遮断することができる。したがって、このホ
ットキャリヤの効果を弱めると共に低いゲート−ドレイ
ンオーバーラップキャパシタンス（Ｃｇｄ）を実現する
ことができる。
【００４４】本発明は前記実施の形態に限られず、本発
明の技術的な思想内で当分野における通常の知識をもつ
者なら多様な変形ができるというのは明らかである。
明の技術的な思想内で当分野における通常の知識をもつ
者なら多様な変形ができるというのは明らかである。
【図１】本発明による半導体装置の垂直断面図である。
【図２】本発明による半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図３】本発明による半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図４】本発明による半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図５】本発明による半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図６】本発明による半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図７】本発明による半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図８】本発明による半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図９】本発明による半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図１０】本発明による半導体装置の製造方法を説明す
るための断面図である。
るための断面図である。
【図１１】本発明による半導体装置の製造方法を説明す
るための断面図である。
るための断面図である。
１２ ｐウェル １４ ｎウェル １６ 素子分離膜 １７ 第１の絶縁膜 １８ 第１の導電層 １８ａ ｎ+ 導電層 １８ｂ ｐ+ 導電層 １９ 第２の絶縁膜 ２０ チャネルイオン ２２ ゲート酸化膜 ２２ａ 第１のゲート酸化膜 ２２ｂ 第２のゲート酸化膜 ２３、２３ａ、２３ｂ 酸化膜 ２４ ゲート電極 ２４ａ 第１のゲート電極 ２４ｂ 第２のゲート電極 ２６，２６ａ，２６ｂ ケイ化物層 ２７ 第１のフォトマスク ２８ ｎー 型不純物 ２９ 第２のフォトマスク ３０ ｐー 型不純物 ３１ 絶縁性スペーサ ３１ａ 第１の絶縁性スペーサ ３１ｂ 第２の絶縁性スペーサ ３２ ｎ+ 型不純物 ３４ ｐ+ 型不純物 ３６ａ 第１のソース・ドレイン電極 ３６ｂ 第２のソース・ドレイン電極
Claims (18)
- 【請求項１】 主表面及びその上に形成されたチャネル
領域を有する第１導電型の半導体基板と、 前記チャネル領域上の前記半導体基板の主表面上にゲー
ト酸化膜を介在させて形成されたゲート電極と、 前記ゲート電極の両側端の前記半導体基板の主表面に形
成された第２導電型の第１のソース・ドレイン領域と、 前記第１のソース・ドレイン領域の一部と重なりながら
前記ゲート酸化膜上に形成された第２導電型の第１の導
電層と、 前記第１の導電層の側壁に形成され前記ゲート電極と第
１の導電層とを隔離する酸化膜とを具備することを特徴
とする半導体装置。 - 【請求項２】 前記第１の導電層はポリシリコンで形成
されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記ゲート電極の両側壁に形成されて前
記第１の導電層の一部を被覆する絶縁性スペーサと、 前記絶縁性スペーサの両側端の前記半導体基板の主表面
に形成される第２導電型の第２のソース・ドレイン領域
と、 前記第２のソース・ドレイン領域上に形成され、前記第
１の導電層の側面と連結された第１のソース・ドレイン
電極と、を具備することを特徴とする請求項１記載の半
導体装置。 - 【請求項４】 素子分離膜によって限定された主表面を
有する半導体基板と、前記素子分離膜を隔てて前記半導
体基板に形成された第１導電型の第１のウェル及び第２
導電型の第２のウェルと、 前記第１のウェル内の前記半導体基板の主表面上に第１
のゲート酸化膜を介在させて形成された第１のゲート電
極と、前記第１のゲート電極の両側端の前記半導体基板
の主表面に形成された第２導電型の第１のソース・ドレ
イン領域と、前記第１のソース・ドレイン領域の一部と
重なりながら前記第１のゲート酸化膜上に形成された第
２導電型の第１の導電層と、前記第１の導電層の側壁に
形成されて、前記第１のゲート電極と第１の導電層とを
隔離する酸化膜とを有する第２導電型のＭＯＳトランジ
スタと、 前記第２のウェル内の前記半導体基板の主表面上に第２
のゲート酸化膜を介在させて形成された第２のゲート電
極と、前記第２のゲート電極の両側端の前記半導体基板
の主表面に形成された第１導電型の第３のソース・ドレ
イン領域と、前記第３のソース・ドレイン領域の一部と
重なりながら前記第２のゲート酸化膜上に形成された第
１導電型の第３の導電層と、前記第３の導電層の側壁に
形成されて、前記第２のゲート電極と第３の導電層とを
隔離する酸化膜とを有する第１導電型のＭＯＳトランジ
スタとを具備することを特徴とする半導体装置。 - 【請求項５】 前記第２導電型の第１の導電層と前記第
１導電型の第３の導電層とは前記素子分離膜上からお互
いに隔離されていることを特徴とする請求項４記載の半
導体装置。 - 【請求項６】 前記第１及び第２の導電層はポリシリコ
ンで形成されたことを特徴とする請求項４記載の半導体
装置。 - 【請求項７】 前記第２導電型のＭＯＳトランジスタ
は、 前記第１のゲート電極の両側壁に形成されて前記第１の
導電層の一部を被覆する第１の絶縁性スペーサと、 前記第１の絶縁性スペーサの両側端の前記半導体基板の
主表面に形成される第２導電型の第２のソース・ドレイ
ン領域と、 前記第２のソース・ドレイン領域上に形成され、前記第
１の導電層の側面と連結された第１のソース・ドレイン
電極とを具備することを特徴とする請求項４記載の半導
体装置。 - 【請求項８】 前記第１導電型のＭＯＳトランジスタ
は、 前記第２のゲート電極の両側壁に形成されて、前記第２
の導電層の一部を被覆する第２の絶縁性スペーサと、 前記第２の絶縁性スペーサの両側端の前記半導体基板の
主表面に形成される第１導電型の第４のソース・ドレイ
ン領域と、 前記第４のソース・ドレイン領域上に形成され、前記第
３の導電層の側面と連結された第２のソース・ドレイン
電極とを具備することを特徴とする請求項４記載の半導
体装置。 - 【請求項９】 第１導電型の半導体基板上に第１の絶縁
膜、第１の導電層及び第２の絶縁膜を順次形成する段階
と、 ゲート電極が形成される部位の前記第２の絶縁膜をエッ
チングする段階と、 前記エッチングされた第２の絶縁膜をマスクとして前記
第１の導電層を等方性エッチングする段階と、 露出している前記第１の絶縁膜をエッチングし、前記結
果物上にゲート酸化膜を形成する段階と、 前記結果物上に第２の導電層を沈積させ、前記第２の絶
縁膜上の第２の導電層をエッチングすることによって、
第２の導電層からなるゲート電極を形成する段階と、 前記第２の絶縁膜を除去する段階と、 前記結果物上に第２導電型の第１の不純物をイオン注入
して、前記ゲート電極の両側端の前記半導体基板の主表
面に第２導電型の第１のソース・ドレイン領域を形成す
る段階とを備えることを特徴とする半導体装置の製造方
法。 - 【請求項１０】 前記第１の導電層は真性ポリシリコン
で形成することを特徴とする請求項９記載の半導体装置
の製造方法。 - 【請求項１１】 前記エッチングされた第２の絶縁膜を
マスクとして前記第１の導電層を等方性エッチングする
段階において、前記第２の絶縁膜の側面の下方にある前
記第１の導電層を４００〜５００Å程エッチングするこ
とを特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１２】 前記ゲート酸化膜を形成する段階にお
いて、前記第１の導電層の側面が一緒に酸化することを
特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１３】 前記第２導電型の第１のソース・ドレ
イン領域を形成する段階の後、前記ゲート電極の両側壁
に絶縁性スペーサを形成する段階と、 前記結果物上に第２導電型の第２の不純物をイオン注入
して、前記絶縁性スペーサの両側端の前記半導体基板の
表面に第２導電型の第２のソース・ドレイン領域を形成
する段階と、 前記第２のソース・ドレイン領域上に、前記第１の導電
層の側面と連結されるように第１のソース・ドレイン電
極を形成する段階とを具備することを特徴とする請求項
９記載の半導体装置の製造方法。 - 【請求項１４】 素子分離膜によって主表面が限定さ
れ、前記素子分離膜を隔てて第１導電型の第１のウェル
と第２導電型の第２のウェルとが形成されている半導体
基板上に、第１の絶縁膜、第１の導電層及び第２の絶縁
膜を順次に形成する段階と、 ゲート電極が形成される部位の前記第２の絶縁膜をエッ
チングする段階と、 前記エッチングされた第２の絶縁膜をマスクとして前記
第１の導電層を等方性エッチングする段階と、 露出している前記第１の絶縁膜をエッチングし、前記結
果物上にゲート酸化膜を形成する段階と、 前記結果物上に第２の導電層を沈積させ、前記第２の絶
縁膜上の第２の導電層をエッチングすることによって、
第２の導電層からなるゲート電極を形成する段階と、 前記第２の絶縁膜を除去する段階と、 前記第１のウェル部位を開口させる第１のフォトマスク
を用いて第２導電型の第１の不純物をイオン注入するこ
とによって、前記第１のウェル内に前記ゲート電極の両
側端の前記半導体基板の主表面に第２導電型の第１のソ
ース・ドレイン領域を形成する段階と、 前記第２のウェル部位を開口させる第２のフォトマスク
を用いて第１導電型の第３の不純物をイオン注入するこ
とによって、前記第２のウェル内に前記ゲート電極の両
側端の前記半導体基板の主表面に第１導電型の第３のソ
ース・ドレイン領域を形成する段階とを備えることを特
徴とする半導体装置の製造方法。 - 【請求項１５】 前記第１の導電層は真性ポリシリコン
からなっていることを特徴とする請求項１４記載の半導
体装置の製造方法。 - 【請求項１６】 前記エッチングされた第２の絶縁膜を
マスクとして前記第１の導電層を等方性エッチングする
段階において、前記第２の絶縁膜の側面の下方にある前
記第１の導電層を４００〜５００Å程エッチングするこ
とを特徴とする請求項１４記載の半導体装置の製造方
法。 - 【請求項１７】 前記ゲート酸化膜を形成する段階にお
いて、前記第１の導電層の側面が一緒に酸化することを
特徴とする請求項１４記載の半導体装置の製造方法。 - 【請求項１８】 前記第１導電型の第３のソース・ドレ
イン領域を形成する段階の後、前記ゲート電極の両側壁
に絶縁性のスペーサを形成する段階と、 前記第１のフォトマスクを用いて第２導電型の第２の不
純物をイオン注入することによって、前記第１のウェル
内で前記絶縁性スペーサの両側端の前記半導体基板の主
表面に第２導電型の第２のソース・ドレイン領域を形成
する段階と、 前記第２のフォトマスクを用いて第１導電型の第４の不
純物をイオン注入することによって、前記第２のウェル
内で前記絶縁性スペーサの両側端の前記半導体基板の主
表面に第１導電型の第４のソース・ドレイン領域を形成
する段階と、 前記素子分離膜上にある前記第１の導電層を除去する段
階とを具備することを特徴とする請求項１４記載の半導
体装置の製造方法。
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