JPH09186323A - 電力用絶縁ゲートバイポーラトランジスタ - Google Patents
電力用絶縁ゲートバイポーラトランジスタInfo
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- JPH09186323A JPH09186323A JP8323051A JP32305196A JPH09186323A JP H09186323 A JPH09186323 A JP H09186323A JP 8323051 A JP8323051 A JP 8323051A JP 32305196 A JP32305196 A JP 32305196A JP H09186323 A JPH09186323 A JP H09186323A
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- Japan
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- emitter region
- bipolar transistor
- region
- insulated gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 スイッチングオフの際の正孔電流の流れをス
イープ作用に比べ容易にする電力用絶縁ゲートバイポー
ラトランジスタを提供する。 【解決手段】 ウエル４０内に形成されている第２導電
型の第１エミッタ領域４２と、ウエル４０内に第１エミ
ッタ領域４２と隔間して形成されている第２エミッタ領
域４４と、第２エミッタ領域４４内に形成されている第
１導電型の拡散領域４８と、第１エミッタ領域４２と半
導体層３０との間の第１導電型ウエル４０と半導体層３
０表面に形成されている第１ゲート酸化膜５０と、第２
エミッタ領域４４の一部と半導体層３０、そしてその間
の第１導電型ウエル４０表面に形成されている第２ゲー
ト酸化膜５０と、第１ゲート酸化膜５０と第２ゲート酸
化膜５０上に形成されているゲート端子６０と、ゲート
端子６０を取り囲むように形成されている絶縁膜７０と
から構成される。
イープ作用に比べ容易にする電力用絶縁ゲートバイポー
ラトランジスタを提供する。 【解決手段】 ウエル４０内に形成されている第２導電
型の第１エミッタ領域４２と、ウエル４０内に第１エミ
ッタ領域４２と隔間して形成されている第２エミッタ領
域４４と、第２エミッタ領域４４内に形成されている第
１導電型の拡散領域４８と、第１エミッタ領域４２と半
導体層３０との間の第１導電型ウエル４０と半導体層３
０表面に形成されている第１ゲート酸化膜５０と、第２
エミッタ領域４４の一部と半導体層３０、そしてその間
の第１導電型ウエル４０表面に形成されている第２ゲー
ト酸化膜５０と、第１ゲート酸化膜５０と第２ゲート酸
化膜５０上に形成されているゲート端子６０と、ゲート
端子６０を取り囲むように形成されている絶縁膜７０と
から構成される。
Description
【０００１】
【発明の属する技術分野】本発明は電力用絶縁ゲートバ
イポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bip
olar Transistor)に係り、より詳しくは、スイッチング
特性を向上させた電力用絶縁ゲートバイポーラトランジ
スタに関する。
イポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bip
olar Transistor)に係り、より詳しくは、スイッチング
特性を向上させた電力用絶縁ゲートバイポーラトランジ
スタに関する。
【０００２】
【従来の技術】一般に、絶縁ゲートバイポーラトランジ
スタは電力用半導体素子として用いられ、既存の電力用
ＭＯＳＦＥＴの伝導損を効果的に縮められるように工夫
されている。絶縁ゲートバイポーラトランジスタはＭＯ
Ｓゲート構造を有しているため電圧で駆動され、その出
力特性はバイポーラトランジスタの特性と類似してい
る。
スタは電力用半導体素子として用いられ、既存の電力用
ＭＯＳＦＥＴの伝導損を効果的に縮められるように工夫
されている。絶縁ゲートバイポーラトランジスタはＭＯ
Ｓゲート構造を有しているため電圧で駆動され、その出
力特性はバイポーラトランジスタの特性と類似してい
る。
【０００３】図５はＮチャネルの従来の絶縁ゲートバイ
ポーラトランジスタ（ＩＧＢＴ）の断面図を示したもの
である。ＮチャネルＩＧＢＴの基本構造はＶＤＭＯＳ
（vertical double diffused ＭＯＳ）構造と垂直ＰＮ
Ｐトランジスタ(vertical ＰＮＰ transistor)構造とが
結合された構造であって、Ｐ形基板上にＮ形のエピ層と
ＤＭＯＳ（double diffused ＭＯＳ）セルとが形成され
た形状を有する。図５に示すように、Ｎチャネルの絶縁
ゲートバイポーラトランジスタには、Ｐ+ 形半導体基板
１１０上にＮ+ 形バッファ層１２０が形成されており、
バッファ層１２０上にＮ形のエピ層１３０が形成されて
いる。エピ層１３０にはＰ形ウエル１４０が形成されて
おり、ウエル１４０には互いに間隔を置いたＮ+ 形エミ
ッタ領域１４２が形成されている。ウエル１４０は高濃
度領域と低濃度領域とを同時に有する構造からなる。ウ
エル１４０の一部とエピ層１３０の表面にはゲート酸化
膜１５０が形成されており、その上にはゲート端子１６
０が形成されている。ゲート端子１６０は絶縁膜１７０
で取り囲まれている。Ｎ+ 形エミッタ領域１４２とその
間のＰ+ 形ウエル１４０の表面とは電気的に短絡してエ
ミッタ電極１８０を形成している。基板１１０の他方の
表面にはコレクタ電極１８２が形成されている。
ポーラトランジスタ（ＩＧＢＴ）の断面図を示したもの
である。ＮチャネルＩＧＢＴの基本構造はＶＤＭＯＳ
（vertical double diffused ＭＯＳ）構造と垂直ＰＮ
Ｐトランジスタ(vertical ＰＮＰ transistor)構造とが
結合された構造であって、Ｐ形基板上にＮ形のエピ層と
ＤＭＯＳ（double diffused ＭＯＳ）セルとが形成され
た形状を有する。図５に示すように、Ｎチャネルの絶縁
ゲートバイポーラトランジスタには、Ｐ+ 形半導体基板
１１０上にＮ+ 形バッファ層１２０が形成されており、
バッファ層１２０上にＮ形のエピ層１３０が形成されて
いる。エピ層１３０にはＰ形ウエル１４０が形成されて
おり、ウエル１４０には互いに間隔を置いたＮ+ 形エミ
ッタ領域１４２が形成されている。ウエル１４０は高濃
度領域と低濃度領域とを同時に有する構造からなる。ウ
エル１４０の一部とエピ層１３０の表面にはゲート酸化
膜１５０が形成されており、その上にはゲート端子１６
０が形成されている。ゲート端子１６０は絶縁膜１７０
で取り囲まれている。Ｎ+ 形エミッタ領域１４２とその
間のＰ+ 形ウエル１４０の表面とは電気的に短絡してエ
ミッタ電極１８０を形成している。基板１１０の他方の
表面にはコレクタ電極１８２が形成されている。
【０００４】一般に、絶縁ゲートバイポーラトランジス
タの高い耐圧特性のため、エピ層１３０は低濃度で厚く
形成し、エピ層１３０と導電型が異なる基板１１０は導
通時にキャリヤをエピ層１３０内に注入する役割をす
る。このような絶縁ゲートバイポーラトランジスタにお
いて、ゲート端子１６０に正の電圧を素子のしきい値電
圧以上に印加すると、ゲート酸化膜１５０の下端のＰ形
ウエル１４０の表面に反転層が形成され、コレクタ電極
１８２とエミッタ電極１８０両端のバイアスが順方向バ
イアス状態であると反転層を通じて電子がＮ+ 形エミッ
タ領域１４２からエピ層１３０に流れる。
タの高い耐圧特性のため、エピ層１３０は低濃度で厚く
形成し、エピ層１３０と導電型が異なる基板１１０は導
通時にキャリヤをエピ層１３０内に注入する役割をす
る。このような絶縁ゲートバイポーラトランジスタにお
いて、ゲート端子１６０に正の電圧を素子のしきい値電
圧以上に印加すると、ゲート酸化膜１５０の下端のＰ形
ウエル１４０の表面に反転層が形成され、コレクタ電極
１８２とエミッタ電極１８０両端のバイアスが順方向バ
イアス状態であると反転層を通じて電子がＮ+ 形エミッ
タ領域１４２からエピ層１３０に流れる。
【０００５】この電子の流れは、Ｐ+ 形基板１１０、Ｎ
形エピ層１３０およびＰ形ウエル１４０で構成されるＰ
ＮＰバイポーラトランジスタのベース電流のような役割
をし、このとき、Ｐ+ 形基板１１０からＮ+ 形バッファ
層１２０を経てＮ形エピ層１３０に正孔が注入されて素
子は導通状態に至ることになる。Ｐ+ 形基板１１０から
注入されたエピ層１３０内の剰余キャリヤである正孔は
高レベル注入状態にエピ層１３０の電気伝導度を増加さ
せ、ＩＧＢＴの導通時に順方向電圧降下が非常に低い伝
導特性を有するように作用する。剰余正孔の一部はエピ
層１３０内において反転層を通じて流入した電子と再結
合し、残りの正孔は逆方向バイアス状態であるＮ形エピ
層１３０とＰ+ 形ウエル１４０との接合を通じてエミッ
タ電極１８０に流れる。反面、エピ層１３０内の電子
は、一部は正孔と再結合し、残りの電子はＰ+ 形基板１
１０に逆注入してコレクタ電極１８２に移動する。この
ような原理によりＩＧＢＴの導通状態においては電子に
よる電流と正孔による電流とが同時に流れることにな
り、このバイポーラ出力特性によりユニポーラ（unipol
ar）素子であるＭＯＳＦＥＴに比べすぐれた出力特性を
有するものである。
形エピ層１３０およびＰ形ウエル１４０で構成されるＰ
ＮＰバイポーラトランジスタのベース電流のような役割
をし、このとき、Ｐ+ 形基板１１０からＮ+ 形バッファ
層１２０を経てＮ形エピ層１３０に正孔が注入されて素
子は導通状態に至ることになる。Ｐ+ 形基板１１０から
注入されたエピ層１３０内の剰余キャリヤである正孔は
高レベル注入状態にエピ層１３０の電気伝導度を増加さ
せ、ＩＧＢＴの導通時に順方向電圧降下が非常に低い伝
導特性を有するように作用する。剰余正孔の一部はエピ
層１３０内において反転層を通じて流入した電子と再結
合し、残りの正孔は逆方向バイアス状態であるＮ形エピ
層１３０とＰ+ 形ウエル１４０との接合を通じてエミッ
タ電極１８０に流れる。反面、エピ層１３０内の電子
は、一部は正孔と再結合し、残りの電子はＰ+ 形基板１
１０に逆注入してコレクタ電極１８２に移動する。この
ような原理によりＩＧＢＴの導通状態においては電子に
よる電流と正孔による電流とが同時に流れることにな
り、このバイポーラ出力特性によりユニポーラ（unipol
ar）素子であるＭＯＳＦＥＴに比べすぐれた出力特性を
有するものである。
【０００６】一方、導通状態のＩＧＢＴをスイッチング
オフするためにはゲート端子１６０のバイアスをエミッ
タ電極１８０と短絡させるかまたは負のゲートバイアス
を印加して電子電流の流れを制限しなければならない。
このとき、ゲート酸化膜１５０の下端に形成されていた
反転層が消滅して反転層を通じた電子の移動は不能にな
り、Ｎ形エピ層１３０内に流れている電子の一部は正孔
と再結合して消え、残っている電子はＰ+ 形基板１１０
に逆注入されて消え、電子電流に該当する量ほどの電流
が速く減少する。しかしながら、Ｎ形エピ層１３０内に
存在する正孔は電子と再結合し減少するものの、少数キ
ャリヤ寿命に従い遅く減少することになり、一部はＰ形
ウエル１４０を通じてエミッタ電極１８０に抜け出して
スイッチングオフの際残留(tail)電流成分として残るこ
とになる。スイッチングオフの際、コレクタ電流が減少
すると電源電圧バイアスすべてがコレクタ１８２とエミ
ッタ１８０の両端にかかり素子にかかる電圧は早く増加
することになる。コレクタ１８２とエミッタ１８０の両
端で増加する電圧はＮ形エピ層１３０とＰ形ウエル１４
０との間の接合に逆方向バイアスになり、このときに形
成される空乏層はバイアス増加に従い益々広くなる。こ
れによって、エピ層１３０内の剰余正孔は空乏層内の強
い電界に引かれてエミッタ電極１８０にスイープ（swee
ping）して消滅する。このような現象によりＩＧＢＴは
スイッチングオフの際、剰余正孔による残留電流により
ユニポーラ素子であるＭＯＳＦＥＴに比べ比較的大きい
スイッチング損失を現わす。従って、スイッチングオフ
の際少数キャリヤである正孔を効果的に除去できるよう
に正孔電流通路を形成せしめる構造が提案された。
オフするためにはゲート端子１６０のバイアスをエミッ
タ電極１８０と短絡させるかまたは負のゲートバイアス
を印加して電子電流の流れを制限しなければならない。
このとき、ゲート酸化膜１５０の下端に形成されていた
反転層が消滅して反転層を通じた電子の移動は不能にな
り、Ｎ形エピ層１３０内に流れている電子の一部は正孔
と再結合して消え、残っている電子はＰ+ 形基板１１０
に逆注入されて消え、電子電流に該当する量ほどの電流
が速く減少する。しかしながら、Ｎ形エピ層１３０内に
存在する正孔は電子と再結合し減少するものの、少数キ
ャリヤ寿命に従い遅く減少することになり、一部はＰ形
ウエル１４０を通じてエミッタ電極１８０に抜け出して
スイッチングオフの際残留(tail)電流成分として残るこ
とになる。スイッチングオフの際、コレクタ電流が減少
すると電源電圧バイアスすべてがコレクタ１８２とエミ
ッタ１８０の両端にかかり素子にかかる電圧は早く増加
することになる。コレクタ１８２とエミッタ１８０の両
端で増加する電圧はＮ形エピ層１３０とＰ形ウエル１４
０との間の接合に逆方向バイアスになり、このときに形
成される空乏層はバイアス増加に従い益々広くなる。こ
れによって、エピ層１３０内の剰余正孔は空乏層内の強
い電界に引かれてエミッタ電極１８０にスイープ（swee
ping）して消滅する。このような現象によりＩＧＢＴは
スイッチングオフの際、剰余正孔による残留電流により
ユニポーラ素子であるＭＯＳＦＥＴに比べ比較的大きい
スイッチング損失を現わす。従って、スイッチングオフ
の際少数キャリヤである正孔を効果的に除去できるよう
に正孔電流通路を形成せしめる構造が提案された。
【０００７】次に、上記の提案された構造を図面に基づ
いて詳細に説明する。図６は従来の絶縁ゲートバイポー
ラトランジスタの単位セルとＭＣＴ（ＭＯＳcontrol th
yristor）単位セルとを一定の比率で多数配列させた半
導体装置の構造を示す断面図である。図６に示すよう
に、従来の半導体装置においてはＰ+ 形半導体基板２１
０上にＮ形のエピ層２３０が形成されており、エピ層２
３０にはＰ形ウエル２４０、２４４が互いに間隔をもっ
て形成されているが、接合深さが深いウエル２４４と浅
いウエル２４０とが適当な比率で形成されており、浅い
ウエル２４０は拡散により高濃度から低濃度の分布を有
する。ここで、深いウエル２４４部分はＭＣＴ単位セル
Ｍが形成される部分であり、浅いウエル２４０部分はＩ
ＧＢＴ単位セルＩが形成される部分である。
いて詳細に説明する。図６は従来の絶縁ゲートバイポー
ラトランジスタの単位セルとＭＣＴ（ＭＯＳcontrol th
yristor）単位セルとを一定の比率で多数配列させた半
導体装置の構造を示す断面図である。図６に示すよう
に、従来の半導体装置においてはＰ+ 形半導体基板２１
０上にＮ形のエピ層２３０が形成されており、エピ層２
３０にはＰ形ウエル２４０、２４４が互いに間隔をもっ
て形成されているが、接合深さが深いウエル２４４と浅
いウエル２４０とが適当な比率で形成されており、浅い
ウエル２４０は拡散により高濃度から低濃度の分布を有
する。ここで、深いウエル２４４部分はＭＣＴ単位セル
Ｍが形成される部分であり、浅いウエル２４０部分はＩ
ＧＢＴ単位セルＩが形成される部分である。
【０００８】深いウエル２４４にはＮ形ウエル２４６が
形成されており、その中に互いに間隔を置いたＰ+ 形拡
散領域２４８が形成されている。浅いウエル２４０には
Ｎ+形エミッタ領域２４２が互いに間隔をもって形成さ
れている。深いウエル２４４の一方のＰ+ 形拡散領域２
４８と浅いウエル２４０の一方のＮ+ 形エミッタ領域２
４２との間の基板２４６、２４４、２３０、２４０の表
面にはゲート酸化膜２５０が形成されており、その上に
はゲート端子２６０が形成されており、ゲート端子２６
０は絶縁膜２７０で取り囲まれている。ゲート端子２６
０が形成されている全面にカソード電極２８０が形成さ
れており、他方面にはアノード電極２８２が形成されて
いる。
形成されており、その中に互いに間隔を置いたＰ+ 形拡
散領域２４８が形成されている。浅いウエル２４０には
Ｎ+形エミッタ領域２４２が互いに間隔をもって形成さ
れている。深いウエル２４４の一方のＰ+ 形拡散領域２
４８と浅いウエル２４０の一方のＮ+ 形エミッタ領域２
４２との間の基板２４６、２４４、２３０、２４０の表
面にはゲート酸化膜２５０が形成されており、その上に
はゲート端子２６０が形成されており、ゲート端子２６
０は絶縁膜２７０で取り囲まれている。ゲート端子２６
０が形成されている全面にカソード電極２８０が形成さ
れており、他方面にはアノード電極２８２が形成されて
いる。
【０００９】かかる従来の半導体装置においては、スイ
ッチングオフの際ゲート端子２６０に印加される負のバ
イアスによりＭＣＴセル内のＮ形ウエル２４６に形成さ
れるＰ形チャネルを通じてＮ形エピ層の剰余キャリヤで
ある正孔がエミッタ電極に流れることになる。
ッチングオフの際ゲート端子２６０に印加される負のバ
イアスによりＭＣＴセル内のＮ形ウエル２４６に形成さ
れるＰ形チャネルを通じてＮ形エピ層の剰余キャリヤで
ある正孔がエミッタ電極に流れることになる。
【００１０】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体装置においてはＭＣＴ単位セルとＩＧＢＴ
単位セルに形成される相異なる導電型ウエル２４６、２
４０を一定深さに同時に形成しなければならないので、
通常のＩＧＢＴ製造工程他に別途のマスク段階をさらに
実行しなければならない。また、ＭＣＴ単位セルのベー
スまたは深いウエル２４４の接合深さはＩＧＢＴ単位セ
ルのベースまたは浅いウエル２４０の接合深さに比べ深
くしなければならないので、同一の耐圧を得るためには
既存のエピ層に比べもっと厚いエピ層が求められる。こ
の場合、導通状態における抵抗が増加し、電流通路の増
加でスイッチング損失が大きくなるという問題点があ
る。
従来の半導体装置においてはＭＣＴ単位セルとＩＧＢＴ
単位セルに形成される相異なる導電型ウエル２４６、２
４０を一定深さに同時に形成しなければならないので、
通常のＩＧＢＴ製造工程他に別途のマスク段階をさらに
実行しなければならない。また、ＭＣＴ単位セルのベー
スまたは深いウエル２４４の接合深さはＩＧＢＴ単位セ
ルのベースまたは浅いウエル２４０の接合深さに比べ深
くしなければならないので、同一の耐圧を得るためには
既存のエピ層に比べもっと厚いエピ層が求められる。こ
の場合、導通状態における抵抗が増加し、電流通路の増
加でスイッチング損失が大きくなるという問題点があ
る。
【００１１】そして、従来の半導体装置においてはＭＣ
Ｔ単位セルのベース接合深さにより決まる深いウエル２
４４のＮチャネルの長さが通常のＩＧＢＴのチャネル長
さに比べ非常に長くなり、この長くなったチャネルはオ
ン抵抗の大きい要素として作用するという問題点があ
る。また、１素子上に相異なる二つの形態のセルを独立
的に配列する構造であるため、それぞれのセルの配置に
従いスイッチングオフの際電流集中現象を効果的に排除
し難いため、安全動作領域ＳＯＡを大きくし難い。ＭＣ
Ｔセルにより誘起される高電流は根本的にサイリスタの
ラッチング特性を用いたものであるため、これを効果的
に配分しない場合、スイッチングオフの際ＩＧＢＴセル
にラッチング現象をもたらして素子を破壊させるという
問題点があった。
Ｔ単位セルのベース接合深さにより決まる深いウエル２
４４のＮチャネルの長さが通常のＩＧＢＴのチャネル長
さに比べ非常に長くなり、この長くなったチャネルはオ
ン抵抗の大きい要素として作用するという問題点があ
る。また、１素子上に相異なる二つの形態のセルを独立
的に配列する構造であるため、それぞれのセルの配置に
従いスイッチングオフの際電流集中現象を効果的に排除
し難いため、安全動作領域ＳＯＡを大きくし難い。ＭＣ
Ｔセルにより誘起される高電流は根本的にサイリスタの
ラッチング特性を用いたものであるため、これを効果的
に配分しない場合、スイッチングオフの際ＩＧＢＴセル
にラッチング現象をもたらして素子を破壊させるという
問題点があった。
【００１２】従って、本発明は前記のような問題点を解
決するためのものであって、その目的は、スイッチング
オフの際剰余の小数キャリヤによるスイッチング損失を
効果的に減少させることができるようＩＧＢＴセル構造
にオフチャネルを形成して絶縁ゲートバイポーラトラン
ジスタのスイッチングオフの際、正孔電流の流れをスイ
ープ作用に比べ容易にすることにある。
決するためのものであって、その目的は、スイッチング
オフの際剰余の小数キャリヤによるスイッチング損失を
効果的に減少させることができるようＩＧＢＴセル構造
にオフチャネルを形成して絶縁ゲートバイポーラトラン
ジスタのスイッチングオフの際、正孔電流の流れをスイ
ープ作用に比べ容易にすることにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
の本発明の電力用絶縁ゲートバイポーラトランジスタ
は、第１導電型の半導体基板と、半導体基板上に形成さ
れている第２導電型の導電層と、第２導電型の半導体層
内に形成されている第１導電型のウエルと、ウエル内に
形成されている第２導電型の第１エミッタ領域と、ウエ
ル内に第１エミッタ領域と隔間して形成されている第２
導電型の第２エミッタ領域と、第２エミッタ領域内に形
成されている第１導電型の拡散領域と、第１エミッタ領
域と半導体層との間の第１導電型ウエルと半導体層表面
にゲート絶縁膜を介して形成されている第１ゲートと、
第２エミッタ領域の一部と半導体層、そしてその間の第
１導電型ウエルの表面にゲート絶縁膜を介して形成され
ている第２ゲートとから構成される。
の本発明の電力用絶縁ゲートバイポーラトランジスタ
は、第１導電型の半導体基板と、半導体基板上に形成さ
れている第２導電型の導電層と、第２導電型の半導体層
内に形成されている第１導電型のウエルと、ウエル内に
形成されている第２導電型の第１エミッタ領域と、ウエ
ル内に第１エミッタ領域と隔間して形成されている第２
導電型の第２エミッタ領域と、第２エミッタ領域内に形
成されている第１導電型の拡散領域と、第１エミッタ領
域と半導体層との間の第１導電型ウエルと半導体層表面
にゲート絶縁膜を介して形成されている第１ゲートと、
第２エミッタ領域の一部と半導体層、そしてその間の第
１導電型ウエルの表面にゲート絶縁膜を介して形成され
ている第２ゲートとから構成される。
【００１４】さらに、本発明の電力用絶縁ゲートバイポ
ーラトランジスタは、第１導電型の半導体基板と、半導
体基板上に形成されている第２導電型の半導体層と、第
２導電型の半導体層内に形成されている第１導電型のウ
エルと、第１導電型のウエル内に形成されている第２導
電型の第１エミッタ領域と、第１導電型のウエル内に第
１エミッタ領域と隔間して形成されている第２導電型の
第２エミッタ領域と、第１エミッタ領域の一部に第１エ
ミッタ領域と連結され、第２エミッタ領域と隔間して形
成されている第３エミッタ領域と、第２エミッタ領域の
一部に第２エミッタ領域と連結され、第１エミッタ領
域、第３エミッタ領域と隔間して形成されている第４エ
ミッタ領域と、第３エミッタ領域と第４エミッタ領域内
に形成されている第１導電型の拡散領域と、第３エミッ
タ領域の一部と第３エミッタ領域、第１エミッタ領域と
半導体層間の第１導電型ウエルと半導体層表面にゲート
絶縁膜を介して形成されている第１ゲートと、第４エミ
ッタ領域の一部と半導体層、そして第２エミッタ領域と
半導体層間の第１導電型ウエルの表面に形成されている
第２ゲートとから構成される。
ーラトランジスタは、第１導電型の半導体基板と、半導
体基板上に形成されている第２導電型の半導体層と、第
２導電型の半導体層内に形成されている第１導電型のウ
エルと、第１導電型のウエル内に形成されている第２導
電型の第１エミッタ領域と、第１導電型のウエル内に第
１エミッタ領域と隔間して形成されている第２導電型の
第２エミッタ領域と、第１エミッタ領域の一部に第１エ
ミッタ領域と連結され、第２エミッタ領域と隔間して形
成されている第３エミッタ領域と、第２エミッタ領域の
一部に第２エミッタ領域と連結され、第１エミッタ領
域、第３エミッタ領域と隔間して形成されている第４エ
ミッタ領域と、第３エミッタ領域と第４エミッタ領域内
に形成されている第１導電型の拡散領域と、第３エミッ
タ領域の一部と第３エミッタ領域、第１エミッタ領域と
半導体層間の第１導電型ウエルと半導体層表面にゲート
絶縁膜を介して形成されている第１ゲートと、第４エミ
ッタ領域の一部と半導体層、そして第２エミッタ領域と
半導体層間の第１導電型ウエルの表面に形成されている
第２ゲートとから構成される。
【００１５】ここで、エミッタ領域間の半導体層を基準
に第１エミッタ領域と第２エミッタ領域とが対応され、
第３エミッタ領域と第４エミッタ領域とが対応されるよ
うに設計することができるが、このとき、第１エミッタ
領域と第２エミッタ領域との間の半導体層の一部を高濃
度で形成することができる。さらに、エミッタ領域間の
半導体層を基準に第１エミッタ領域と第４エミッタ領域
とが対応され、第３エミッタ領域と第２エミッタ領域と
が対応されるようにすることもできる。
に第１エミッタ領域と第２エミッタ領域とが対応され、
第３エミッタ領域と第４エミッタ領域とが対応されるよ
うに設計することができるが、このとき、第１エミッタ
領域と第２エミッタ領域との間の半導体層の一部を高濃
度で形成することができる。さらに、エミッタ領域間の
半導体層を基準に第１エミッタ領域と第４エミッタ領域
とが対応され、第３エミッタ領域と第２エミッタ領域と
が対応されるようにすることもできる。
【００１６】本発明に従うかかる電力用絶縁ゲートバイ
ポーラトランジスタにおいてはＩＧＢＴの順方向電圧特
性を変化させず、一方のエミッタ領域にエミッタ領域と
伝導型が異なる拡散領域を部分的に形成し、スイッチン
グオフの際オフチャネルが形成されるようにする。スイ
ッチングオフ時に形成されるオフチャネルを通じて正孔
電流が流れるようにし、スイッチング特性に大きい影響
を及ぼす正孔の消滅速度を増加してスイッチング特性が
向上することになる。
ポーラトランジスタにおいてはＩＧＢＴの順方向電圧特
性を変化させず、一方のエミッタ領域にエミッタ領域と
伝導型が異なる拡散領域を部分的に形成し、スイッチン
グオフの際オフチャネルが形成されるようにする。スイ
ッチングオフ時に形成されるオフチャネルを通じて正孔
電流が流れるようにし、スイッチング特性に大きい影響
を及ぼす正孔の消滅速度を増加してスイッチング特性が
向上することになる。
【００１７】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を添付図面に基づいて詳細に説明する。図１は本発明
による絶縁ゲートバイポーラトランジスタの構造を示す
断面図である。本発明による絶縁ゲートバイポーラトラ
ンジスタの基本構造は、通常のＩＧＢＴの基本構造と同
一の形態であるが、スイッチング特性の向上のためＮ+
形エミッタ構造を変形して二つのチャネル構造を有す
る。図１に示すように、本発明の実施の形態に従う絶縁
ゲートバイポーラトランジスタには、Ｐ+ 形半導体基板
１０の一方の面にＮ+ 形のバッファ層２０が形成されて
おり、バッファ層２０上にＮ- 形のエピ層３０が形成さ
れている。エピ層３０にはＰ形ウエル４０が形成されて
おり、その中にＮ+ 形エミッタ領域４２が形成されてお
り、Ｎ+ エミッタ領域４２と間隔をもってＮ形のエミッ
タ領域４４が形成されている。Ｎ形エミッタ領域４４は
Ｎ+ 形エミッタ領域４２の深さより深く、Ｎ+ 形領域４
６を含んでおり内部にＰ+ 形拡散領域４８が形成されて
いる。Ｎ形エミッタ領域４４の一部とＰ形ウエル４０表
面の一部、エピ層３０表面にはゲート酸化膜５０が形成
されている。そして、他の一方のＮ+ 形エミッタ領域４
２とエピ層３０との間のＰ形ウエル４０とエピ層３０表
面にもゲート酸化膜５０が形成されている。ゲート酸化
膜５０上にはゲート端子６０が形成されており、ゲート
端子６０は絶縁膜７０が取り囲んでいる。Ｐ形ウエル４
０が形成されている基板１０の表面には図示しないエミ
ッタ電極が形成され、その反対面には図示しないコレク
タ電極が形成される。
態を添付図面に基づいて詳細に説明する。図１は本発明
による絶縁ゲートバイポーラトランジスタの構造を示す
断面図である。本発明による絶縁ゲートバイポーラトラ
ンジスタの基本構造は、通常のＩＧＢＴの基本構造と同
一の形態であるが、スイッチング特性の向上のためＮ+
形エミッタ構造を変形して二つのチャネル構造を有す
る。図１に示すように、本発明の実施の形態に従う絶縁
ゲートバイポーラトランジスタには、Ｐ+ 形半導体基板
１０の一方の面にＮ+ 形のバッファ層２０が形成されて
おり、バッファ層２０上にＮ- 形のエピ層３０が形成さ
れている。エピ層３０にはＰ形ウエル４０が形成されて
おり、その中にＮ+ 形エミッタ領域４２が形成されてお
り、Ｎ+ エミッタ領域４２と間隔をもってＮ形のエミッ
タ領域４４が形成されている。Ｎ形エミッタ領域４４は
Ｎ+ 形エミッタ領域４２の深さより深く、Ｎ+ 形領域４
６を含んでおり内部にＰ+ 形拡散領域４８が形成されて
いる。Ｎ形エミッタ領域４４の一部とＰ形ウエル４０表
面の一部、エピ層３０表面にはゲート酸化膜５０が形成
されている。そして、他の一方のＮ+ 形エミッタ領域４
２とエピ層３０との間のＰ形ウエル４０とエピ層３０表
面にもゲート酸化膜５０が形成されている。ゲート酸化
膜５０上にはゲート端子６０が形成されており、ゲート
端子６０は絶縁膜７０が取り囲んでいる。Ｐ形ウエル４
０が形成されている基板１０の表面には図示しないエミ
ッタ電極が形成され、その反対面には図示しないコレク
タ電極が形成される。
【００１８】かかる絶縁ゲートバイポーラトランジスタ
Ｎ+ 形、Ｎ形エミッタ領域４４、４６内にＰ+ 形拡散領
域４８が形成されている構造においては、スイッチング
オン状態においては、電子はＰ+ 形拡散領域４８周りを
まわって外部のＰ形ウエル４０に形成されるＮチャネル
（オンチャネル）を通じて流れることになる。さらに、
スイッチングオフ時にはエピ層内の正孔がＮ+ 形、Ｎ形
エミッタ領域４４、４６内のＮ形領域４４に形成される
Ｐチャネル（オフチャネル）を通じてエミッタ端子に抜
け出す。チャネルを通じて正孔が流れるため、短い時間
の間に多くの正孔が抜け出てスイッチング時間を減少せ
しめる。スイッチングオフの際正孔の流れは、図面にお
ける矢印をもって示す。
Ｎ+ 形、Ｎ形エミッタ領域４４、４６内にＰ+ 形拡散領
域４８が形成されている構造においては、スイッチング
オン状態においては、電子はＰ+ 形拡散領域４８周りを
まわって外部のＰ形ウエル４０に形成されるＮチャネル
（オンチャネル）を通じて流れることになる。さらに、
スイッチングオフ時にはエピ層内の正孔がＮ+ 形、Ｎ形
エミッタ領域４４、４６内のＮ形領域４４に形成される
Ｐチャネル（オフチャネル）を通じてエミッタ端子に抜
け出す。チャネルを通じて正孔が流れるため、短い時間
の間に多くの正孔が抜け出てスイッチング時間を減少せ
しめる。スイッチングオフの際正孔の流れは、図面にお
ける矢印をもって示す。
【００１９】図２は本発明による絶縁ゲートバイポーラ
トランジスタの実施の形態を示す平面図であって、上か
らみるとき点対称である構造からなっている。図２に示
すように、エピ層３０内に形成されているＰ形ウエル４
０内にＮ+ 形エミッタ領域４２が形成されており、その
一端部はＮ形エミッタ領域４４と連結されてＮ+ 形、Ｎ
形エミッタ領域４４、４６をなしている。さらに、Ｎ+
形、Ｎ形エミッタ領域４４、４６内にはＰ+ 形拡散領域
４８が形成されている。そして、Ｐ形ウエル４０内には
Ｎ+ 形エミッタ領域４２と間隔をもってＰ+ 形拡散領域
４８を含むＮ+ 形、Ｎ形エミッタ領域４４、４６が形成
されており、このエミッタ領域４４、４６の端部分にこ
のエミッタ領域４４、４６と連結されたＮ+ 形エミッタ
領域４２が形成されている。このＮ+ エミッタ領域４２
は一方側のＮ+ 形、Ｎ形エミッタ領域４４、４６と間隔
をもっている。図２に示しているＬｎはスイッチオン時
に形成されるＮチャネルの長さを示し、Ｌｐはスイッチ
オフ時に形成されるＰチャネルの長さを示す。
トランジスタの実施の形態を示す平面図であって、上か
らみるとき点対称である構造からなっている。図２に示
すように、エピ層３０内に形成されているＰ形ウエル４
０内にＮ+ 形エミッタ領域４２が形成されており、その
一端部はＮ形エミッタ領域４４と連結されてＮ+ 形、Ｎ
形エミッタ領域４４、４６をなしている。さらに、Ｎ+
形、Ｎ形エミッタ領域４４、４６内にはＰ+ 形拡散領域
４８が形成されている。そして、Ｐ形ウエル４０内には
Ｎ+ 形エミッタ領域４２と間隔をもってＰ+ 形拡散領域
４８を含むＮ+ 形、Ｎ形エミッタ領域４４、４６が形成
されており、このエミッタ領域４４、４６の端部分にこ
のエミッタ領域４４、４６と連結されたＮ+ 形エミッタ
領域４２が形成されている。このＮ+ エミッタ領域４２
は一方側のＮ+ 形、Ｎ形エミッタ領域４４、４６と間隔
をもっている。図２に示しているＬｎはスイッチオン時
に形成されるＮチャネルの長さを示し、Ｌｐはスイッチ
オフ時に形成されるＰチャネルの長さを示す。
【００２０】図３は図２の線ＡＡ’を基準に切断した断
面図である。図３に示すように、Ｎ形エミッタ領域４４
の接合深さＤｎ１がＮ+ 形エミッタ領域４６の接合深さ
Ｄｎ２より深い。
面図である。図３に示すように、Ｎ形エミッタ領域４４
の接合深さＤｎ１がＮ+ 形エミッタ領域４６の接合深さ
Ｄｎ２より深い。
【００２１】図４は本発明による実施の形態であって、
スイッチオフ時の正孔の流れを示す断面図である。図４
に示すように、図１に示すセルがエピ層３０内に互いに
間隔をもって多数形成されている。このとき、ゲート端
子６０の下部Ｐ形ウエル４０間のエピ層３０をＪＦＥＴ
領域という。ここで、矢印はスイッチングオフの際正孔
の流れを示す。
スイッチオフ時の正孔の流れを示す断面図である。図４
に示すように、図１に示すセルがエピ層３０内に互いに
間隔をもって多数形成されている。このとき、ゲート端
子６０の下部Ｐ形ウエル４０間のエピ層３０をＪＦＥＴ
領域という。ここで、矢印はスイッチングオフの際正孔
の流れを示す。
【００２２】オフチャネル（Ｐチャネル）がないＮ+ 形
エミッタ領域４２間のＪＦＥＴ領域にエピ層３０に比べ
高濃度領域３２を局部的に形成する。その結果、Ｎ領域
３２周りには正孔の動きを制限する電位障壁が生じるこ
とになり、正孔はこの領域を避けて移動することになる
ため、スイッチングオフの際正孔の移動がオフチャネル
（Ｐチャネル）方向にもっと容易に誘導され正孔の消滅
がより容易になる。さらに、高濃度のＮ領域３２は導通
の際ＪＦＥＴ抵抗成分を縮める役割をするので伝導特性
も改善され、オフチャネル方向に流れる電流の一部を誘
導してラッチ特性を安定させることができる。
エミッタ領域４２間のＪＦＥＴ領域にエピ層３０に比べ
高濃度領域３２を局部的に形成する。その結果、Ｎ領域
３２周りには正孔の動きを制限する電位障壁が生じるこ
とになり、正孔はこの領域を避けて移動することになる
ため、スイッチングオフの際正孔の移動がオフチャネル
（Ｐチャネル）方向にもっと容易に誘導され正孔の消滅
がより容易になる。さらに、高濃度のＮ領域３２は導通
の際ＪＦＥＴ抵抗成分を縮める役割をするので伝導特性
も改善され、オフチャネル方向に流れる電流の一部を誘
導してラッチ特性を安定させることができる。
【００２３】次に、本発明による絶縁ゲートバイポーラ
トランジスタの製造方法について説明する。高濃度のＰ
+ 形基板１０上に５〜３０μｍの厚さで、濃度が５Ｅ１
６〜２Ｅ１７／ｃｍ3 程度のＮ+ 形バッファ２０を形成
し、このバッファ層２０上に高電圧を耐えられるよう２
０ｏｈｍ以上の抵抗を有するエピ層３０を４０μｍ以上
成長させる。
トランジスタの製造方法について説明する。高濃度のＰ
+ 形基板１０上に５〜３０μｍの厚さで、濃度が５Ｅ１
６〜２Ｅ１７／ｃｍ3 程度のＮ+ 形バッファ２０を形成
し、このバッファ層２０上に高電圧を耐えられるよう２
０ｏｈｍ以上の抵抗を有するエピ層３０を４０μｍ以上
成長させる。
【００２４】基板１０の表面にゲート酸化膜５０を６０
０〜１５００オングストローム（Å）成長させ、ポリシ
リコンを蒸着、エッチングしてゲート領域Ｇとアクティ
ブセル領域ＡＣを定義する。このとき、ポリシリコンゲ
ート端子６０の広さはＩＧＢＴの電流−電圧特性を決め
る重要な要素になり、ＰチャネルとＮチャネルとが同時
に存在するＮ+ 形、Ｎ形エミッタ領域によりＪＦＥＴ領
域が狭くならないように一般的なＩＧＢＴ構造に比べ、
ゲート端子６０を広く設計する。ポリシリコンゲート端
子６０が形成された後自己整合的方法によらず、別途の
マスク段階を用いてＰ形イオンを低濃度で注入する。そ
して、さらにＰ形イオンを高濃度で注入し拡散させてア
クティブＰ形ウエル４０を形成する。このとき、Ｐ形ウ
エル４０の両方向チャネルの長さはオフチャネルを考慮
して非対称に形成する。さらに、Ｐ形ウエル４０の接合
深さは伝導損失および耐圧の大きさに従い決定しなけれ
ばならないし、４〜１０μｍの範囲で決定することが好
ましい。
０〜１５００オングストローム（Å）成長させ、ポリシ
リコンを蒸着、エッチングしてゲート領域Ｇとアクティ
ブセル領域ＡＣを定義する。このとき、ポリシリコンゲ
ート端子６０の広さはＩＧＢＴの電流−電圧特性を決め
る重要な要素になり、ＰチャネルとＮチャネルとが同時
に存在するＮ+ 形、Ｎ形エミッタ領域によりＪＦＥＴ領
域が狭くならないように一般的なＩＧＢＴ構造に比べ、
ゲート端子６０を広く設計する。ポリシリコンゲート端
子６０が形成された後自己整合的方法によらず、別途の
マスク段階を用いてＰ形イオンを低濃度で注入する。そ
して、さらにＰ形イオンを高濃度で注入し拡散させてア
クティブＰ形ウエル４０を形成する。このとき、Ｐ形ウ
エル４０の両方向チャネルの長さはオフチャネルを考慮
して非対称に形成する。さらに、Ｐ形ウエル４０の接合
深さは伝導損失および耐圧の大きさに従い決定しなけれ
ばならないし、４〜１０μｍの範囲で決定することが好
ましい。
【００２５】Ｐ形ウエル４０の形成後にオフチャネルを
形成するようＮエミッタ領域４４を形成する。このと
き、Ｎエミッタ領域４４の濃度はスイッチングオフの際
印加される負のゲートバイアスを考慮してＰチャネルが
十分に生じるよう濃度を決定しなければならないし、接
合深さは工程許容限界以内で浅くすることがＩＧＢＴの
ラッチ特性を改善するのに効果的である。オフチャネル
工程を行なった後、Ｎ形エミッタ領域４４内にＮ+ 形エ
ミッタ領域４６とＰ+ 形拡散領域４８を形成し、図１に
示すような構造を形成する。オフチャネルが形成される
Ｎ形エミッタ領域４４には、まずＰ形イオンを高濃度で
注入した後コンタクト部位に高濃度のＮ形領域４６が他
のＮ+ 形エミッタ領域４２と同時に形成されオーミック
コンタクトになるようイオン注入をした後、拡散工程で
Ｐ+ 形拡散領域４８、Ｎ+ 形エミッタ領域４６を同時に
形成する。
形成するようＮエミッタ領域４４を形成する。このと
き、Ｎエミッタ領域４４の濃度はスイッチングオフの際
印加される負のゲートバイアスを考慮してＰチャネルが
十分に生じるよう濃度を決定しなければならないし、接
合深さは工程許容限界以内で浅くすることがＩＧＢＴの
ラッチ特性を改善するのに効果的である。オフチャネル
工程を行なった後、Ｎ形エミッタ領域４４内にＮ+ 形エ
ミッタ領域４６とＰ+ 形拡散領域４８を形成し、図１に
示すような構造を形成する。オフチャネルが形成される
Ｎ形エミッタ領域４４には、まずＰ形イオンを高濃度で
注入した後コンタクト部位に高濃度のＮ形領域４６が他
のＮ+ 形エミッタ領域４２と同時に形成されオーミック
コンタクトになるようイオン注入をした後、拡散工程で
Ｐ+ 形拡散領域４８、Ｎ+ 形エミッタ領域４６を同時に
形成する。
【００２６】以上のような方法で製造した２重チャネル
ＩＧＢＴはエミッタ電位についてゲートにしきい値電圧
以上のバイアスを印加し、コレクタ−エミッタ間の順方
向バイアスを加えるとＰ形ウエル４０に形成されたＮチ
ャネルにより電子電流が流れＰ+ 形基板１０においてＮ
- 形エピ層３０に正孔が注入されて正常なＩＧＢＴの動
作状態になる。
ＩＧＢＴはエミッタ電位についてゲートにしきい値電圧
以上のバイアスを印加し、コレクタ−エミッタ間の順方
向バイアスを加えるとＰ形ウエル４０に形成されたＮチ
ャネルにより電子電流が流れＰ+ 形基板１０においてＮ
- 形エピ層３０に正孔が注入されて正常なＩＧＢＴの動
作状態になる。
【００２７】このとき、オフチャネル方向のＮ+ 形、Ｎ
形エミッタ領域４６、４４からなるエミッタが通常のＩ
ＧＢＴにおけるエミッタ構造より相対的に大きくなりラ
ッチ特性に影響を与えると予想することができるが、オ
フチャネルを効果的に配列するとラッチを抑制すること
ができる。Ｎ+ 形、Ｎ形エミッタ領域４６、４４におい
て全体の接合深さに比べ、Ｎ+ 形エミッタ領域４６の接
合深さが小さくかつその部位のＰ形濃度が高濃度になる
ので、導通状態における正孔の移動はＮ+ 形エミッタ領
域４６下端の短い電流通路に沿い移動することになる。
一方、図１において両方向のＮチャネル長さを比較して
みるとき、オフチャネル側が長くなるのでチャネル抵抗
が増加し、結果的にチャネルを通じて流れる電子電流も
小さくなり、その部分の正孔電流も小さくなるのでラッ
チに安定的である。特に、本発明において、Ｎチャネル
（オンチャネル）とＰチャネル（オフチャネル）の比率
は電流伝導に資する電子電流と正孔電流の比率に従い決
定しなければならない事項で、通常の場合、ＩＧＢＴの
ゲインが１より小さいのでオンチャネルに対するオフチ
ャネルの比率は１より小さく設計することが好ましい。
形エミッタ領域４６、４４からなるエミッタが通常のＩ
ＧＢＴにおけるエミッタ構造より相対的に大きくなりラ
ッチ特性に影響を与えると予想することができるが、オ
フチャネルを効果的に配列するとラッチを抑制すること
ができる。Ｎ+ 形、Ｎ形エミッタ領域４６、４４におい
て全体の接合深さに比べ、Ｎ+ 形エミッタ領域４６の接
合深さが小さくかつその部位のＰ形濃度が高濃度になる
ので、導通状態における正孔の移動はＮ+ 形エミッタ領
域４６下端の短い電流通路に沿い移動することになる。
一方、図１において両方向のＮチャネル長さを比較して
みるとき、オフチャネル側が長くなるのでチャネル抵抗
が増加し、結果的にチャネルを通じて流れる電子電流も
小さくなり、その部分の正孔電流も小さくなるのでラッ
チに安定的である。特に、本発明において、Ｎチャネル
（オンチャネル）とＰチャネル（オフチャネル）の比率
は電流伝導に資する電子電流と正孔電流の比率に従い決
定しなければならない事項で、通常の場合、ＩＧＢＴの
ゲインが１より小さいのでオンチャネルに対するオフチ
ャネルの比率は１より小さく設計することが好ましい。
【００２８】
【発明の効果】以上のように、本発明に従う絶縁ゲート
バイポーラトランジスタはＩＧＢＴの順方向電圧特性を
低下させず、スイッチングオフの際Ｐチャネルが形成さ
れるようにして正孔電流の流れ通路を形成せしめること
により、正孔の消滅速度を増加してスイッチング特性を
向上するという効果がある。
バイポーラトランジスタはＩＧＢＴの順方向電圧特性を
低下させず、スイッチングオフの際Ｐチャネルが形成さ
れるようにして正孔電流の流れ通路を形成せしめること
により、正孔の消滅速度を増加してスイッチング特性を
向上するという効果がある。
【図１】本発明による絶縁ゲートバイポーラトランジス
タの構造を示す断面図である。
タの構造を示す断面図である。
【図２】本発明による絶縁ゲートバイポーラトランジス
タの構造を示す平面図である。
タの構造を示す平面図である。
【図３】図２の線ＡＡ’を基準に切断した断面図であ
る。
る。
【図４】本発明による実施の形態を示すＩＧＳＴであっ
てスイッチングオフの際の正孔の流れを示す断面図であ
る。
てスイッチングオフの際の正孔の流れを示す断面図であ
る。
【図５】Ｎチャネルの従来の絶縁ゲートバイポーラトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図６】従来の絶縁ゲートバイポーラトランジスタの単
位セルとＭＣＴ（ＭＯＳ control thyristor）単位セル
とを一定の比率で素子に多数配列させた半導体装置の構
造を示す断面図である。
位セルとＭＣＴ（ＭＯＳ control thyristor）単位セル
とを一定の比率で素子に多数配列させた半導体装置の構
造を示す断面図である。
１０ Ｐ+ 形半導体基板 ２０ バッファ層 ３０ Ｎ- 形エピ層 ４０ Ｐ形ウエル ４２ Ｎ+ 形エミッタ領域 ４４ Ｎ形エミッタ領域 ４６ Ｎ形エミッタ領域 ４８ Ｐ+ 拡散領域 ５０ ゲート端子 ６０ ゲート端子
Claims (17)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上に形成されている第２導電型の半導体
層と、 前記半導体層内に形成されている第１導電型のウエル
と、 前記ウエル内に形成されている第２導電型の第１エミッ
タ領域と、 前記ウエル内に前記第１エミッタ領域と隔間して形成さ
れている第２導電型の第２エミッタ領域と、 前記第２エミッタ領域内に形成されている第１導電型の
拡散領域と、 前記第１エミッタ領域と前記半導体層との間の前記ウエ
ルと前記半導体層の表面にゲート絶縁膜を介して形成さ
れている第１ゲートと、 前記第２エミッタ領域の一部と前記半導体層、そしてそ
の間の前記ウエルの表面にゲート絶縁膜を介して形成さ
れている第２ゲートと、を有することを特徴とする電力
用絶縁ゲートバイポーラトランジスタ。 - 【請求項２】 前記半導体基板と前記半導体層との間に
形成されており、前記半導体層より高濃度である第２導
電型のバッファ層をさらに含むことを特徴とする請求項
１に記載の電力用絶縁ゲートバイポーラトランジスタ。 - 【請求項３】 前記バッファ層の厚さが５〜３０μｍで
あることを特徴とする請求項２に記載の電力用絶縁ゲー
トバイポーラトランジスタ。 - 【請求項４】 前記バッファ層の濃度が５Ｅ１６〜２Ｅ
１７／ｃｍ3 であることを特徴とする請求項２に記載の
電力用絶縁ゲートバイポーラトランジスタ。 - 【請求項５】 前記半導体層の厚さが４０μｍ以上であ
ることを特徴とする請求項１に記載の電力用絶縁ゲート
バイポーラトランジスタ。 - 【請求項６】 前記半導体層の抵抗が２０ｏｈｍ以上で
あることを特徴とする請求項５に記載の電力用絶縁ゲー
トバイポーラトランジスタ。 - 【請求項７】 前記第１導電型ウエルは高濃度で形成さ
れており、上層部の一部に低濃度層を含むことを特徴と
する請求項１に記載の電力用絶縁ゲートバイポーラトラ
ンジスタ。 - 【請求項８】 前記第２エミッタ領域は前記第１エミッ
タ領域より接合深さが深いことを特徴とする請求項１に
記載の電力用絶縁ゲートバイポーラトランジスタ。 - 【請求項９】 前記第２エミッタ領域は前記第１導電型
拡散領域を中心にその周囲は低濃度領域で形成されてお
り、表面の一部が高濃度領域で形成されていることを特
徴とする請求項１に記載の電力用絶縁ゲートバイポーラ
トランジスタ。 - 【請求項１０】 前記第２エミッタ領域の高濃度領域は
前記第２エミッタ領域の低濃度領域および前記第１導電
型ウエルと接していることを特徴とする請求項９に記載
の電力用絶縁ゲートバイポーラトランジスタ。 - 【請求項１１】 第１導電型の半導体基板と、 前記半導体基板上に形成されている第２導電型の半導体
層と、 前記半導体層内に形成されている第１導電型のウエル
と、 前記ウエル内に形成されている第２導電型の第１エミッ
タ領域と、 前記ウエル内に前記第１エミッタ領域と隔間して形成さ
れている第２導電型の第２エミッタ領域と、 前記第１エミッタ領域の一部に前記第１エミッタ領域と
連結され、前記第２エミッタ領域と隔間して形成されて
いる第３エミッタ領域と、 前記第２エミッタ領域の一部に前記第２エミッタ領域と
連結され、前記第１エミッタ領域、前記第３エミッタ領
域と隔間して形成されている第４エミッタ領域と、 前記第３エミッタ領域と前記第４エミッタ領域内に形成
されている第１導電型の拡散領域と、 前記第３エミッタ領域の一部と前記第３エミッタ領域、
前記第１エミッタ領域と前記半導体層間の前記ウエルと
前記半導体層表面にゲート絶縁膜を介して形成されてい
る第１ゲートと、 前記第４エミッタ領域の一部と前記半導体層そして前記
第２エミッタ領域と前記半導体層間の前記ウエル表面に
ゲート絶縁膜を介して形成されている第２ゲートと、 を有することを特徴とする電力用絶縁ゲートバイポーラ
トランジスタ。 - 【請求項１２】 前記第３エミッタ領域と前記第４エミ
ッタ領域とは低濃度の第２導電型からなり、前記第１導
電型拡散領域を基準に前記ウエルの中心側表面は高濃度
の第２導電型領域で形成されていることを特徴とする請
求項１１に記載の電力用絶縁ゲートバイポーラトランジ
スタ。 - 【請求項１３】 前記第１エミッタ領域と前記第２エミ
ッタ領域とは高濃度の第２導電型からなり、それぞれが
前記第３エミッタ領域、前記第４エミッタ領域の第２導
電型の高濃度領域と連結されていることを特徴とする請
求項１１に記載の電力用絶縁ゲートバイポーラトランジ
スタ。 - 【請求項１４】 前記第１エミッタ領域と前記第２エミ
ッタ領域の接合深さより前記第３エミッタ領域と前記第
４エミッタ領域の接合深さが深いことを特徴とする請求
項１１に記載の電力用絶縁ゲートバイポーラトランジス
タ。 - 【請求項１５】 前記第１エミッタ領域は間の半導体層
を基準に前記第４エミッタ領域と並んで形成されてお
り、前記第２エミッタ領域は前記第３エミッタ領域と対
応して形成されていることを特徴とする請求項１１に記
載の電力用絶縁ゲートバイポーラトランジスタ。 - 【請求項１６】 前記第１エミッタ領域は間の半導体層
を基準に前記第２エミッタ領域と並んで形成されてお
り、前記第３エミッタ領域は前記第４エミッタ領域と対
応して形成されていることを特徴とする請求項１１に記
載の電力用絶縁ゲートバイポーラトランジスタ。 - 【請求項１７】 前記第１エミッタ領域と前記第２エミ
ッタ領域との間の半導体層の一部が高濃度の第２導電型
で形成されていることを特徴とする請求項１６に記載の
電力用絶縁ゲートバイポーラトランジスタ。
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