JPH06268227A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
- Publication number
- JPH06268227A JPH06268227A JP5048957A JP4895793A JPH06268227A JP H06268227 A JPH06268227 A JP H06268227A JP 5048957 A JP5048957 A JP 5048957A JP 4895793 A JP4895793 A JP 4895793A JP H06268227 A JPH06268227 A JP H06268227A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base layer
- conductivity
- region
- type base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】 寄生サイリスタのラッチアップ防止とターン
オフ時間短縮とを達成できる絶縁ゲート型バイポーラト
ランジスタを提供する。 【構成】 絶縁ゲート型バイポーラトランジスタにおい
て、コレクタ層に隣接するベース層内にコレクタ層にお
ける多数キャリヤに対するポテンシャル障壁を設ける事
により、コレクタ層に隣接するベース層のゲート電極の
下層の領域からエミッタ電極の下層以外の領域に至る範
囲の領域に、コレクタ層における多数キャリヤが注入さ
れない様にする。また、コレクタ層に隣接するベース層
のゲート電極の下層の領域あるいはエミッタ電極の下層
以外の領域から、エミッタ層に隣接したベース層を経由
して、コレクタ層における多数キャリヤがエミッタ電極
へ流れないようにする。 【効果】 絶縁ゲート型バイポーラトランジスタにおい
て、寄生サイリスタのラッチアップ防止とターンオフ時
間短縮の一方若しくは両方が他の特性を損なわずに実現
できる。
オフ時間短縮とを達成できる絶縁ゲート型バイポーラト
ランジスタを提供する。 【構成】 絶縁ゲート型バイポーラトランジスタにおい
て、コレクタ層に隣接するベース層内にコレクタ層にお
ける多数キャリヤに対するポテンシャル障壁を設ける事
により、コレクタ層に隣接するベース層のゲート電極の
下層の領域からエミッタ電極の下層以外の領域に至る範
囲の領域に、コレクタ層における多数キャリヤが注入さ
れない様にする。また、コレクタ層に隣接するベース層
のゲート電極の下層の領域あるいはエミッタ電極の下層
以外の領域から、エミッタ層に隣接したベース層を経由
して、コレクタ層における多数キャリヤがエミッタ電極
へ流れないようにする。 【効果】 絶縁ゲート型バイポーラトランジスタにおい
て、寄生サイリスタのラッチアップ防止とターンオフ時
間短縮の一方若しくは両方が他の特性を損なわずに実現
できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に絶縁
ゲート型バイポーラトランジスタの構造に関する。
ゲート型バイポーラトランジスタの構造に関する。
【０００２】
【従来の技術】近年、スイッチングパワー素子の分野で
絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated
Gate Bipolar Transistor)が注目を集めている。絶縁ゲ
ート型バイポーラトランジスタは図９に示す様に、ＭＯ
Ｓトランジスタ(MOSFET)構造とバイポーラトランジスタ
構造とを併せ持っている。すなわち、ｐ型のコレクタ層
１、ｎ型のベース層２、及びｐ型のベース層３とでバイ
ポーラトランジスタが構成され、ｎ型のベース層２、ｐ
型のベース層３、及びｎ型のエミッタ層４とでＭＯＳト
ランジスタが構成され、上記の半導体層を介して双方が
接続されている。このため絶縁ゲート型バイポーラトラ
ンジスタは、ゲート電極１６をONしてMOSFET構造による
電流を流すと、この電流によりバイポーラトランジスタ
のベース層２に対応する部分の伝導度が変調されてベー
ス層２の伝導度が高くなることによりバイポーラトラン
ジスタ構造による電流も流れるので、MOSFETに比べてON
抵抗を低くできる。
絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated
Gate Bipolar Transistor)が注目を集めている。絶縁ゲ
ート型バイポーラトランジスタは図９に示す様に、ＭＯ
Ｓトランジスタ(MOSFET)構造とバイポーラトランジスタ
構造とを併せ持っている。すなわち、ｐ型のコレクタ層
１、ｎ型のベース層２、及びｐ型のベース層３とでバイ
ポーラトランジスタが構成され、ｎ型のベース層２、ｐ
型のベース層３、及びｎ型のエミッタ層４とでＭＯＳト
ランジスタが構成され、上記の半導体層を介して双方が
接続されている。このため絶縁ゲート型バイポーラトラ
ンジスタは、ゲート電極１６をONしてMOSFET構造による
電流を流すと、この電流によりバイポーラトランジスタ
のベース層２に対応する部分の伝導度が変調されてベー
ス層２の伝導度が高くなることによりバイポーラトラン
ジスタ構造による電流も流れるので、MOSFETに比べてON
抵抗を低くできる。
【０００３】しかし、絶縁ゲート型バイポーラトランジ
スタは、素子内に有するｎｐｎｐ構造が一旦サイリスタ
として動作すると、ゲート電極１６によるスイッチング
ができなくなってしまう。これが、寄生サイリスタのラ
ッチアップと呼ばれる問題である。
スタは、素子内に有するｎｐｎｐ構造が一旦サイリスタ
として動作すると、ゲート電極１６によるスイッチング
ができなくなってしまう。これが、寄生サイリスタのラ
ッチアップと呼ばれる問題である。
【０００４】寄生サイリスタのラッチアップは、エミッ
タ層４に隣接するベース層３の横方向抵抗で生じる電圧
降下によってエミッタ層４とそれに隣接するベース層３
との接合が順バイアスされるために起こる。従って、こ
の寄生サイリスタのラッチアップを防止するための一つ
の手段として、従来は特開昭60-196974記載の様にエミ
ッタ層４に隣接するベース層３の不純物濃度を高くする
方法が用いられていた。この方法によればエミッタ層４
に隣接するベース層３の横方向抵抗が下がるので生じる
電圧降下が抑えられ、寄生サイリスタのラッチアップを
防止できる。
タ層４に隣接するベース層３の横方向抵抗で生じる電圧
降下によってエミッタ層４とそれに隣接するベース層３
との接合が順バイアスされるために起こる。従って、こ
の寄生サイリスタのラッチアップを防止するための一つ
の手段として、従来は特開昭60-196974記載の様にエミ
ッタ層４に隣接するベース層３の不純物濃度を高くする
方法が用いられていた。この方法によればエミッタ層４
に隣接するベース層３の横方向抵抗が下がるので生じる
電圧降下が抑えられ、寄生サイリスタのラッチアップを
防止できる。
【０００５】また、絶縁ゲート型バイポーラトランジス
タは、ゲート電極１６をOFFにしてMOSFET構造による電
流を止めても、コレクタ層１に隣接するベース層２内に
注入されたコレクタ層１における多数キャリヤが全て消
滅するまでは電流を流し続ける。このため、絶縁ゲート
型バイポーラトランジスタは、MOSFETに比べてターンオ
フ時間が長くなってしまう。絶縁ゲート型バイポーラト
ランジスタのターンオフ時間を短縮するための一つの手
段として、従来は特開昭61-43474記載の様にコレクタ層
１に隣接するベース層２にライフタイムキラーをドープ
する方法が用いられていた。この方法によればコレクタ
層１に隣接するベース層２に注入されたコレクタ層１に
おける多数キャリヤは消滅し易くなるので、ターンオフ
時間を短縮できる。
タは、ゲート電極１６をOFFにしてMOSFET構造による電
流を止めても、コレクタ層１に隣接するベース層２内に
注入されたコレクタ層１における多数キャリヤが全て消
滅するまでは電流を流し続ける。このため、絶縁ゲート
型バイポーラトランジスタは、MOSFETに比べてターンオ
フ時間が長くなってしまう。絶縁ゲート型バイポーラト
ランジスタのターンオフ時間を短縮するための一つの手
段として、従来は特開昭61-43474記載の様にコレクタ層
１に隣接するベース層２にライフタイムキラーをドープ
する方法が用いられていた。この方法によればコレクタ
層１に隣接するベース層２に注入されたコレクタ層１に
おける多数キャリヤは消滅し易くなるので、ターンオフ
時間を短縮できる。
【０００６】
【発明が解決しようとする課題】上記従来技術は、絶縁
ゲート型バイポーラトランジスタにおいて寄生サイリス
タのラッチアップ防止とターンオフ時間短縮のどちらか
一方についてのみの効果はあるものの、両改善を同時に
図るものではない。
ゲート型バイポーラトランジスタにおいて寄生サイリス
タのラッチアップ防止とターンオフ時間短縮のどちらか
一方についてのみの効果はあるものの、両改善を同時に
図るものではない。
【０００７】また、従来技術のようにエミッタ層に隣接
するベース層の不純物濃度を高くした絶縁ゲート型バイ
ポーラトランジスタは、寄生サイリスタのラッチアップ
を抑えられるが、チャネル形成部の不純物濃度が高くな
るのでしきい値電圧が変化してしまう。一方、従来技術
のようにライフタイムキラーをドープした絶縁ゲート型
バイポーラトランジスタは、ターンオフ時間を短縮でき
るが、ゲートスイッチがONの時でもコレクタ層に隣接す
るベース層２内で消滅するキャリヤが多いため、ON抵抗
が高くなってしまう。この様に、上記従来技術には、寄
生サイリスタのラッチアップの防止若しくはターンオフ
時間の短縮を図る際に、他の特性を犠牲にするという問
題がある。
するベース層の不純物濃度を高くした絶縁ゲート型バイ
ポーラトランジスタは、寄生サイリスタのラッチアップ
を抑えられるが、チャネル形成部の不純物濃度が高くな
るのでしきい値電圧が変化してしまう。一方、従来技術
のようにライフタイムキラーをドープした絶縁ゲート型
バイポーラトランジスタは、ターンオフ時間を短縮でき
るが、ゲートスイッチがONの時でもコレクタ層に隣接す
るベース層２内で消滅するキャリヤが多いため、ON抵抗
が高くなってしまう。この様に、上記従来技術には、寄
生サイリスタのラッチアップの防止若しくはターンオフ
時間の短縮を図る際に、他の特性を犠牲にするという問
題がある。
【０００８】従って、本発明の目的は、寄生サイリスタ
がラッチアップせず、且つターンオフ時間が短い絶縁ゲ
ート型バイポーラトランジスタを提供することにある。
がラッチアップせず、且つターンオフ時間が短い絶縁ゲ
ート型バイポーラトランジスタを提供することにある。
【０００９】本発明の他の目的は、寄生サイリスタのラ
ッチアップ防止とターンオフ時間短縮の一方若しくは両
方が他の特性を損なわずに実現できる絶縁ゲート型バイ
ポーラトランジスタを提供することにある。
ッチアップ防止とターンオフ時間短縮の一方若しくは両
方が他の特性を損なわずに実現できる絶縁ゲート型バイ
ポーラトランジスタを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の絶縁ゲート型バイポーラトランジスタで
は、コレクタ層１における多数キャリヤに対するポテン
シャル障壁をコレクタ層１に隣接するベース層２内に設
けることによって、コレクタ層１における多数キャリヤ
が、コレクタ層１からこれに隣接するベース層２内のゲ
ート電極１６の下層の領域からコレクタ層１に隣接する
ベース層２内のエミッタ電極１５の下層以外の領域に至
るいずれかの領域へ注入されない様にするものである。
に、本発明の絶縁ゲート型バイポーラトランジスタで
は、コレクタ層１における多数キャリヤに対するポテン
シャル障壁をコレクタ層１に隣接するベース層２内に設
けることによって、コレクタ層１における多数キャリヤ
が、コレクタ層１からこれに隣接するベース層２内のゲ
ート電極１６の下層の領域からコレクタ層１に隣接する
ベース層２内のエミッタ電極１５の下層以外の領域に至
るいずれかの領域へ注入されない様にするものである。
【００１１】または、本発明の絶縁ゲート型バイポーラ
トランジスタでは、コレクタ層１における多数キャリヤ
に対するポテンシャル障壁をコレクタ層１に隣接するベ
ース層２内に設けることによって、コレクタ層１におけ
る多数キャリヤがコレクタ層１からコレクタ層に隣接す
るベース層２内のゲート電極１６の下層からエミッタ層
４に隣接するベース層３を横切ってエミッタ電極１５へ
流れない様にするものである。
トランジスタでは、コレクタ層１における多数キャリヤ
に対するポテンシャル障壁をコレクタ層１に隣接するベ
ース層２内に設けることによって、コレクタ層１におけ
る多数キャリヤがコレクタ層１からコレクタ層に隣接す
るベース層２内のゲート電極１６の下層からエミッタ層
４に隣接するベース層３を横切ってエミッタ電極１５へ
流れない様にするものである。
【００１２】
【作用】図９に示すような絶縁ゲート型バイポーラトラ
ンジスタにおいて、寄生サイリスタのラッチアップの原
因となる電圧降下は、コレクタ層１における多数キャリ
ヤがコレクタ層１からこれに隣接するベース層２内のゲ
ート電極１６の下層に注入され、更にエミッタ層４に隣
接するベース層３を横切ってエミッタ電極１５へ抜ける
際に生じる。
ンジスタにおいて、寄生サイリスタのラッチアップの原
因となる電圧降下は、コレクタ層１における多数キャリ
ヤがコレクタ層１からこれに隣接するベース層２内のゲ
ート電極１６の下層に注入され、更にエミッタ層４に隣
接するベース層３を横切ってエミッタ電極１５へ抜ける
際に生じる。
【００１３】また、ゲート電極１６の下層の領域からエ
ミッタ電極１５の下層以外の領域に至る範囲の領域では
エミッタ電極１５とコレクタ電極１４との間の電界が弱
いため、この領域に注入されたコレクタ層１における多
数キャリヤはエミッタ電極１５に引き抜かれにくい。こ
のためコレクタ層１に隣接するベース層２内のエミッタ
電極１５の下層以外の領域へ注入されたコレクタ層１に
おける多数キャリヤは、コレクタ層１に隣接するベース
層２内に長時間留まることになるので、絶縁ゲート型バ
イポーラトランジスタのターンオフ時間が長くなる。
ミッタ電極１５の下層以外の領域に至る範囲の領域では
エミッタ電極１５とコレクタ電極１４との間の電界が弱
いため、この領域に注入されたコレクタ層１における多
数キャリヤはエミッタ電極１５に引き抜かれにくい。こ
のためコレクタ層１に隣接するベース層２内のエミッタ
電極１５の下層以外の領域へ注入されたコレクタ層１に
おける多数キャリヤは、コレクタ層１に隣接するベース
層２内に長時間留まることになるので、絶縁ゲート型バ
イポーラトランジスタのターンオフ時間が長くなる。
【００１４】従って、本発明によれば、絶縁ゲート型バ
イポーラトランジスタに設けたポテンシャル障壁によっ
て、コレクタ層１に隣接するベース層２内におけるゲー
ト電極１６の下層の領域からエミッタ電極１５の下層以
外の領域に至る範囲の領域に、コレクタ層１からコレク
タ層１における多数キャリヤが注入されない様にできる
ので、寄生サイリスタのラッチアップの防止とターンオ
フ時間の短縮を同時に実現することができる。また、本
発明によれば、チャネル形成部における不純物濃度やキ
ャリヤのライフタイムの変化が生じないので、他の特性
を損なわれない。
イポーラトランジスタに設けたポテンシャル障壁によっ
て、コレクタ層１に隣接するベース層２内におけるゲー
ト電極１６の下層の領域からエミッタ電極１５の下層以
外の領域に至る範囲の領域に、コレクタ層１からコレク
タ層１における多数キャリヤが注入されない様にできる
ので、寄生サイリスタのラッチアップの防止とターンオ
フ時間の短縮を同時に実現することができる。また、本
発明によれば、チャネル形成部における不純物濃度やキ
ャリヤのライフタイムの変化が生じないので、他の特性
を損なわれない。
【００１５】また、本発明により、コレクタ層１におけ
る多数キャリヤが、コレクタ層１に隣接するベース層２
内のゲート電極１６の下層から、エミッタ層４に隣接す
るベース層３を横切りエミッタ電極１５へ抜けない様に
できるので、寄生サイリスタのラッチアップを防止でき
る。
る多数キャリヤが、コレクタ層１に隣接するベース層２
内のゲート電極１６の下層から、エミッタ層４に隣接す
るベース層３を横切りエミッタ電極１５へ抜けない様に
できるので、寄生サイリスタのラッチアップを防止でき
る。
【００１６】
【実施例】本発明は、以下に示す二つの原理のいずれか
に基づいている。第一の原理は、絶縁ゲート型バイポー
ラトランジスタにおいて、図１０に示すように、ｎ型ベ
ース層１１内のｐ型コレクタ層１０との境界に、ｐ型コ
レクタ層１０における多数キャリヤである正孔に対する
ポテンシャル障壁を設けることにより、正孔がｎ型ベー
ス層１１内のゲート電極１６下層からエミッタ電極１５
下層以外の領域に至るまでの範囲の領域へ注入されない
様にし、その結果、寄生サイリスタのラッチアップを防
止し且つターンオフ時間を短縮するものである。図１０
に示すように、第一の原理では、ポテンシャル障壁はｎ
型ベース層１１内のｐ型コレクタ層１０との境界に設け
られ、かつ、ポテンシャル障壁の端部はゲート電極１６
の下層の領域（２１０ａ）からエミッタ電極１５の下層
以外の領域（２１０Ａ）までの範囲に設けられる。
に基づいている。第一の原理は、絶縁ゲート型バイポー
ラトランジスタにおいて、図１０に示すように、ｎ型ベ
ース層１１内のｐ型コレクタ層１０との境界に、ｐ型コ
レクタ層１０における多数キャリヤである正孔に対する
ポテンシャル障壁を設けることにより、正孔がｎ型ベー
ス層１１内のゲート電極１６下層からエミッタ電極１５
下層以外の領域に至るまでの範囲の領域へ注入されない
様にし、その結果、寄生サイリスタのラッチアップを防
止し且つターンオフ時間を短縮するものである。図１０
に示すように、第一の原理では、ポテンシャル障壁はｎ
型ベース層１１内のｐ型コレクタ層１０との境界に設け
られ、かつ、ポテンシャル障壁の端部はゲート電極１６
の下層の領域（２１０ａ）からエミッタ電極１５の下層
以外の領域（２１０Ａ）までの範囲に設けられる。
【００１７】第二の原理は、絶縁ゲート型バイポーラト
ランジスタにおいて、図１１に示すように、ｎ型ベース
層１１内のｐ型ベース層１２との境界に、ｐ型コレクタ
層１０における多数キャリヤである正孔に対するポテン
シャル障壁を設けることにより、正孔がｎ型ベース層１
１内のゲート電極１６下層からｐ型ベース層１２を横切
ってエミッタ電極１５へ流れない様にし、その結果、タ
ーンオフ時間を短縮するものである。図１１に示すよう
に、第二の原理では、ポテンシャル障壁はｎ型ベース層
１１内のｐ型ベース層１２との境界に設けられ、かつ、
ポテンシャル障壁の端部はゲート電極１６の下層の領域
（２１０ｂ）からエミッタ電極１５の下層以外の領域
（２１０Ｂ）までの範囲に設けられる。
ランジスタにおいて、図１１に示すように、ｎ型ベース
層１１内のｐ型ベース層１２との境界に、ｐ型コレクタ
層１０における多数キャリヤである正孔に対するポテン
シャル障壁を設けることにより、正孔がｎ型ベース層１
１内のゲート電極１６下層からｐ型ベース層１２を横切
ってエミッタ電極１５へ流れない様にし、その結果、タ
ーンオフ時間を短縮するものである。図１１に示すよう
に、第二の原理では、ポテンシャル障壁はｎ型ベース層
１１内のｐ型ベース層１２との境界に設けられ、かつ、
ポテンシャル障壁の端部はゲート電極１６の下層の領域
（２１０ｂ）からエミッタ電極１５の下層以外の領域
（２１０Ｂ）までの範囲に設けられる。
【００１８】以下、これらの原理を具体化するための実
施例を、図面を参照して説明する。以下の実施例では、
第一導電型はｐ型、第二導電型はｎ型の場合について説
明する。これらを逆にした、第一導電型はｐ型、第二導
電型はｎ型の場合についても同様に本発明をそのまま適
用できる。また、以下では、絶縁ゲート型バイポーラト
ランジスタをＩＧＢＴと略記する。
施例を、図面を参照して説明する。以下の実施例では、
第一導電型はｐ型、第二導電型はｎ型の場合について説
明する。これらを逆にした、第一導電型はｐ型、第二導
電型はｎ型の場合についても同様に本発明をそのまま適
用できる。また、以下では、絶縁ゲート型バイポーラト
ランジスタをＩＧＢＴと略記する。
【００１９】図１は、本発明の第一の実施例によるＩＧ
ＢＴの断面図である。本実施例の特徴は、ゲート電極１
６下のｐ型コレクタ層１０の全部とゲート電極１６下の
ｎ型ベース層１１の内ｐ型ベース層１２と接する部分以
外をSiO2の様な絶縁体１１０ａに置換したところにあ
る。
ＢＴの断面図である。本実施例の特徴は、ゲート電極１
６下のｐ型コレクタ層１０の全部とゲート電極１６下の
ｎ型ベース層１１の内ｐ型ベース層１２と接する部分以
外をSiO2の様な絶縁体１１０ａに置換したところにあ
る。
【００２０】図１に示す様な構造にすれば、絶縁体は正
孔に対してポテンシャル障壁となるので、正孔はゲート
電極１６下層のｎ型ベース層１１へ注入されない。従っ
て、第一の原理によって寄生サイリスタのラッチアップ
の防止とターンオフ時間の短縮を同時に達成できる。ま
た、図１に示す構造では、チャネル形成部の不純物濃度
やキャリヤのライフタイムは変化しない。従って、チャ
ネル形成部の不純物濃度増大によるしきい値電圧の変化
やライフタイムの減少によるON抵抗の増大といった他の
特性の劣化を招くことなく、寄生サイリスタのラッチア
ップの防止とターンオフ時間の短縮を同時に達成でき
る。
孔に対してポテンシャル障壁となるので、正孔はゲート
電極１６下層のｎ型ベース層１１へ注入されない。従っ
て、第一の原理によって寄生サイリスタのラッチアップ
の防止とターンオフ時間の短縮を同時に達成できる。ま
た、図１に示す構造では、チャネル形成部の不純物濃度
やキャリヤのライフタイムは変化しない。従って、チャ
ネル形成部の不純物濃度増大によるしきい値電圧の変化
やライフタイムの減少によるON抵抗の増大といった他の
特性の劣化を招くことなく、寄生サイリスタのラッチア
ップの防止とターンオフ時間の短縮を同時に達成でき
る。
【００２１】ここで、ゲート電極１６下層のｎ型ベース
層１１の中にｐ型ベース層１２と接する部分（図中の
Ａ）を絶縁体１１０ａで置換しないのは、MOSFET構造に
よる電子電流をこの部分を通してコレクタ電極に流すた
めである。従って、ゲート電極１６下のｎ型ベース層１
１の中に絶縁体１１０ａに置換しないで残しておく領域
（Ａ）は、素子が動作するのに必要な電子電流が得られ
る範囲で可能な限りに小さくすれば良い。
層１１の中にｐ型ベース層１２と接する部分（図中の
Ａ）を絶縁体１１０ａで置換しないのは、MOSFET構造に
よる電子電流をこの部分を通してコレクタ電極に流すた
めである。従って、ゲート電極１６下のｎ型ベース層１
１の中に絶縁体１１０ａに置換しないで残しておく領域
（Ａ）は、素子が動作するのに必要な電子電流が得られ
る範囲で可能な限りに小さくすれば良い。
【００２２】また、図１に示す構造では、ゲート電極１
６下層のｎ型ベース層１１の中で絶縁体に置換しないで
残しておいた領域（Ａ）を通って、正孔がエミッタ電極
１５下層以外の領域のｎ型ベース層１１に注入される可
能性がある。しかし、この正孔の量は極く僅かなので素
子特性に与える影響は無視できる。また、ｎ型ベース層
１１において、絶縁体１１０ａより上の領域を他の領域
を構成する半導体のｎ型多結晶に置換すれば、この領域
での正孔のライフタイムが短くなるので、この領域に注
入された正孔の影響は更に僅かになる。
６下層のｎ型ベース層１１の中で絶縁体に置換しないで
残しておいた領域（Ａ）を通って、正孔がエミッタ電極
１５下層以外の領域のｎ型ベース層１１に注入される可
能性がある。しかし、この正孔の量は極く僅かなので素
子特性に与える影響は無視できる。また、ｎ型ベース層
１１において、絶縁体１１０ａより上の領域を他の領域
を構成する半導体のｎ型多結晶に置換すれば、この領域
での正孔のライフタイムが短くなるので、この領域に注
入された正孔の影響は更に僅かになる。
【００２３】次に、図１に示した本発明のＩＧＢＴの製
造方法の一例を示す。先ず、ｐ型コレクタ層１０となる
ｐ型Si基板にエピタキシャル成長法及び拡散法により、
ｎ型ベース層１１、ｐ型ベース層１２、及びｎ型エミッ
タ層１３を形成する。次に、ｐ型Si基板の裏面にレジス
トでパターニングし、ドライエッチングを行なって絶縁
体に置換する領域のSiを除去する。次に、Siを除去した
領域に、CVD法により絶縁体１１０ａを形成する。その
後、レジストを除去し、CVD法及び蒸着によりゲート絶
縁膜１７、ゲート電極１６、エミッタ電極１５及びコレ
クタ電極１４を形成する。以上の工程により、図１に示
す本発明のＩＧＢＴが完成する。
造方法の一例を示す。先ず、ｐ型コレクタ層１０となる
ｐ型Si基板にエピタキシャル成長法及び拡散法により、
ｎ型ベース層１１、ｐ型ベース層１２、及びｎ型エミッ
タ層１３を形成する。次に、ｐ型Si基板の裏面にレジス
トでパターニングし、ドライエッチングを行なって絶縁
体に置換する領域のSiを除去する。次に、Siを除去した
領域に、CVD法により絶縁体１１０ａを形成する。その
後、レジストを除去し、CVD法及び蒸着によりゲート絶
縁膜１７、ゲート電極１６、エミッタ電極１５及びコレ
クタ電極１４を形成する。以上の工程により、図１に示
す本発明のＩＧＢＴが完成する。
【００２４】次に、図２を用いて、第二の実施例を説明
する。図２は、本発明の第二の実施例によるＩＧＢＴの
断面図である。尚、図２はゲート電極１６を共有する２
個の単位セルが集積化した様子を示している。本実施例
の特徴は、ゲート電極１６下層のｎ型ベース層１１にお
いて、ｐ型ベース層１２の下部をSiO2の様な絶縁体１１
０ｂと絶縁体１１１に置換したことにある。また、エミ
ッタ電極１５下層以外の領域のｎ型ベース層１１におい
て、二つのｐ型ベース層１２に挟まれた領域、及び絶縁
体１１０ｂと絶縁体１１１とに挟まれた領域を他の領域
を構成する半導体のｎ型多結晶で置換しても良い。ここ
で、両絶縁体の間の隙間（図中のＢ）はMOSFET構造によ
る電子電流を、この部分（Ｂ）を通してコレクタ電極１
４に流すためにある。
する。図２は、本発明の第二の実施例によるＩＧＢＴの
断面図である。尚、図２はゲート電極１６を共有する２
個の単位セルが集積化した様子を示している。本実施例
の特徴は、ゲート電極１６下層のｎ型ベース層１１にお
いて、ｐ型ベース層１２の下部をSiO2の様な絶縁体１１
０ｂと絶縁体１１１に置換したことにある。また、エミ
ッタ電極１５下層以外の領域のｎ型ベース層１１におい
て、二つのｐ型ベース層１２に挟まれた領域、及び絶縁
体１１０ｂと絶縁体１１１とに挟まれた領域を他の領域
を構成する半導体のｎ型多結晶で置換しても良い。ここ
で、両絶縁体の間の隙間（図中のＢ）はMOSFET構造によ
る電子電流を、この部分（Ｂ）を通してコレクタ電極１
４に流すためにある。
【００２５】図２に示すような構造にすれば、第一の実
施例と同様に、第一の原理によって寄生サイリスタのラ
ッチアップの防止とターンオフ時間の短縮を同時に達成
できる。また、他の特性を劣化させない点、及び多結晶
半導体の効果も第一の実施例と同様である。
施例と同様に、第一の原理によって寄生サイリスタのラ
ッチアップの防止とターンオフ時間の短縮を同時に達成
できる。また、他の特性を劣化させない点、及び多結晶
半導体の効果も第一の実施例と同様である。
【００２６】次に、図１２から図１７を用いて、図２に
示した本発明のＩＧＢＴの製造方法の一例を示す。先
ず、図１２に示す様に、ｐ型コレクタ層１０となるｐ型
Si基板３１０にエピタキシャル成長法により、ｎ型エピ
タキシャルSi層３２０を形成する。次に、図１３に示す
様に、このｎ型エピタキシャルSi層３２０の表面にレジ
スト３３０でパターニングし、ドライエッチングを行な
って絶縁体に置換する領域のSiを除去する。次に、図１
４に示す様に、Siを除去した領域に、CVD法により絶縁
体１１０ｅを形成する。次に、図１５に示す様に、所望
の形状に絶縁体１１０ｆが残る様にウエットエッチング
を行なう。この時、既に述べたように、MOSFET構造によ
る電子電流をコレクタ電極１４に流すために、２つの絶
縁体１１０ｆの間に間隙（Ｂ）を設ける。次に、図１６
に示す様に、CVD法によりSiを除去した部分をｎ型多結
晶Si３４０で埋める。その後、拡散法によりｐ型ベース
層１２、ｐ型多結晶Si３５０、及びｎ型エミッタ層１３
を形成し、更にCVD法及び蒸着によりゲート絶縁膜１
７、ゲート電極１６、エミッタ電極１５及びコレクタ電
極１０を形成すると、図１７に示すように、本発明の第
二の実施例におけるＩＧＢＴが完成する。
示した本発明のＩＧＢＴの製造方法の一例を示す。先
ず、図１２に示す様に、ｐ型コレクタ層１０となるｐ型
Si基板３１０にエピタキシャル成長法により、ｎ型エピ
タキシャルSi層３２０を形成する。次に、図１３に示す
様に、このｎ型エピタキシャルSi層３２０の表面にレジ
スト３３０でパターニングし、ドライエッチングを行な
って絶縁体に置換する領域のSiを除去する。次に、図１
４に示す様に、Siを除去した領域に、CVD法により絶縁
体１１０ｅを形成する。次に、図１５に示す様に、所望
の形状に絶縁体１１０ｆが残る様にウエットエッチング
を行なう。この時、既に述べたように、MOSFET構造によ
る電子電流をコレクタ電極１４に流すために、２つの絶
縁体１１０ｆの間に間隙（Ｂ）を設ける。次に、図１６
に示す様に、CVD法によりSiを除去した部分をｎ型多結
晶Si３４０で埋める。その後、拡散法によりｐ型ベース
層１２、ｐ型多結晶Si３５０、及びｎ型エミッタ層１３
を形成し、更にCVD法及び蒸着によりゲート絶縁膜１
７、ゲート電極１６、エミッタ電極１５及びコレクタ電
極１０を形成すると、図１７に示すように、本発明の第
二の実施例におけるＩＧＢＴが完成する。
【００２７】次に、図３を用いて、第三の実施例を説明
する。図３は、本発明の第三の実施例によるＩＧＢＴの
断面図である。本実施例の特徴は、ｎ型ベース層１１に
おいて連続的または断続的なｎ型不純物の濃度分布を設
け、ゲート電極１６下層にｎ型不純物の高濃度層１２０
ａを設けるか、あるいはゲート電極１６下層のｎ型ベー
ス層１１をSiと異なるバンドギャップエネルギーを有す
る半導体層１２０ａで置換してヘテロ接合を形成するこ
とによって、ｎ型ベース層１１に正孔に対するポテンシ
ャル障壁を形成することにある。また、図４、あるいは
図５の様な構造にしても、同様なポテンシャル障壁を形
成できる。図４は、ゲート電極１６下層のｎ型ベース層
１１の全体をポテンシャル障壁１２０ｂとしたものであ
る。図５は、図４に示したポテンシャル障壁１２０ｂ
を、図１５から図１６に示したエッチングの手法で形成
したときのポテンシャル障壁１２０ｃを示す。
する。図３は、本発明の第三の実施例によるＩＧＢＴの
断面図である。本実施例の特徴は、ｎ型ベース層１１に
おいて連続的または断続的なｎ型不純物の濃度分布を設
け、ゲート電極１６下層にｎ型不純物の高濃度層１２０
ａを設けるか、あるいはゲート電極１６下層のｎ型ベー
ス層１１をSiと異なるバンドギャップエネルギーを有す
る半導体層１２０ａで置換してヘテロ接合を形成するこ
とによって、ｎ型ベース層１１に正孔に対するポテンシ
ャル障壁を形成することにある。また、図４、あるいは
図５の様な構造にしても、同様なポテンシャル障壁を形
成できる。図４は、ゲート電極１６下層のｎ型ベース層
１１の全体をポテンシャル障壁１２０ｂとしたものであ
る。図５は、図４に示したポテンシャル障壁１２０ｂ
を、図１５から図１６に示したエッチングの手法で形成
したときのポテンシャル障壁１２０ｃを示す。
【００２８】図３、図４、及び図５に示すそれぞれのポ
テンシャル障壁の端部ｃ１、ｃ２、及びｃ３は、図１０
に示すように、エミッタ電極１５の近傍まで延長して
も、ポテンシャル障壁としての機能を果たす。
テンシャル障壁の端部ｃ１、ｃ２、及びｃ３は、図１０
に示すように、エミッタ電極１５の近傍まで延長して
も、ポテンシャル障壁としての機能を果たす。
【００２９】第三の実施例のように、ｎ型不純物濃度の
高い領域を設けた構造では、ｎ型不純物濃度の高い領域
が正孔に対するポテンシャル障壁となるので、正孔はゲ
ート電極１６下層のｎ型ベース層１１へ注入されない。
従って、第一の原理によって寄生サイリスタのラッチア
ップの防止とターンオフ時間の短縮を同時に達成でき
る。また、他の特性を劣化させない点も第一の実施例と
同様である。ここで、電子電流は、ｎ型不純物濃度の高
い領域にも流れるので、ｐ型ベース層１２と接する部分
までｎ型不純物濃度を高くすることができる。
高い領域を設けた構造では、ｎ型不純物濃度の高い領域
が正孔に対するポテンシャル障壁となるので、正孔はゲ
ート電極１６下層のｎ型ベース層１１へ注入されない。
従って、第一の原理によって寄生サイリスタのラッチア
ップの防止とターンオフ時間の短縮を同時に達成でき
る。また、他の特性を劣化させない点も第一の実施例と
同様である。ここで、電子電流は、ｎ型不純物濃度の高
い領域にも流れるので、ｐ型ベース層１２と接する部分
までｎ型不純物濃度を高くすることができる。
【００３０】図３から図５に示す構造では、ｎ型不純物
濃度の高い領域内において連続的若しくは断続的なｎ型
不純物濃度の分布を設ける事で、素子の耐圧を確保でき
る。
濃度の高い領域内において連続的若しくは断続的なｎ型
不純物濃度の分布を設ける事で、素子の耐圧を確保でき
る。
【００３１】また、本実施例においてヘテロ接合を設け
た構造では、置換した部分の半導体材料と不純物濃度と
を調節することによって、ヘテロ接合を正孔のみに対す
るポテンシャル障壁とすることができる。従って、この
様な構造にすれば、正孔がゲート電極１６下のｎ型ベー
ス層１１へ注入されない様にする事ができる。従って、
第一の原理によって寄生サイリスタのラッチアップの防
止とターンオフ時間の短縮を同時に達成できる。また、
他の特性を劣化させない点も第一の実施例と同様であ
る。ここで、ヘテロ接合は正孔のみに対するポテンシャ
ル障壁なので、電子電流はヘテロ接合を流れることがで
きる。従って、ヘテロ接合はｐ型ベース層１２と接する
部分まで形成することができる。
た構造では、置換した部分の半導体材料と不純物濃度と
を調節することによって、ヘテロ接合を正孔のみに対す
るポテンシャル障壁とすることができる。従って、この
様な構造にすれば、正孔がゲート電極１６下のｎ型ベー
ス層１１へ注入されない様にする事ができる。従って、
第一の原理によって寄生サイリスタのラッチアップの防
止とターンオフ時間の短縮を同時に達成できる。また、
他の特性を劣化させない点も第一の実施例と同様であ
る。ここで、ヘテロ接合は正孔のみに対するポテンシャ
ル障壁なので、電子電流はヘテロ接合を流れることがで
きる。従って、ヘテロ接合はｐ型ベース層１２と接する
部分まで形成することができる。
【００３２】次に、図１８及び図１９を用いて、図３に
示した本発明の第三の実施例におけるＩＧＢＴの製造方
法の一例を示す。先ず、図１８(a)に示す様に、ｐ型コ
レクタ層となるｐ型Si基板３１０にエピタキシャル成長
法により、ｎ型エピタキシャルSi層３２０を形成する。
次に、図１８(b)に示す様に、このｎ型エピタキシャルS
i層３２０の表面にレジスト３３０でパターニングし、
拡散法または高エネルギーイオン打ち込み法によりｐ型
Si基板３１０との境界にｎ型不純物の高濃度層４１０を
形成する。次に、レジスト３３０を除去し、図１９(a)
に示す様に、更に表面全面にｎ型Si層をエピタキシャル
成長する。次に、図１９(b)に示す様に、このｎ型エピ
タキシャルSi層３２０の表面にレジスト３３０でパター
ニングし、拡散法または高エネルギーイオン打ち込み法
により、所望の位置にｎ型不純物の高濃度層４１０を形
成する。その後、レジスト３３０を除去してｎ型Si層を
エピタキシャル成長し、拡散法によりｐ型ベース層、及
びｎ型エミッタ層を形成し、更にCVD法及び蒸着により
ゲート絶縁膜、ゲート電極、エミッタ電極及びコレクタ
電極を形成すると、図３に示す本発明の第三の実施例に
おけるＩＧＢＴが完成する。
示した本発明の第三の実施例におけるＩＧＢＴの製造方
法の一例を示す。先ず、図１８(a)に示す様に、ｐ型コ
レクタ層となるｐ型Si基板３１０にエピタキシャル成長
法により、ｎ型エピタキシャルSi層３２０を形成する。
次に、図１８(b)に示す様に、このｎ型エピタキシャルS
i層３２０の表面にレジスト３３０でパターニングし、
拡散法または高エネルギーイオン打ち込み法によりｐ型
Si基板３１０との境界にｎ型不純物の高濃度層４１０を
形成する。次に、レジスト３３０を除去し、図１９(a)
に示す様に、更に表面全面にｎ型Si層をエピタキシャル
成長する。次に、図１９(b)に示す様に、このｎ型エピ
タキシャルSi層３２０の表面にレジスト３３０でパター
ニングし、拡散法または高エネルギーイオン打ち込み法
により、所望の位置にｎ型不純物の高濃度層４１０を形
成する。その後、レジスト３３０を除去してｎ型Si層を
エピタキシャル成長し、拡散法によりｐ型ベース層、及
びｎ型エミッタ層を形成し、更にCVD法及び蒸着により
ゲート絶縁膜、ゲート電極、エミッタ電極及びコレクタ
電極を形成すると、図３に示す本発明の第三の実施例に
おけるＩＧＢＴが完成する。
【００３３】以上、製造方法はｎ型不純物の高濃度層を
形成する場合について説明したが、Si以外の元素の打ち
込みを上記のｎ型不純物の打ち込みと同様に行なえば、
ヘテロ接合を有する本発明のＩＧＢＴを作成できる。
形成する場合について説明したが、Si以外の元素の打ち
込みを上記のｎ型不純物の打ち込みと同様に行なえば、
ヘテロ接合を有する本発明のＩＧＢＴを作成できる。
【００３４】また、本発明は、図６の様にポテンシャル
障壁１１０ｃとして絶縁体を用いた場合も有効である。
この様な構造も、酸素の様な元素の打ち込みを上記のｎ
型不純物の打ち込みと同様に行なえば作製できる。ここ
で、MOSFET構造による電子電流を流すために、ｐ型ベー
ス層に接する領域は絶縁体で置換しない。
障壁１１０ｃとして絶縁体を用いた場合も有効である。
この様な構造も、酸素の様な元素の打ち込みを上記のｎ
型不純物の打ち込みと同様に行なえば作製できる。ここ
で、MOSFET構造による電子電流を流すために、ｐ型ベー
ス層に接する領域は絶縁体で置換しない。
【００３５】次に、図７を用いて、第四の実施例を説明
する。図７は、本発明の第四の実施例におけるＩＧＢＴ
の断面図である。本実施例の特徴は、ｎ型ベース層１１
のゲート電極１６下層の領域からエミッタ電極１５下層
以外の領域に至る範囲の領域とｐ型ベース層１２との境
界を絶縁体１１０ｄで置換して、正孔に対するポテンシ
ャル障壁を形成したところにある。図７に示す構造で
は、正孔がｎ型ベース層１１のゲート電極１６下層の領
域からエミッタ電極１５下層以外の領域に至る範囲の領
域に注入されても、正孔がｐ型ベース層１２を横切って
エミッタ電極１５へ抜けることがないので、図１１に示
した第二の原理によって寄生サイリスタがラッチアップ
しない。
する。図７は、本発明の第四の実施例におけるＩＧＢＴ
の断面図である。本実施例の特徴は、ｎ型ベース層１１
のゲート電極１６下層の領域からエミッタ電極１５下層
以外の領域に至る範囲の領域とｐ型ベース層１２との境
界を絶縁体１１０ｄで置換して、正孔に対するポテンシ
ャル障壁を形成したところにある。図７に示す構造で
は、正孔がｎ型ベース層１１のゲート電極１６下層の領
域からエミッタ電極１５下層以外の領域に至る範囲の領
域に注入されても、正孔がｐ型ベース層１２を横切って
エミッタ電極１５へ抜けることがないので、図１１に示
した第二の原理によって寄生サイリスタがラッチアップ
しない。
【００３６】ここで、MOSFET構造による電子電流を流す
ために、ゲートに接する領域（図７のＤ）は絶縁体で置
換しない。また、図７に示す構造において、ｎ型ベース
層１１のゲート電極１６下層の領域からエミッタ電極１
５下層以外の領域に至る範囲の領域とｐ型ベース層１２
との境界を、ｎ型不純物の高濃度層１２０又はSiと異な
るバンドギャップエネルギーを有する半導体層１２０ｄ
の様な正孔のみに対するポテンシャル障壁を形成する材
料で置換する場合は、図８の様に、ゲートに接する領域
まで置換すれば良い。
ために、ゲートに接する領域（図７のＤ）は絶縁体で置
換しない。また、図７に示す構造において、ｎ型ベース
層１１のゲート電極１６下層の領域からエミッタ電極１
５下層以外の領域に至る範囲の領域とｐ型ベース層１２
との境界を、ｎ型不純物の高濃度層１２０又はSiと異な
るバンドギャップエネルギーを有する半導体層１２０ｄ
の様な正孔のみに対するポテンシャル障壁を形成する材
料で置換する場合は、図８の様に、ゲートに接する領域
まで置換すれば良い。
【００３７】図７、及び図８に示すそれぞれのポテンシ
ャル障壁の端部ｄ１、及びｄ２は、図１１に示すよう
に、エミッタ電極１５の近傍まで延長しても、ポテンシ
ャル障壁としての機能を果たす。また、本実施例のＩＧ
ＢＴも、第三の実施例と同様の方法で作製できる。
ャル障壁の端部ｄ１、及びｄ２は、図１１に示すよう
に、エミッタ電極１５の近傍まで延長しても、ポテンシ
ャル障壁としての機能を果たす。また、本実施例のＩＧ
ＢＴも、第三の実施例と同様の方法で作製できる。
【００３８】以上の実施例は全てコレクタ層の導電型が
ｐ型の場合であるが、本発明は導電型を逆にしても有効
である。すなわち、これまでの実施例の図面及び説明に
おいて、コレクタ層１をｎ型、ベース層２をｐ型、ベー
ス層３をｎ型、及びエミッタ層４をｐ型にしても、本発
明を適用できる。その場合、ポテンシャル障壁は、コレ
クタ層１の多数キャリアである電子が、コレクタ層１か
らゲート電極１６下層の領域を経由してエミッタ電極１
５下層の領域へ注入されるのを防止する。
ｐ型の場合であるが、本発明は導電型を逆にしても有効
である。すなわち、これまでの実施例の図面及び説明に
おいて、コレクタ層１をｎ型、ベース層２をｐ型、ベー
ス層３をｎ型、及びエミッタ層４をｐ型にしても、本発
明を適用できる。その場合、ポテンシャル障壁は、コレ
クタ層１の多数キャリアである電子が、コレクタ層１か
らゲート電極１６下層の領域を経由してエミッタ電極１
５下層の領域へ注入されるのを防止する。
【００３９】叉、本発明はSi以外の半導体基板を用いて
も有効である。また、以上の説明は単位セルについて行
なったが、絶縁ゲート型バイポーラトランジスタを実際
に使用する際には、上記単位セルを複数個集積して使
う。
も有効である。また、以上の説明は単位セルについて行
なったが、絶縁ゲート型バイポーラトランジスタを実際
に使用する際には、上記単位セルを複数個集積して使
う。
【００４０】
【発明の効果】本発明によれば、絶縁ゲート型バイポー
ラトランジスタにおいて、コレクタ層に隣接するベース
層内にコレクタ層における多数キャリヤに対するポテン
シャル障壁を設ける事により、チャネル形成部における
不純物濃度やキャリヤのライフタイムを変えずに、コレ
クタ層に隣接するベース層のゲート電極の下層の領域か
らエミッタ電極の下層以外の領域に至るまでの範囲の領
域に、コレクタ層における多数キャリヤが注入されない
様にできるので、寄生サイリスタのラッチアップ防止と
ターンオフ時間の短縮とが同時に達成でき、且つ、他の
特性を損なわずにこれが可能となる。
ラトランジスタにおいて、コレクタ層に隣接するベース
層内にコレクタ層における多数キャリヤに対するポテン
シャル障壁を設ける事により、チャネル形成部における
不純物濃度やキャリヤのライフタイムを変えずに、コレ
クタ層に隣接するベース層のゲート電極の下層の領域か
らエミッタ電極の下層以外の領域に至るまでの範囲の領
域に、コレクタ層における多数キャリヤが注入されない
様にできるので、寄生サイリスタのラッチアップ防止と
ターンオフ時間の短縮とが同時に達成でき、且つ、他の
特性を損なわずにこれが可能となる。
【００４１】また、コレクタ層に隣接するベース層内で
あって、これと隣接するもう一方のベース層との境界
に、コレクタ層における多数キャリヤに対するポテンシ
ャル障壁を設ける事により、コレクタ層に隣接するベー
ス層のゲート電極の下層の領域からエミッタ電極の下層
以外の領域に至る範囲の領域を経由し、さらに、エミッ
タ層に隣接するベース層を経由して、コレクタ層におけ
る多数キャリヤがエミッタ電極へ流れないようにした場
合には、他の特性を損なわずに寄生サイリスタのラッチ
アップが防止できる。
あって、これと隣接するもう一方のベース層との境界
に、コレクタ層における多数キャリヤに対するポテンシ
ャル障壁を設ける事により、コレクタ層に隣接するベー
ス層のゲート電極の下層の領域からエミッタ電極の下層
以外の領域に至る範囲の領域を経由し、さらに、エミッ
タ層に隣接するベース層を経由して、コレクタ層におけ
る多数キャリヤがエミッタ電極へ流れないようにした場
合には、他の特性を損なわずに寄生サイリスタのラッチ
アップが防止できる。
【図１】本発明による第一の実施例を示す図である。
【図２】本発明による第二の実施例を示す図である。
【図３】本発明による第三の実施例を示す図である。
【図４】本発明による第三の実施例を示す図である。
【図５】本発明による第三の実施例を示す図である。
【図６】本発明による第三の実施例を示す図である。
【図７】本発明による第四の実施例を示す図である。
【図８】本発明による第四の実施例を示す図である。
【図９】従来の絶縁ゲート型バイポーラトランジスタの
構造を示す断面図である。
構造を示す断面図である。
【図１０】本発明の第一の原理を説明するための断面図
である。
である。
【図１１】本発明の第二の原理を説明するための断面図
である。
である。
【図１２】第二の実施例の製造方法を説明するための図
である。
である。
【図１３】第二の実施例の製造方法を説明するための図
である。
である。
【図１４】第二の実施例の製造方法を説明するための図
である。
である。
【図１５】第二の実施例の製造方法を説明するための図
である。
である。
【図１６】第二の実施例の製造方法を説明するための図
である。
である。
【図１７】第二の実施例の製造方法を説明するための図
である。
である。
【図１８】第三の実施例の製造方法を説明するための図
である。
である。
【図１９】第三の実施例の製造方法を説明するための図
である。
である。
１…コレクタ層、２…コレクタ層に隣接するベース層、
３…エミッタ層に隣接するベース層、４…エミッタ層、
１０…ｐ型コレクタ層、１１…ｎ型ベース層、１２…ｐ
型ベース層、１３…ｎ型エミッタ層、１４…コレクタ電
極、１５…エミッタ電極、１６…ゲート電極、１７…ゲ
ート絶縁膜、１１０…絶縁体、１１１…絶縁体、１２０
…ｎ型不純物の高濃度層若しくはSiと異なるバンドギャ
ップエネルギーを有する半導体層、２１０…正孔に対す
るポテンシャル障壁、３１０…ｐ型Si基板、３２０…ｎ
型エピタキシャルSi層、３３０…レジスト、３４０…ｎ
型多結晶Si、３５０…ｐ型多結晶Si、４１０…ｎ型不純
物の高濃度層。
３…エミッタ層に隣接するベース層、４…エミッタ層、
１０…ｐ型コレクタ層、１１…ｎ型ベース層、１２…ｐ
型ベース層、１３…ｎ型エミッタ層、１４…コレクタ電
極、１５…エミッタ電極、１６…ゲート電極、１７…ゲ
ート絶縁膜、１１０…絶縁体、１１１…絶縁体、１２０
…ｎ型不純物の高濃度層若しくはSiと異なるバンドギャ
ップエネルギーを有する半導体層、２１０…正孔に対す
るポテンシャル障壁、３１０…ｐ型Si基板、３２０…ｎ
型エピタキシャルSi層、３３０…レジスト、３４０…ｎ
型多結晶Si、３５０…ｐ型多結晶Si、４１０…ｎ型不純
物の高濃度層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 仁司 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大倉 康幸 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 智 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田中 順子 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 丸山 貴志子 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (11)
- 【請求項１】第一導電型コレクタ層に積層した第二導電
型ベース層の一部の表面から内部の領域に第一導電型ベ
ース層を形成し、前記第一導電型ベース層の一部の表面
から内部の領域に第二導電型エミッタ層を形成し、前記
第一導電型ベース層の表面と前記第二導電型エミッタ層
の表面の一部とに股がって接して設けたエミッタ電極、
及び前記第二導電型エミッタ層を介して前記エミッタ電
極に対峙し、かつ、前記第一導電型ベース層の表面と前
記第二導電型ベース層の表面とに股がって絶縁層を介し
て設けたゲート電極を有する絶縁ゲート型バイポーラト
ランジスタにおいて、 前記第二導電型ベース層内の前記第一導電型ベース層と
前記第二導電型ベース層との双方が前記絶縁層と接する
第１の領域の下層から前記エミッタ電極の接する領域の
下層の間のいずれかの位置に設けた境界と前記第一導電
型コレクタ層とに隣接した領域に、前記第１の領域を含
み前記第一導電型コレクタ層から前記第二導電型ベース
層の前記エミッタ電極に接する領域の下層以外の領域に
至るまでの任意の領域への第一導電型多数キャリヤの注
入を防止するポテンシャル障壁を形成したことを特徴と
する絶縁ゲート型バイポーラトランジスタ。 - 【請求項２】第一導電型コレクタ層に積層した第二導電
型ベース層の一部の表面から内部の領域に第一導電型ベ
ース層を形成し、前記第一導電型ベース層の一部の表面
から内部の領域に第二導電型エミッタ層を形成し、前記
第一導電型ベース層の表面と前記第二導電型エミッタ層
の表面の一部とに股がって接して設けたエミッタ電極、
及び前記第二導電型エミッタ層を介して前記エミッタ電
極に対峙し、かつ、前記第一導電型ベース層の表面と前
記第二導電型ベース層の表面とに股がって絶縁層を介し
て設けたゲート電極を有する絶縁ゲート型バイポーラト
ランジスタにおいて、 前記第二導電型ベース層内の前記第一導電型ベース層と
前記第二導電型ベース層との双方が前記絶縁層と接する
領域を含み前記第一導電型コレクタ層から前記第二導電
型ベース層の前記エミッタ電極に接する領域の下層以外
の領域に至るまでの任意の領域への第一導電型多数キャ
リヤの注入を防止するポテンシャル障壁を形成したこと
を特徴とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項３】第一導電型コレクタ層に積層した第二導電
型ベース層の一部の表面から内部の領域に第一導電型ベ
ース層を形成し、前記第一導電型ベース層の一部の表面
から内部の領域に第二導電型エミッタ層を形成し、前記
第一導電型ベース層の表面と前記第二導電型エミッタ層
の表面の一部とに股がって接して設けたエミッタ電極、
及び前記第二導電型エミッタ層を介して前記エミッタ電
極に対峙し、かつ、前記第一導電型ベース層の表面と前
記第二導電型ベース層の表面とに股がって絶縁層を介し
て設けたゲート電極を有する絶縁ゲート型バイポーラト
ランジスタにおいて、 前記第二導電型ベース層内の前記第一導電型ベース層と
前記第二導電型ベース層との双方が前記絶縁層と接する
第１の領域の下層から前記エミッタ電極の接する領域の
下層の間のいずれかの位置に設けた境界から前記第一導
電型ベース層、前記第二導電型ベース層及び前記絶縁層
が接する位置に至る前記第一導電型ベース層とに隣接し
た領域に、前記第二導電型ベース層の前記第１の領域か
ら前記エミッタ電極の下層以外の領域に至るまでの任意
の領域から前記第一導電型コレクタ層を経由して前記エ
ミッタ電極への第一導電型多数キャリヤの注入を防止す
るポテンシャル障壁を形成したことを特徴とする絶縁ゲ
ート型バイポーラトランジスタ。 - 【請求項４】第一導電型コレクタ層に積層した第二導電
型ベース層の一部の表面から内部の領域に第一導電型ベ
ース層を形成し、前記第一導電型ベース層の一部の表面
から内部の領域に第二導電型エミッタ層を形成し、前記
第一導電型ベース層の表面と前記第二導電型エミッタ層
の表面の一部とに股がって接して設けたエミッタ電極、
及び前記第二導電型エミッタ層を介して前記エミッタ電
極に対峙し、かつ、前記第一導電型ベース層の表面と前
記第二導電型ベース層の表面とに股がって絶縁層を介し
て設けたゲート電極を有する絶縁ゲート型バイポーラト
ランジスタにおいて、 前記第二導電型ベース層内の前記第一導電型ベース層と
前記第二導電型ベース層との双方が前記絶縁層と接する
領域から前記エミッタ電極の下層以外の領域に至るまで
の任意の領域から前記第一導電型コレクタ層を経由して
前記エミッタ電極への第一導電型多数キャリヤの注入を
防止するポテンシャル障壁を形成したことを特徴とする
絶縁ゲート型バイポーラトランジスタ。 - 【請求項５】前記ポテンシャル障壁を絶縁体で構成する
ことを特徴とする請求項１から４記載の絶縁ゲート型バ
イポーラトランジスタ。 - 【請求項６】前記ポテンシャル障壁を第二導電型不純物
の高濃度層で構成することを特徴とする請求項１から４
記載の絶縁ゲート型バイポーラトランジスタ。 - 【請求項７】前記ポテンシャル障壁を前記ポテンシャル
障壁以外の領域を構成する半導体と異なるバンドギャッ
プエネルギーを有する半導体で構成することを特徴とす
る請求項１から４記載の絶縁ゲート型バイポーラトラン
ジスタ。 - 【請求項８】前記第二導電型ベース層の前記エミッタ電
極の下層以外の領域において、前記ポテンシャル障壁以
外の領域が他の領域を構成する半導体の第二導電型の多
結晶で構成されることを特徴とする請求項１記載の絶縁
ゲート型バイポーラトランジスタ。 - 【請求項９】前記第二導電型ベース層の前記ゲート電極
の下層の領域において、前記ポテンシャル障壁以外の領
域が他の領域を構成する半導体の第二導電型の多結晶で
構成されることを特徴とする請求項１記載の絶縁ゲート
型バイポーラトランジスタ。 - 【請求項１０】第一導電型コレクタ層に積層した第二導
電型ベース層の一部の表面から内部の領域に第一導電型
ベース層を形成し、前記第一導電型ベース層の一部の表
面から内部の領域に第二導電型エミッタ層を形成し、前
記第一導電型ベース層の表面と前記第二導電型エミッタ
層の表面の一部とに股がって接して設けたエミッタ電
極、及び前記第二導電型エミッタ層を介して前記エミッ
タ電極に対峙し、かつ、前記第一導電型ベース層の表面
と前記第二導電型ベース層の表面とに股がって絶縁層を
介して設けたゲート電極を有する絶縁ゲート型バイポー
ラトランジスタにおいて、 前記第二導電型ベース層内の前記第一導電型ベース層と
前記第二導電型ベース層との双方が前記絶縁層と接する
第１の領域の下層から前記エミッタ電極の接する領域の
下層の間のいずれかの位置に設けた境界、前記第一導電
型コレクタ層との境界、及び前記第一導電型ベース層と
の境界に囲まれた領域内に、前記第一導電型コレクタ層
から前記第二導電型ベース層の前記エミッタ電極に接す
る領域の下層以外の領域への第一導電型多数キャリヤの
注入を防止するポテンシャル障壁を形成したことを特徴
とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項１１】第一導電型コレクタ層に積層した第二導
電型ベース層の一部の表面から内部の領域に第一導電型
ベース層を形成し、前記第一導電型ベース層の一部の表
面から内部の領域に第二導電型エミッタ層を形成し、前
記第一導電型ベース層の表面と前記第二導電型エミッタ
層の表面の一部とに股がって接して設けたエミッタ電
極、及び前記第二導電型エミッタ層を介して前記エミッ
タ電極に対峙し、かつ、前記第一導電型ベース層の表面
と前記第二導電型ベース層の表面とに股がって絶縁層を
介して設けたゲート電極を有する絶縁ゲート型バイポー
ラトランジスタにおいて、 前記第一導電型コレクタ層から前記第二導電型ベース層
の前記エミッタ電極に接する領域の下層以外への第一導
電型多数キャリヤの注入を防止するポテンシャル障壁を
形成したことを特徴とする絶縁ゲート型バイポーラトラ
ンジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048957A JPH06268227A (ja) | 1993-03-10 | 1993-03-10 | 絶縁ゲート型バイポーラトランジスタ |
| EP94103116A EP0615292A1 (en) | 1993-03-10 | 1994-03-02 | Insulated gate bipolar transistor |
| KR1019940004211A KR940022887A (ko) | 1993-03-10 | 1994-03-04 | 절연게이트형 바이폴라 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048957A JPH06268227A (ja) | 1993-03-10 | 1993-03-10 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268227A true JPH06268227A (ja) | 1994-09-22 |
Family
ID=12817765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5048957A Pending JPH06268227A (ja) | 1993-03-10 | 1993-03-10 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0615292A1 (ja) |
| JP (1) | JPH06268227A (ja) |
| KR (1) | KR940022887A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098304A (ja) * | 1995-06-19 | 1997-01-10 | Siemens Ag | 良好な導通特性を備えたｍｏｓ半導体素子 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1179853A1 (en) * | 1994-09-16 | 2002-02-13 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
| US5751024A (en) * | 1995-03-14 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device |
| US6001678A (en) * | 1995-03-14 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device |
| EP0837508A3 (en) * | 1996-10-18 | 1999-01-20 | Hitachi, Ltd. | Semiconductor device and electric power conversion apparatus therewith |
| DE19707513A1 (de) * | 1997-02-25 | 1998-09-24 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
| DE19743265A1 (de) * | 1997-09-30 | 1999-04-08 | Siemens Ag | Halbleiter-Leistungsbauelement mit erhöhter Latch-up-Festigkeit |
| DE10001128C1 (de) * | 2000-01-13 | 2001-09-27 | Infineon Technologies Ag | Halbleiterbauelement |
| JP4020195B2 (ja) | 2002-12-19 | 2007-12-12 | 三菱電機株式会社 | 誘電体分離型半導体装置の製造方法 |
| JP5011681B2 (ja) | 2004-12-02 | 2012-08-29 | 日産自動車株式会社 | 半導体装置 |
| US7728402B2 (en) | 2006-08-01 | 2010-06-01 | Cree, Inc. | Semiconductor devices including schottky diodes with controlled breakdown |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US8629509B2 (en) | 2009-06-02 | 2014-01-14 | Cree, Inc. | High voltage insulated gate bipolar transistors with minority carrier diverter |
| US8193848B2 (en) | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
| US8541787B2 (en) | 2009-07-15 | 2013-09-24 | Cree, Inc. | High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US8415671B2 (en) | 2010-04-16 | 2013-04-09 | Cree, Inc. | Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices |
| CN111524971A (zh) * | 2020-01-09 | 2020-08-11 | 杭州电子科技大学 | 4H-SiC沟槽绝缘栅双极型晶体管 |
| CN113497112B (zh) * | 2020-03-19 | 2023-05-05 | 广东美的白色家电技术创新中心有限公司 | 绝缘栅双极型晶体管、智能功率器件及电子产品 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DK157272C (da) * | 1978-10-13 | 1990-04-30 | Int Rectifier Corp | Mosfet med hoej effekt |
| JPS62298120A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6490561A (en) * | 1987-09-30 | 1989-04-07 | Mitsubishi Electric Corp | Semiconductor device |
| JPH01282872A (ja) * | 1988-05-09 | 1989-11-14 | Matsushita Electron Corp | 半導体装置 |
| JP2768362B2 (ja) * | 1988-09-17 | 1998-06-25 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| JPH02208976A (ja) * | 1989-02-09 | 1990-08-20 | Nissan Motor Co Ltd | 電導度変調型ｍｏｓｆｅｔ |
| EP0405200A1 (de) * | 1989-06-30 | 1991-01-02 | Asea Brown Boveri Ag | MOS-gesteuertes, bipolares Leistungshalbleiter-Bauelement |
| JP2752184B2 (ja) * | 1989-09-11 | 1998-05-18 | 株式会社東芝 | 電力用半導体装置 |
-
1993
- 1993-03-10 JP JP5048957A patent/JPH06268227A/ja active Pending
-
1994
- 1994-03-02 EP EP94103116A patent/EP0615292A1/en not_active Withdrawn
- 1994-03-04 KR KR1019940004211A patent/KR940022887A/ko not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098304A (ja) * | 1995-06-19 | 1997-01-10 | Siemens Ag | 良好な導通特性を備えたｍｏｓ半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0615292A1 (en) | 1994-09-14 |
| KR940022887A (ko) | 1994-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6118150A (en) | Insulated gate semiconductor device and method of manufacturing the same | |
| US6091086A (en) | Reverse blocking IGBT | |
| JPH06268227A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2663679B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| US4989058A (en) | Fast switching lateral insulated gate transistors | |
| JPH06196705A (ja) | 逆導通型絶縁ゲートバイポーラトランジスタ及びその製造方法 | |
| CA1252225A (en) | Lateral insulated gate transistors with coupled anode and gate regions | |
| KR100194668B1 (ko) | 전력용 절연 게이트 바이폴라 트랜지스터 | |
| US5270230A (en) | Method for making a conductivity modulation MOSFET | |
| WO2009051812A1 (en) | Variable threshold trench igbt with offset emitter contacts | |
| US5264378A (en) | Method for making a conductivity modulation MOSFET | |
| US5981983A (en) | High voltage semiconductor device | |
| JP2004039893A (ja) | 異種材料を利用した半導体装置 | |
| KR0114765Y1 (ko) | 모스(mos) 게이트 구동형 다이리스터 | |
| JP2004221370A (ja) | 半導体装置 | |
| JPH08340103A (ja) | 電力用半導体装置 | |
| JP4761011B2 (ja) | サイリスタを有する半導体装置及びその製造方法 | |
| JP5292157B2 (ja) | 横型絶縁ゲートバイポーラトランジスタおよびその製造方法 | |
| JPH11195784A (ja) | 絶縁ゲート形半導体素子 | |
| JPS639386B2 (ja) | ||
| US20250185351A1 (en) | Reverse conducting igbt power device and preparation method therefor, and electronic device | |
| JP2004006602A (ja) | 半導体装置 | |
| KR100218261B1 (ko) | 모스 제어형 사이리스터 및 그 제조방법 | |
| JP3288878B2 (ja) | 半導体装置 | |
| KR100486346B1 (ko) | 전력용반도체소자및그제조방법 |