JPH09186341A - 薄膜トランジスタ及びその製造方法 - Google Patents

薄膜トランジスタ及びその製造方法

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JPH09186341A JP8294653A JP29465396A JPH09186341A JP H09186341 A JPH09186341 A JP H09186341A JP 8294653 A JP8294653 A JP 8294653A JP 29465396 A JP29465396 A JP 29465396A JP H09186341 A JPH09186341 A JP H09186341A
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Abstract

(57)【要約】 【課題】 オン／オフ電流比を大きくした薄膜トランジ
スタを提供すること。 【解決手段】 本発明の薄膜トランジスタは、チャネル
をゲート電極の上下にそれぞれ形成させた二重チャネル
構造とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ及
びその製造方法に係り、さらに詳しくはオン電流を増加
させてオン／オフ電流比を向上させるようにしたデュア
ルチャネル構造の薄膜トランジスタ及びその製造方法に
関する。
【０００２】
【従来の技術】通常、薄膜トランジスタは１Ｍ級以上の
ＳＲＡＭセル等で負荷抵抗器の代わりに使用されるか、
或いは液晶表示装置で各画素領域の画像データ信号をス
イッチングするスイッチング素子として使用される。こ
のようにいろんな分野で使用される薄膜トランジスタ
は、そのオフ電流を減少させ且つオン電流を増加させて
オン／オフ電流比を大きくすることによって、ＳＲＡＭ
セルの消費電力、具体的には待機状態における電力消耗
を小さくするとともに記憶特性を向上させることができ
る。
【０００３】このような目的で提案されたものとして、
例えば本出願人が特許を得た米国特許第５，４２２，１
０２号に開示された薄膜トランジスタがある。即ち、前
記薄膜トランジスタは図１に示すように、絶縁基板１１
上にゲートキャップ絶縁膜１３で覆われるゲート電極１
２が形成されており、前記ゲート電極１２及びゲートキ
ャップ絶縁膜１３の一方の側には絶縁膜の側壁１６が形
成されている。前記ゲート電極１２及びゲートキャップ
絶縁膜１３を含む基板１１上にはゲート絶縁膜１４と半
導体層１５が順次形成されている。その半導体層１５の
ゲート電極１２の側壁を形成させていない側に沿ったほ
ぼ垂直方向の部分にチャネル領域Ｃを形成させている。
そして、その半導体層のゲート電極に沿った垂直分の上
側部の絶縁膜１４の厚さに相当する部分に低濃度の不純
物層を有するＬＤＤ領域が形成されており、ＬＤＤ領域
の下側で前記ゲートキャップ絶縁膜１３の厚さに相当す
る部分にはオフセット領域を、さらにその下側に前記チ
ャネル領域を形成させている。オフセット領域及びＬＤ
Ｄ領域の両側にはドレイン／ソース領域が形成されてい
る。
【０００４】
【発明が解決しようとする課題】前記構成の薄膜トラン
ジスタによれば、半導体層１５内のチャネル領域Ｃに続
いて形成されているオフセット領域と低濃度層のＬＤＤ
領域とによってオフ電流が減少するようにすることによ
り、オン／オフ電流比を増加させた。しかし、前記薄膜
トランジスタはオン電流の流れるチャネルが一つしか形
成されていないために、オン電流値を大幅に増加させる
ことができない。これにより、オン／オフ電流比の増加
は制限を受けざるを得ないという問題点があった。
【０００５】従って、本発明はかかる従来技術の問題点
を鑑みて発明したもので、その目的はオン電流をより増
加させることにより、オン／オフ電流比を大きくした薄
膜トランジスタを提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の薄膜トランジスタは、チャネル構造を二重
構造としたことを特徴とするものである。より具体的に
は、基板上に所定の幅と長さとを有するように形成され
た第１活性層と、所定の幅で前記第１活性層をまたぐよ
うに形成させたゲート電極と、所定の幅で第１活性層と
交差するように、かつゲート電極をまたぐように形成さ
れ絶縁基板状で前記第１活性層と電気的に連結された第
２活性層と、前記第１及び第２活性層の所定の領域に形
成された不純物領域とを含む薄膜トランジスタである。
【０００７】本発明の薄膜トランジスタの製造方法は、
基板上にパターン化された任意層を形成する工程と、前
記任意層をまたぐようにかつ交差するように前記基板及
び任意層上にゲート電極を形成する工程と、前記任意層
を除去する工程と、前記任意層が除去された部分を含ん
だ前記ゲート電極の表面にゲート絶縁膜を形成する工程
と、前記任意層が除去されたゲート電極の下部、そして
ゲート電極の上部に前記ゲート電極と交差するように所
定の幅の活性層を形成する工程と、前記ゲート電極の両
側の活性層に不純物領域を形成する工程とを含むことを
特徴とする。
【０００８】
【発明の実施の形態】以下、添付図面を参照して本発明
の一実施の形態を説明する。図２（ａ）は図２（ｂ）の
Ａ−Ａ’線における断面図であり、図２（ｂ）は本発明
による薄膜トランジスタの概略的な斜視図である。。本
発明の薄膜トランジスタは図２（ａ）及び（ｂ）に示す
ように、絶縁基板２０上にポリシリコンで形成されるゲ
ート電極２１と、前記ゲート電極２１の表面に沿って堆
積されたゲート酸化膜２２と、絶縁基板２０の表面と前
記ゲート酸化膜２２を介して前記ゲート電極２１の中央
部の下面によって形成される空間に形成される第１チャ
ネルの半導体領域２３と、前記ゲート電極２１の表面か
ら一側面にかけて形成された第２チャネルの半導体領域
２４とを含んでいる。
【０００９】そして、第１チャネルの半導体領域２３の
一端部と第２チャネルの半導体領域２４の一端部が接続
され、それらはオフセット領域２５を介してドレイン領
域２６と接続されている。また、ソース領域２７は前記
第２チャネルの半導体領域２４の他端部からゲート酸化
膜２２が形成されているゲート電極２１の垂直面に沿っ
て形成されるとともに、第１チャネルの半導体領域２３
と接続するように構成されている。
【００１０】次に、前記構造の本発明による薄膜トラン
ジスタの製造方法を図面に基づいて説明する。図３〜図
５は本発明の薄膜トランジスタの各製造工程の斜視図、
図６〜図７は図３〜図５のＡ−Ａ’線における断面図で
ある。図３（ａ）及び図６（ａ）に示すように、絶縁基
板３０上に窒化珪素膜を堆積した後、フォトエッチング
法を用いて所定の幅と高さとを有する四角形の断面を有
する細長い構造に前記窒化珪素膜３１をパターニングす
る。図３（ｂ）及び図６（ｂ）に示すように、前記パタ
ーニングされた窒化珪素膜３１を形成させた絶縁基板３
０上にポリシリコンを堆積した後、通常のフォトエッチ
ング法でパターニングして所定の幅のゲート電極３２を
形成する。したがって、ゲート電極３２は窒化珪素膜３
１をまたぐ中央のコ字状部分とその両脚部分から絶縁基
板３９に沿ってのびる平板状部分とからなる形状とな
る。そしてその長さ方向は窒化珪素膜３１の長さ方向に
交差している。幅及び厚さはほぼ一定である。
【００１１】図３（ｃ）及び図６（ｃ）に示すように、
前記パターニングされたゲート電極３２の下側の前記窒
化珪素膜３１を通常のウェットエッチングを用いて完全
に除去して、ゲート電極３２の中央のコ字状部分の上側
が基板から離隔して貫通する空間領域が形成される。窒
化珪素膜３１とポリシリコンとはエッチング比が異な
る。次に、図４（ｄ）及び図７（ｄ）に示すように、前
記ゲート電極３２の貫通空間の内側面を含んで全露出部
にゲート酸化膜３３を堆積する。さらに、図４（ｅ）及
び図７（ｅ）に示すように、前記ゲート電極３２に堆積
させた前記ゲート酸化膜３３の上からＰ型のボディポリ
シリコンを堆積する。その際、ボディシリコンはゲート
電極と基板との間にも堆積させられる。フォトエッチン
グ工程でそのボディポリシリコンを一定の幅でパターニ
ングした後、パターン化されたポリシリコン層３４をマ
スクとして前記ゲート電極の表面上に露出しているゲー
ト酸化膜３３を除去する。したがって、このボディポリ
シリコン層３４は所定の幅でゲート電極と交差し、ゲー
ト電極をまたぐ形状とされる。
【００１２】次に、図５（ｆ）及び図７（ｆ）に示すよ
うに、パターニングされたフォトレジスト３５を用いて
傾斜イオン注入して、前記ボディシリコン層３４のソー
ス領域３６、ゲート電極３２の上側に位置する第２チャ
ネル領域３８と、ゲート電極３２の下側に位置する第１
ャネル領域３７と、オフセット領域３９及びドレイン領
域４０を形成する。最後に、図５（ｇ）及び図７（ｇ）
に示すように、前記フォトレジスト３５を除去して少な
くともゲート電極３２の上側及び下側にそれぞれチャネ
ル領域を有する２層チャネル構造のＰＭＯＳＦＥＴを製
造する。
【００１３】前記本発明によるＰＭＯＳＦＥＴによれ
ば、オンされたとき電流通路がゲート電極３２の下側に
形成された第１チャネル領域３７と、ゲート電極３２の
上側に形成された第２チャネル領域３８によって従来の
シングルチャネルのＭＯＳＦＥＴよりオン電流が増加す
ることになる。一方、オフ電流はソース／ドレイン領域
間の電界による漏洩電流であって、ドレイン領域の断面
積に左右されるので、従来のシングルチャネルのＭＯＳ
ＦＥＴと変わらない。さらに、ゲート電極３２の上側に
形成された第２チャネル領域は、前記実施の形態のよう
に、ゲート電極領域の上側ばかりではなく側面にもチャ
ネルが形成されてオン電流を一層大きくすることができ
る。
【００１４】
【発明の効果】従って、本発明は従来のシングルチャネ
ルのＭＯＳＦＥＴと比較して、オン電流は増加するがオ
フ電流は従来と同様なので、オン／オフ電流比が大幅増
加することになり、セルの電力消耗を低減させるととも
に、記憶特性を向上させる効果がある。
【図面の簡単な説明】
【図１】 従来の薄膜トランジスタの断面図である。
【図２】 本発明の薄膜トランジスタの断面図及び斜視
図である。
【図３】 本発明の薄膜トランジスタの各製造工程にお
ける斜視図である。
【図４】 本発明の薄膜トランジスタの各製造工程にお
ける斜視図である。
【図５】 本発明の薄膜トランジスタの各製造工程にお
ける斜視図である。
【図６】 前記図３〜図５の各斜視図のＡ−Ａ’線にお
ける断面図をそれぞれ示す。
【図７】 前記図３〜図５の各斜視図のＡ−Ａ’線にお
ける断面図をそれぞれ示す。
【符号の説明】 ２０ 絶縁基板 ２１ ゲート電極 ２２ ゲート酸化膜 ２３ 第１チャネルの半導体領域 ２４ 第２チャネルの半導体領域 ２５ オフセット領域 ２６ ドレイン領域 ２７ ソース領域 ３０ 絶縁基板 ３１ 窒化珪素膜 ３２ ゲート電極 ３３ ゲート酸化膜 ３４ ポリシリコン層 ３５ フォトレジスト ３６ ソース領域 ３７ 第１チャネル領域 ３８ 第２チャネル領域 ３９ オフセット領域 ４０ ドレイン領域

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基板上に所定の幅と長さとを有するよう
    に形成された第１活性層と、 所定の幅で前記第１活性層をまたぐように形成させたゲ
    ート電極と、 所定の幅で第１活性層と交差するように、かつゲート電
    極をまたぐように形成され、絶縁基板上で前記第１活性
    層と電気的に連結された第２活性層と、 前記第１及び第２活性層の所定の領域に形成された不純
    物領域とを含む薄膜トランジスタ。
  2. 【請求項２】 第１及び第２活性層はボディポリシリコ
    ンを含むことを特徴とする請求項１記載の薄膜トランジ
    スタ。
  3. 【請求項３】 ゲート電極の下側に形成された第１活性
    層内の第１チャネル領域と、 第２活性層のゲート電極の上側に対応する部分に形成さ
    れる第２チャネル領域とをさらに含むことを特徴とする
    請求項１記載の薄膜トランジスタ。
  4. 【請求項４】 ゲート電極の一方の側の第１及び第２活
    性層に形成され、ゲート電極と不純物領域との間に位置
    するオフセット領域をさらに含むことを特徴とする請求
    項１記載の薄膜トランジスタ。
  5. 【請求項５】 基板上にパターン化された任意層を形成
    する工程と、 前記任意層をまたぐようにかつ交差するように前記基板
    及び任意層上にゲート電極を形成する工程と、 前記任意層を除去する工程と、 前記任意層が除去された部分を含んだ前記ゲート電極の
    表面にゲート絶縁膜を形成する工程と、 前記任意層が除去されたゲート電極の下部、そしてゲー
    ト電極の上部に前記ゲート電極と交差するように所定の
    幅の活性層を形成する工程と、 前記ゲート電極の両側の活性層に不純物領域を形成する
    工程とを含むことを特徴とする薄膜トランジスタの製造
    方法。
  6. 【請求項６】 前記任意層と前記ゲート電極はエッチン
    グ比が相違することを特徴とする請求項７記載の薄膜ト
    ランジスタの製造方法。
  7. 【請求項７】 前記ゲート電極の一側の不純物領域はゲ
    ート電極にオーバーラップし、他側の不純物領域は前記
    ゲート電極とオフセットされるように形成されることを
    特徴とする請求項５記載の薄膜トランジスタの製造方
    法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476398B1 (ko) * 1997-12-30 2005-07-05 주식회사 하이닉스반도체 반도체소자의박막트랜지스터및그형성방법
DE10012112C2 (de) * 2000-03-13 2002-01-10 Infineon Technologies Ag Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
FR2860099B1 (fr) * 2003-09-18 2006-01-06 St Microelectronics Sa Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu
US8052676B2 (en) * 2003-12-02 2011-11-08 Boston Scientific Scimed, Inc. Surgical methods and apparatus for stimulating tissue
US7608072B2 (en) 2003-12-02 2009-10-27 Boston Scientific Scimed, Inc. Surgical methods and apparatus for maintaining contact between tissue and electrophysiology elements and confirming whether a therapeutic lesion has been formed
US7371233B2 (en) * 2004-02-19 2008-05-13 Boston Scientific Scimed, Inc. Cooled probes and apparatus for maintaining contact between cooled probes and tissue
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
US8016822B2 (en) * 2005-05-28 2011-09-13 Boston Scientific Scimed, Inc. Fluid injecting devices and methods and apparatus for maintaining contact between fluid injecting devices and tissue
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7709313B2 (en) * 2005-07-19 2010-05-04 International Business Machines Corporation High performance capacitors in planar back gates CMOS
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
KR102312924B1 (ko) 2015-04-08 2021-10-14 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03101270A (ja) * 1989-09-14 1991-04-26 Sony Corp ポリシリコン薄膜トランジスタ
JPH0411771A (ja) * 1990-04-28 1992-01-16 Nec Corp 多結晶シリコントランジスタ及び半導体記憶装置
JPH0629535A (ja) * 1992-07-09 1994-02-04 Casio Comput Co Ltd 薄膜トランジスタ
JPH07135325A (ja) * 1993-09-17 1995-05-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH08148693A (ja) * 1994-09-22 1996-06-07 Sanyo Electric Co Ltd 薄膜トランジスタ及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57211779A (en) * 1981-06-23 1982-12-25 Nec Corp Field effect transistor
JPH02302044A (ja) * 1989-05-16 1990-12-14 Fujitsu Ltd 半導体装置の製造方法
DE69028669T2 (de) * 1989-07-31 1997-02-20 Canon Kk Dünnschicht-Transistor und seine Herstellung
US5095347A (en) * 1990-08-01 1992-03-10 Motorola, Inc. Plural transistor silicon on insulator structure with shared electrodes
JPH04114437A (ja) * 1990-09-04 1992-04-15 Fujitsu Ltd 半導体装置及びその製造方法
US5420055A (en) * 1992-01-22 1995-05-30 Kopin Corporation Reduction of parasitic effects in floating body MOSFETs
US5497019A (en) * 1994-09-22 1996-03-05 The Aerospace Corporation Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03101270A (ja) * 1989-09-14 1991-04-26 Sony Corp ポリシリコン薄膜トランジスタ
JPH0411771A (ja) * 1990-04-28 1992-01-16 Nec Corp 多結晶シリコントランジスタ及び半導体記憶装置
JPH0629535A (ja) * 1992-07-09 1994-02-04 Casio Comput Co Ltd 薄膜トランジスタ
JPH07135325A (ja) * 1993-09-17 1995-05-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH08148693A (ja) * 1994-09-22 1996-06-07 Sanyo Electric Co Ltd 薄膜トランジスタ及びその製造方法

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