JPH0411771A - 多結晶シリコントランジスタ及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は基板上に形成された多結晶シリコン層にソース
領域及びドレイン領域が形成された多結晶シリコントラ
ンジスタ及びスタティックメモリセルの負荷素子として
前記多結晶シリコントランジスタが使用されている半導
体記憶装置に関する。

［従来の技術］ 第４図は従来の多結晶シリコントランジスタの１例を示
す断面図である。多結晶シリコン層３２上にはＳｉＯ２
膜３９を介して、ゲート電極３３がパターン形成されて
いる。そして、このゲート電極３３の直下域を除く多結
晶シリコン層３２にはソース・ドレイン領域３４．３５
が適長間隔をおいて形成されている。

このように、従来の多結晶シリコントランジスタは、一
般のＳ　ＯＩ　（Ｓ１１１ｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａ
ｔｏｒ又はＳｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｏｎ　Ｉｎ５
ｕｌａｔｏｒ　）構造のトランジスタと路間−の構造を
有している。

本願発明者等は、多結晶シリコントランジスタのオフ電
流を減少させるために、ゲート電極をソース領域又はド
レイン領域に対してオフセットゲートとした多結晶シリ
コントランジスタを提案した（日経マイクロデバイス３
月号　１９８８年１２３〜１３０頁）。

第５図は、この多結晶シリコントランジスタを示す断面
図である。

多結晶シリコン層３２にはソース・ドレイン領域４４．
４５が形成されており、この多結晶シリコン層３２上に
はＳ　ｉ　０２１１Ｅ３９を介して、ゲート電極３３が
形成されている。この多結晶シリコントランジスタにお
いては、平面視でソース・ドレイン領域４５とゲート電
極３３とはオフセット量Ｓ３だけ離隔している。

このようにソース・ドレイン領域に対してオフセットが
設けられたゲート電極を有する多結晶シリコントランジ
スタにおいては、オフセ・ソト量Ｓ３等を最適化するこ
とにより、第４図に示す多結晶シリコントランジスタに
比してオン電流を殆ど減少させることなく、オフ電流を
１／１０程度に減少させることができる。

ところで、多結晶シリコントランジスタはオフ電流が比
較的少なく、オン電流が大きい。このため、多結晶シリ
コントランジスタをスタティックメモリセルの負荷素子
として使用することが提案されている（　ＩＥＥＥ　Ｅ
ｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ。

ＥＤＬ−４２７２〜２７４頁　１３８３年）。また、本
願発明者等は、多結晶シリコントランジスタを大容量ス
タティックメモリに適用することを提案した（ＶＬＳＩ
　５ＹＩＩＩＰＯＳＩυＭ　ＯＮ　ＶＬＳＩ　ＣＩＲＣ
ｌｌｌＴＳ　ＤＥＧＥＳＴ　０ＦＴＥＣＨＮＩＣＡＬ　
ＰＡＰＥＲ５４９〜５０頁　１９８８年）。

［発明が解決しようとする課題］ しかしながら、第４図に示す従来の多結晶シリコントラ
ンジスタは、オフ電流の低減が十分てはないという欠点
がある。また、第５図に示すオフセットゲート構造の多
結晶シリコントランジスタは、オン電流とオフ電流との
比がオフセットゲート構造でない多結晶シリコントラン
ジスタに比して改善されるものの、以下に示す問題点が
ある。

即ち、製造工程のバラツキにより、オフセット量Ｓ３を
一定に維持することが困難である。従って、所定のトラ
ンジスタの特性を安定して得ることができない。特に、
トランジスタのオフ電流特性のバラツキが大きい。また
、オフセット構造でない多結晶シリコントランジスタに
比してオン電流が僅かではあるが減少してしまう。

一方、スタティックメモリセルの負荷素子に使用するト
ランジスタとしては、オフ電流（リーク電流）が極めて
小さく、オン電流が大きいことが要求される。特に、大
容量のスタティックメモリにおいては、オフ電流を可及
的に小さクシ、単位長さ当たりのオン電流を大きくする
必要があり、従来の多結晶シリコントランジスタでは不
十分である。従って、従来の多結晶シリコントランジス
タを備えた半導体記憶装置には、スタティックメモリの
容量が増加した場合に、スタンバイ電流（メモリセルの
負荷素子のオフ電流）が大きくなるという問題点がある
。

本発明はかかる問題点に鑑みてなされたものであって、
所定のトランジスタ特性を容易に得ることができると共
に、オフ電流が小さく且つオン電流が大きい多結晶シリ
コントランジスタ及びこの多結晶シリコントランジスタ
を備えていてスタンバイ電流が小さい半導体記憶装置を
提供することを目的とする。

［課題を解決するための手段］ 本発明に係る多結晶７リコントランジスタは、ソース領
域及びドレイン領域が設けられた多結晶シリコン層と、
この多結晶ンリコン層の下方に絶縁膜を介して配置され
前記ソース領域及び前記ドレイン領域のうちの一方の領
域に対してオフセットが設けられた下方ゲート電極と、
前記多結晶シリコン層の上方に絶縁膜を介して配置され
前記ソース領域及び前記ドレイン領域のうちの他方の領
域に対してオフセットが設けられた上方ゲート電極とを
有することを特徴とする。

本発明に係る半導体記憶装置は、ソース領域及びドレイ
ン領域が設けられた多結晶シリコン層と、この多結晶シ
リコン層の下方に絶縁膜を介して配置され前記ソース領
域及び前記ドレイン領域のうちの一方の領域に対してオ
フセットが設けられた下方ゲート電極と、前記多結晶シ
リコン層の上方に絶縁膜を介して配置され前記ソース領
域及び前記ドレイン領域のうちの他方の領域に対してオ
フセットが設けられた上方ゲート電極とにより構成され
た多結晶シリコントランジスタをスタティックメモリセ
ルの負荷素子として存することを特徴とする。

［作用コ 本願の第１発明に係る多結晶シリコントランジスタはソ
ース領域及びドレイン領域が設けられた多結晶シリコン
層の下方及び上方に夫々下方ゲート電極及び上方ゲート
電極が設けられている。そして、下方ゲート電極はソー
ス領域及びドレイン領域のうちの一方の領域に対してオ
フセットが設けられており、上方ゲート電極はソース領
域及びドレイン領域のうちの他方の領域に対してオフセ
ットが設けられている。このように、本発明に係る多結
晶シリコントランジスタは、２つのゲート電極を有して
いるため、オン電流が従来に比して極めて大きい。また
、この２つのゲート電極はいずれもソース領域又はドレ
イン領域に対してオフセットが設けられているため、オ
フ電流が小さい。

更に、製造時に目ずれ（位置ずれ）が発生した場合は、
一方のゲート電極のオフセット量が減少してオフ電流が
増加するものの、他方のゲート電極のオフセット量は変
化しないか、又は増大する。

このため、目ずれが発生した場合のオフ電流の増加量は
、従来の多結晶シリコントランジスタに比して少ない。

本願の第２発明に係る多結晶シリコントランジスタを備
えた半導体記憶装置は、上述の構造の多結晶シリコント
ランジスタがスタティックメモリセルの負荷素子として
使用されているため、スタンバイ電流が少ない。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例に係る多結晶シリコントランジ
スタを示す断面図である。

基板（図示せず）土には下方ゲート電極１が所定の形状
に形成されており、このゲート電極１上を含む基板上に
はＳｉＯ２膜８が被覆されている。

このＳ　ｉｏ　２膜８上には多結晶シリコン層２が形成
されており、この多結晶シリコン履２には、不純物が高
濃度で導入されたソース・ドレイン領域４．５が適長間
隔をおいて相互に離隔して形成されている。この多結晶
シリコン層２上には５ｉ０２膜９が形成されており、こ
のＳｉＯ２膜θ上には上方ゲート電極３が選択的に形成
されている。そして、この上方ゲート電極３は、下方ゲ
ート電極１に電気的に接続されている。

下方のゲート電極１はソース・ドレイン領域４に対して
平面視でオフセット量Ｓ２だけ偏位しており、このソー
ス・ドレイン領域４に対してオフセットゲート電極にな
っている。また、上方のゲート電極３はソースｅドレイ
ン領域５に対して平面視でオフセット量ＳＩだけ偏位し
ており、このソース・ドレイン領域５に対してオフセッ
トゲート電極になっている。

本実施例に係る多結晶シリコントランジスタは、ゲート
電極を２つ有しているため、従来の多結晶シリコントラ
ンジスタに比して、２倍以上のオン電流が得られる。ま
た、このゲート電極１，３のうちの一方がソース領域に
対してオフセットゲート電極となっており、他方がドレ
イン領域に対してオフセットゲート電極となっているた
め、オフ電流が少ない。

次に、本実施例に係る多結晶シリコントランジスタの製
造方法について説明する。

先ず、通常のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　（Ｍｅｔａｌ　Ｏ
ｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅ
ｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　）のゲート電極の
製造方法と同様にして、基板上に多結晶シリコンからな
るゲート電極１を形成する。このゲート電極１は、例え
ばシリコン基板に形成された通常のＳＯＩ構造のＭＯＳ
ＦＥＴのゲート電極を兼ねていてもよい。

次に、ＣＶＤ（気相成長）法により、基板上の全面にＳ
ｉｎ２膜８を堆積させる。その後、ゲート電極１上のＳ
ｉｎ２膜８を除去して、ゲート電極１を露出させる。そ
して、ＣＶＤ法により、ゲート電極１上に再びＳｉｎ２
膜８を被着してゲート酸化膜とする。

次に、減圧ＣＶＤ法によりアモルファスシリコン膜を所
定の厚さ（数ｌＯ乃至１０００人）で形成する。

その後、このアモルファスシリコン膜に対し熱処理を施
して多結易化するこ七により多結晶シリコン層２を形成
する。

次に、イオン注入法により、この多結晶シリコン層２に
リン又はヒ素等の不純物を所定のドーズ量で注入し、こ
の多結晶シリコン層２をＮ型にする。

次に、ＣＶＤ法により、多結晶シリコン層２の上方にゲ
ート酸化膜としての５ｉｎ２膜９を形成する。このとき
、このゲート酸化膜（Ｓｉｎ２膜９）の厚さは、多結晶
シリコン層２の下方のゲート酸化膜（Ｓｉｎ２膜８）の
厚さと異なっていてもよい。

次に、通常のＭＯＳＦＥＴと同様に、多結晶シリコン層
２の上方にゲート電極３を形成する。この上方ゲート電
極３は、例えば下方ゲート電極１に対してゲート長方向
に０．２乃至０．３μｍだけ偏位した位置に同一のゲー
ト長で形成する。

次いで、上方ゲート電極３の一方の側部に接触するよう
にしてレジスト膜を選択的に形成する。

その後、上方ゲート電極３及びレジスト膜をマスクとし
、イオン注入法により多結晶シリコン層２中にボロンを
注入して、ソース・ドレイン領域４゜５を形成する。こ
のときのボロンの加速エネルギー及び注入量等は、通常
のＰ型ＭＯ８ＦＥＴのソース・ドレイン領域の製造時と
同様に、多結晶シリコン層２の層厚、注入する不純物の
質量及び熱処理条件等により決定する。なお、このとき
、上方ゲート電極３がマスクとなり、下方ゲート電極１
はソース・ドレイン領域４に対して、必然的にオフセッ
トが設けられる。

このようにして、本実施例に係る多結晶シリコントラン
ジスタを製造することができる。

次に、製造時に目ずれが発生した場合のトランジスタ特
性の変化について説明する。

先ず、第１図において、ソース・ドレイン領域４がソー
ス領域であり、ソース・ドレイン領域５がドレイン領域
である場合について説明する。

目ずれが発生してオフセット量ＳＩが大きくなった場合
は、多結晶シリコントランジスタのオフ電流は一層小さ
くなる。このとき、下方ゲート電極１及び上方ゲート電
極３が所定の位置関係にあり、ドレイン領域Ｓ側だけに
目ずれが発生したときは、目ずれかないときに比してト
ランジスタのオン電流が若干減少するものの、ゲート電
極が２つ設けられているため、従来よりも大きなオン電
流を得ることができる。なお、この場合は、ソース領域
４に対するゲート電極１のオフセットは実質的にセルフ
ァラインで形成されるため、ソース領域４には目ずれが
発生しない。

また、下方ゲート電極１が所定の位置に形成され、上方
ゲート電極３が位置ずれして、これによりオフセット量
Ｓ２が増加した場合は、下方ゲート電極１に対してドレ
イン領域５がオーバーラツプ構造になる。このとき、下
方ゲート電極１によるオン電流がソース抵抗のために僅
かに減少するものの、それでも従来に比して大きなオン
電流が得られる。一方、上方ゲート電極３がドレイン領
域に対してオフセットゲート電極となっているため、オ
フ電流は減少する。

更に、オフセット量Ｓ１が減少する方向に目ずれが発生
した場合、下方ゲート電極１及び上方ゲート電極３が所
定の位置関係にある場合は、多結晶シリコン層２の上下
に配置された２つのゲート電極１，３により、オン電流
は増加する。このとき、オフ電流を減少させる効果は少
なくなるものの、下方ゲート電極１がソース領域４に対
してオフセットゲート電極となっているため、従来に比
してオフ電流が減少する。

更にまた、上方ゲート電極３の目ずれによりオフセット
量Ｓ２が減少した場合は、下方ゲート電極１のソース領
域４に対するオフセット量Ｓ２が少なくなるため、オン
電流が増加する。このとき、上方ゲート電極３のドレイ
ン領域５に対するオフセットＳ１が減少するためオフ電
流が増大するものの、それでも従来に比してオフ電流は
少ない。

このように、いずれの場合も、オン電流及びオフ電流の
特性が従来に比して良好であるだけでなく、オン電流特
性及びオフ電流特性のうちの一方の特性が更に一層向上
する。

次に、ソースｅドレイン領域４がドレインであり、ソー
ス・ドレイン領域５がソースである場合について説明す
る。

この場合も、下方ゲート電極１のドレイン領域４に対す
るオフセット量Ｓ２は、上方ゲート電極３のセルファラ
インで決定される。上方ゲート電極３と下方ゲート電極
１とが所定の位置関係にある場合は、下方ゲート電極１
のドレイン領域４に対するオフセット量Ｓ２は、常に一
定になる。このため、オフ電流が従来に比して大きくな
ることはない。

オフセット量Ｓ２が大きくなる方向に上方ゲート電極３
が位置ずれした場合は、下方ゲート電極１によりオフ電
流が減少する。このとき、オン電流は目ずれかない場合
に比して減少するものの、上方ゲート電極３があるため
、従来に比して大きなオン電流を得ることができる。

これと同様に、オフセット量Ｓ２が小さくなる方向に上
方ゲート電極３が位置ずれした場合は、下方ゲート電極
１によりオフ電流は増加するものの、上方ゲート電極３
がソース領域５に対してオフセットゲート電極となって
いるため、従来に比してオフ電流は小さい。

上述の如く、本実施例に係る多結晶シリコントランジス
タは、製造時にいずれの方向に目ずれが発生しても、多
結晶シリコントランジスタのオン電流及びオフ電流の特
性が従来に比して良好である。

第２図は本発明の実施例に係る半導体記憶装置を示す平
面図、第３図は第２図の■−■線による断面図である。

この半導体記憶装置は、第１図に示す多結晶シリコント
ランジスタをスタティックメモリセルの負荷素子として
使用した半導体記憶装置である。

シリコン基板（Ｐウェル層）２３の表面には駆動トラン
ジスタのソース領域２４及びドレイン領域２５からなる
Ｎ＋拡散層１１が選択的に形成されている。また、シリ
コン基板２３上にはゲート酸化膜としてのＳｉＯ２膜２
１を介してゲート電極１２が選択的に形成されている。

このゲート電極１２は駆動トランジスタのゲート電極で
あると共に、多結晶シリコントランジスタの下方ゲート
電極でもある。また、この駆動トランジスタにはソース
領域２４及びドレイン領域２５に接続したＮ−領域２７
が設けられており、従ってこの駆動トランジスタはＬ　
Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｌｎ　
）構造になっている。

ＳｉＯ２膜２１及びゲート電極１２上にはＳｉＯ２膜２
２膜形２されており、このＳｉＯ２膜２２上２２上結晶
シリコン層１３が選択的に形成されている。この多結晶
シリコン層１３には、多結晶シリコントランジスタのソ
ース・ドレイン領域１３ａ、１３ｂが選択的に形成され
ている。

なお、ゲート電極１２は、第３図に示すようにソース・
ドレイン領域１３ｂに対してオフセットが設けられてい
る。

ＳｉＯ膜２２及び多結晶ンリコン層１３上にはＳｉＯ２
膜２６膜形６されており、このＳｉＯ２膜２２上２２上
結晶シリコントランジスタの上方ゲート電極としてのゲ
ート電極１４が選択的に形成されている。このゲート電
極１４は、第３図に示すように、ソースφドレイン領域
１３ａに対し。

てオフセットが設けられている。

また、ＳｉＯ２膜２６膜形６−ト電極１４上には、絶縁
膜（図示せず）を介して、アルミニウム配線１９が所定
の形状で形成されている。

多結晶シリコン層１３とＮ゛拡散層１１との間には選択
的にコンタクト部１６が設けられており、このコンタク
ト部１６を介して　Ｎ　＋″拡散層１１、ゲート電極１
２及び多結晶シリコン層１３は選択的に接続されている
。また、多結晶シリコン層１４とゲート電極１３との間
にはコンタクト部１７が選択的に形成されており、この
フンタクト部１７を介して、多結晶シリコン層１３及び
ゲート電極１４は選択的に接続されている。更に、アル
ミニウム配線層１７とＮ＋拡散層１１との間にはコンタ
クト部工８が選択的に形成されており、このコンタクト
部１８を介して、アルミニウム配線１７及びＮ＋拡散層
１１は選択的に接続されている。

本実施例に係る多結晶シリコントランジスタを備えた半
導体記憶装置は、上述の如く構成されており、スタティ
ックメモリセルの負荷素子として、第１の実施例におい
て説明した多結晶シリコントランジスタが設けられてい
る。これにより、大容量のスタティックメモリセルであ
っても、スタンバイ電流が従来に比して著しく少なくな
る。また、製造時の目ずれに起因した特性のバラツキが
抑制され、安定した特性を得ることができる。

次に、本実施例に係る半導体記憶装置の製造方法を説明
する。

先ず、通常のＬＤＤ構造のＮ型ＭＯ８ＦＥＴを有する半
導体記憶装置の製造方法と同様にして、Ｎ型ＭＯ８ＦＥ
Ｔのゲート酸化膜としての５ｉ０２膜２１、ゲート電極
１２、Ｎ−領域２７、サイドウオール及びソース・ドレ
イン領域２４゜２５を形成する。そして、ＳｉＯ２膜２
１及びゲート電極１２上にＳｉＯ２膜２２を形成する。

次に、このＳｉＯ２膜２２に対してエツチングバックを
施し、ゲート電極１２上の５ｉＯ９膜２２を除去する。

その後、ＣＶＤ法により、再びＳｉＯ３膜２２を所定の
膜厚で形成する。このＳｉＯ２膜２２は、ゲート電極１
２に対するゲート酸化膜である。その後、所定の位置に
ＳｉＯ２膜２２からＮ＋拡散層１１に到達するコンタク
ト部１６を形成する。

次に、全面に多結晶シリコン層を所定の厚さで形成する
。そして、イオン注入法を使用し、この多結晶シリコン
層にリン等を導入して、この多結晶シリコン層をＮ−型
にする。その後、フォトリソグラフィ技術を使用して、
この多結晶シリコン層を所定の形状にパターニングして
、多結晶シリコン層１３を形成する。

次に、ＣＶＤ法により、全面にゲート酸化膜としてのＳ
　ｉ　０２　ｗＸ２６を所定の厚さで堆積させる。

そして、このＳｉＯ２膜２６に選択的にコンタクト部１
７を形成する。その後、この５ｉｎ２膜２８上にゲート
電極１４を選択的に形成する。

次いで、イオン注入法を使用して、多結晶シリコン層１
３に例えばボロンを選択的に注入して、多結晶シリコン
層１３に多結晶シリコントランジスタのソース・ドレイ
ン領域１３　ａ、　　１３　ｂを形成する。その後、従
来と同様に絶縁膜及びアルミニウム配線等を形成すると
、上述の半導体記憶装置が完成する。

［発明の効果コ 以上説明したように本発明によれば、ソース領域及びド
レイン領域が形成された多結晶シリコン層の上方及び下
方に夫々ゲート電極が設けられており、このゲート電極
の一方は前記ソース領域に対してオフセットが設けられ
、他方は前記ドレイン領域に対してオフセットが設けら
れているから、本発明に係る多結晶シリコントランジス
タは、従来の多結晶シリコントランジスタに比して、オ
ン電流が大きく、且つオフ電流が少ない。また、製造時
の目ずれに起因したオン電流及びオフ電流特性の変化が
少なく、安定したトランジスタ特性を得ることができる
。

一方、本発明に係る半導体記憶装置は、上述の多結晶７
リコントランジスタをスタティックメモリセルの負荷素
子として使用しているから、大容量であってもスタンバ
イ電流が少ない。また、製造時に起因する特性のバラツ
キが抑制されるという効果もある。

【図面の簡単な説明】

第１図は本発明の実施例に係る多結晶シリコントランジ
スタを示す断面図、第２図は本発明の実施例に係る半導
体記憶装置を示す平面図、第３図は第２図の■−ｍ線に
よる断面図、第４図は従来の多結晶シリコントランジス
タの１例を示す断面図、第５図は従来の他の多結晶シリ
コントランジスタを示す断面図である。 １．３，１２．１４，３３；ゲート電極、２゜１３．３
２；多結晶シリコン層、４，５．１３ａ。 １３ｂ、２４，２５．３４．３５．４４，４５；ソース
・ドレイン領域、８．９，２１．２２．２６　ｖ　３９
　：Ｓ　１０２膜、１６．１７．１８；コンタクト部、
１９；アルミニウム配線、２３；シリコン基板、２７；
Ｎ−領域

Claims (2)

【特許請求の範囲】
1. （１）ソース領域及びドレイン領域が設けられた多結晶
   シリコン層と、この多結晶シリコン層の下方に絶縁膜を
   介して配置され前記ソース領域及び前記ドレイン領域の
   うちの一方の領域に対してオフセットが設けられた下方
   ゲート電極と、前記多結晶シリコン層の上方に絶縁膜を
   介して配置され前記ソース領域及び前記ドレイン領域の
   うちの他方の領域に対してオフセットが設けられた上方
   ゲート電極とを有することを特徴とする多結晶シリコン
   トランジスタ。
2. （２）ソース領域及びドレイン領域が設けられた多結晶
   シリコン層と、この多結晶シリコン層の下方に絶縁膜を
   介して配置され前記ソース領域及び前記ドレイン領域の
   うちの一方の領域に対してオフセットが設けられた下方
   ゲート電極と、前記多結晶シリコン層の上方に絶縁膜を
   介して配置され前記ソース領域及び前記ドレイン領域の
   うちの他方の領域に対してオフセットが設けられた上方
   ゲート電極とにより構成された多結晶シリコントランジ
   スタをスタティックメモリセルの負荷素子として有する
   ことを特徴とする半導体記憶装置。