JPH09186564A - Ｃｍｏｓディジタル制御ｃｌｍ／ｅｃｌクロック移相器 - Google Patents
Ｃｍｏｓディジタル制御ｃｌｍ／ｅｃｌクロック移相器Info
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- JPH09186564A JPH09186564A JP8277518A JP27751896A JPH09186564A JP H09186564 A JPH09186564 A JP H09186564A JP 8277518 A JP8277518 A JP 8277518A JP 27751896 A JP27751896 A JP 27751896A JP H09186564 A JPH09186564 A JP H09186564A
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- Logic Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 ３６０゜の位相制御範囲を供給し、既知の位
相差を有する２つのＣＭＬクロック信号を与えられると
きに、制御信号に応じて所望の位相を生成するＣＭＬ／
ＥＣＬクロック移相装置を提供する。 【解決手段】 この装置は、ディジタル語である制御信
号によって調節できる振幅を有する電流信号を生成する
ＣＭＯＳ電流スイッチを使用する。差動対装置は、振幅
変調された電流信号を、入力クロックおよび入力クロッ
ク変形信号に供給する。２つのＭＯＳ送信ネットワーク
は、各振幅変調された信号を選択的に反転し、負荷ネッ
トワークの各側からの信号を合計する。位相制御分解能
度は、直交位相入力クロック信号の４つの象限に渡って
最適である。
相差を有する２つのＣＭＬクロック信号を与えられると
きに、制御信号に応じて所望の位相を生成するＣＭＬ／
ＥＣＬクロック移相装置を提供する。 【解決手段】 この装置は、ディジタル語である制御信
号によって調節できる振幅を有する電流信号を生成する
ＣＭＯＳ電流スイッチを使用する。差動対装置は、振幅
変調された電流信号を、入力クロックおよび入力クロッ
ク変形信号に供給する。２つのＭＯＳ送信ネットワーク
は、各振幅変調された信号を選択的に反転し、負荷ネッ
トワークの各側からの信号を合計する。位相制御分解能
度は、直交位相入力クロック信号の４つの象限に渡って
最適である。
Description
【０００１】
【発明の属する技術分野】本発明は移相回路に関するも
のであり、特にＣＭＯＳディジタル制御ＣＬＭ／ＥＣＬ
移相器に関するものである。ここで、ＣＭＬは、curren
t-mode logic、電流モード論理を意味する。また、ＥＣ
Ｌは、emitter-coupled logic、エミッタ結合型論理回
路を意味する。
のであり、特にＣＭＯＳディジタル制御ＣＬＭ／ＥＣＬ
移相器に関するものである。ここで、ＣＭＬは、curren
t-mode logic、電流モード論理を意味する。また、ＥＣ
Ｌは、emitter-coupled logic、エミッタ結合型論理回
路を意味する。
【０００２】
【従来の技術】時々位相がシフトしたクロック信号を生
成することが必要となる。その例として、タイミング再
生回路および遅延ロックループの２つが挙げられる。従
来のクロック移相回路は、縦続遅延セル、可変遅延セ
ル、またはミキシング回路に基づいている。後者の場
合、移相制御の出力は、ノイズやクロストークによって
影響を受けやすいアナログ信号である。この場合、ディ
ジタル／アナログ変換器を用いることによってディジタ
ル制御を行うことができる。
成することが必要となる。その例として、タイミング再
生回路および遅延ロックループの２つが挙げられる。従
来のクロック移相回路は、縦続遅延セル、可変遅延セ
ル、またはミキシング回路に基づいている。後者の場
合、移相制御の出力は、ノイズやクロストークによって
影響を受けやすいアナログ信号である。この場合、ディ
ジタル／アナログ変換器を用いることによってディジタ
ル制御を行うことができる。
【０００３】
【発明が解決しようとする課題】ＣＭＯＳおよびＣＭＬ
／ＥＣＬ技術がある装置において使用されている場合に
は、変換器または抵抗ネットワークは、ＣＭＯＳ制御信
号をＣＭＬ／ＥＣＬフォーマットに変換することが必要
である。そのような回路を備えると、回路はより複雑さ
を増し、電力損失が増加する。その上、混合クロック移
相回路の位相制御範囲は、典型的には９０゜に限られて
いる。ＣＭＯＳおよびＣＭＬ／ＥＣＬ技術は、現在、同
じ集積回路の中で使用され、電力損失を減少させ、性能
を向上させる努力がなされている。したがって、ＣＭＬ
／ＥＣＬ回路において、特に、高速論理回路において
は、ＣＭＯＳ信号を制御信号として機能させる必要があ
る。
／ＥＣＬ技術がある装置において使用されている場合に
は、変換器または抵抗ネットワークは、ＣＭＯＳ制御信
号をＣＭＬ／ＥＣＬフォーマットに変換することが必要
である。そのような回路を備えると、回路はより複雑さ
を増し、電力損失が増加する。その上、混合クロック移
相回路の位相制御範囲は、典型的には９０゜に限られて
いる。ＣＭＯＳおよびＣＭＬ／ＥＣＬ技術は、現在、同
じ集積回路の中で使用され、電力損失を減少させ、性能
を向上させる努力がなされている。したがって、ＣＭＬ
／ＥＣＬ回路において、特に、高速論理回路において
は、ＣＭＯＳ信号を制御信号として機能させる必要があ
る。
【０００４】本発明は、従来の移相器によるドローバッ
ク（drawback）を完全にまたは部分的に解決する、ＣＭ
ＯＳディジタル制御を用いたミキサに基づくＣＭＬ／Ｅ
ＣＬクロック移相器を提供することを目的とする。
ク（drawback）を完全にまたは部分的に解決する、ＣＭ
ＯＳディジタル制御を用いたミキサに基づくＣＭＬ／Ｅ
ＣＬクロック移相器を提供することを目的とする。
【０００５】さらに、ＣＭＯＳ制御信号をＣＭＬ／ＥＣ
Ｌフォーマットに変換するのに変換器または抵抗ネット
ワークを用いない、ＣＭＯＳディジタル制御ＣＭＬ／Ｅ
ＣＬ移相器を提供することを目的とする。
Ｌフォーマットに変換するのに変換器または抵抗ネット
ワークを用いない、ＣＭＯＳディジタル制御ＣＭＬ／Ｅ
ＣＬ移相器を提供することを目的とする。
【０００６】本発明の装置は、高速ＣＭＬ／ＥＣＬ論理
信号と低速シングルエンド型ＣＭＯＳ制御信号とを組み
合わせた、相補型入力および基準信号を必要としない、
電流出力が調整可能な相補型ＭＯＳ電流源を用いたＣＭ
Ｌ／ＥＣＬ装置を使用する。
信号と低速シングルエンド型ＣＭＯＳ制御信号とを組み
合わせた、相補型入力および基準信号を必要としない、
電流出力が調整可能な相補型ＭＯＳ電流源を用いたＣＭ
Ｌ／ＥＣＬ装置を使用する。
【０００７】また、本発明は、０゜〜３６０゜の間のど
の値も取れるようにプログラムできる位相を有する出力
クロックを出力するクロック移相器を提供することを目
的とする。
の値も取れるようにプログラムできる位相を有する出力
クロックを出力するクロック移相器を提供することを目
的とする。
【０００８】本発明による移相器は、３６０゜の位相制
御範囲を提供し、ＣＭＯＳディジタル語の制御のもとで
動作する。この装置は、既知の固定位相差を有する２つ
のＣＭＬクロック信号が与えられると、ディジタル制御
信号に応じて所望の位相を生成する。位相制御分解能
は、直交位相入力クロック信号の４つの象限に対して最
適であり、また同等である。
御範囲を提供し、ＣＭＯＳディジタル語の制御のもとで
動作する。この装置は、既知の固定位相差を有する２つ
のＣＭＬクロック信号が与えられると、ディジタル制御
信号に応じて所望の位相を生成する。位相制御分解能
は、直交位相入力クロック信号の４つの象限に対して最
適であり、また同等である。
【０００９】また、本発明は、ミキサに基づくクロック
移相器を非常にコンパクトに導入することを目的とす
る。
移相器を非常にコンパクトに導入することを目的とす
る。
【００１０】本発明によるプログラマブル移相器の重要
な利点は、異なるタイプの信号に対し互換性がある点で
ある。この回路のプログラマブルな特徴は、ハイブリッ
ドＣＭＬ−ＣＭＯＳマルチプレクサブロックを使用する
ことによって実行される。このハイブリッドＣＭＬ−Ｃ
ＭＯＳマルチプレクサブロックによって、ＣＭＯＳ監視
論理ブロックを高速ＣＭＬ信号パスに直接インタフェー
スすることが可能になる。これを実現するのに、ＣＭＯ
Ｓ／ＣＭＬ変換器は不要であり、したがって、素子形成
面積と電力損失をかなり減少させることができる。さら
に、この回路構成は、ＣＭＬ信号パスの高周波動作に影
響しない。このアプローチは他のタイプの信号にも用い
ることができる。
な利点は、異なるタイプの信号に対し互換性がある点で
ある。この回路のプログラマブルな特徴は、ハイブリッ
ドＣＭＬ−ＣＭＯＳマルチプレクサブロックを使用する
ことによって実行される。このハイブリッドＣＭＬ−Ｃ
ＭＯＳマルチプレクサブロックによって、ＣＭＯＳ監視
論理ブロックを高速ＣＭＬ信号パスに直接インタフェー
スすることが可能になる。これを実現するのに、ＣＭＯ
Ｓ／ＣＭＬ変換器は不要であり、したがって、素子形成
面積と電力損失をかなり減少させることができる。さら
に、この回路構成は、ＣＭＬ信号パスの高周波動作に影
響しない。このアプローチは他のタイプの信号にも用い
ることができる。
【００１１】また、本発明のもう１つの利点は、最終的
に再生したクロックの位相を調節して、０゜〜３６０゜
の出力範囲を得ることができる点である。
に再生したクロックの位相を調節して、０゜〜３６０゜
の出力範囲を得ることができる点である。
【００１２】
【課題を解決するための手段】本発明のＣＭＯＳディジ
タル制御ＣＬＭ／ＥＣＬクロック移相器は、制御ディジ
タル信号に従って、第１のノードに第１の電流を、第２
のノードに第２の電流を与える電流スイッチと、高速信
号と第１の電流を受け、高速信号を第１の電流で振幅変
調し、変調された高速信号を選択的に第１および第２の
ルートに導く第１の差動ブロックと、高速信号と既知の
固定位相差を有する高速信号の変形信号と第２の電流を
受け、高速変形信号を第２の電流で振幅変調し、変調さ
れた高速変形信号を選択的に第３および第４のルートに
導く第２の差動ブロックと、制御ディジタル信号に従っ
て、第１および第２のルートを第１の加算ノードおよび
第２の加算ノードに接続する第１の送信回路と、制御デ
ィジタル信号に従って、第３および第４のルートを第１
の加算ノードおよび第２の加算ノードに接続する第２の
送信回路と、第１および第２の加算ノードに接続され、
３６０゜の位相制御範囲の高速出力信号を供給する負荷
ネットワークとから構成される。
タル制御ＣＬＭ／ＥＣＬクロック移相器は、制御ディジ
タル信号に従って、第１のノードに第１の電流を、第２
のノードに第２の電流を与える電流スイッチと、高速信
号と第１の電流を受け、高速信号を第１の電流で振幅変
調し、変調された高速信号を選択的に第１および第２の
ルートに導く第１の差動ブロックと、高速信号と既知の
固定位相差を有する高速信号の変形信号と第２の電流を
受け、高速変形信号を第２の電流で振幅変調し、変調さ
れた高速変形信号を選択的に第３および第４のルートに
導く第２の差動ブロックと、制御ディジタル信号に従っ
て、第１および第２のルートを第１の加算ノードおよび
第２の加算ノードに接続する第１の送信回路と、制御デ
ィジタル信号に従って、第３および第４のルートを第１
の加算ノードおよび第２の加算ノードに接続する第２の
送信回路と、第１および第２の加算ノードに接続され、
３６０゜の位相制御範囲の高速出力信号を供給する負荷
ネットワークとから構成される。
【００１３】
実施の形態１．図１は、本発明による移相器の構成図で
ある。電流スイッチ１０は、第１の差動ブロック１２お
よび第２の差動ブロック１４に接続され、第１の電流が
ノードＡに供給され、第２の電流がノードＢに供給され
る。点Ａおよび点Ｂにおける出力電流の振幅は、入力７
に与えられるディジタル語ｄ0〜ｄkに依存する。ＣＭＯ
Ｓ電流スイッチ１０の構成によって、パスＡ上の電流の
振幅が上昇するとパスＢ上の電流の振幅が同様に減少
し、ノードＡにおける電流の振幅が減少するとノードＢ
における電流の振幅が同様に上昇するようにミラーリン
グされる。
ある。電流スイッチ１０は、第１の差動ブロック１２お
よび第２の差動ブロック１４に接続され、第１の電流が
ノードＡに供給され、第２の電流がノードＢに供給され
る。点Ａおよび点Ｂにおける出力電流の振幅は、入力７
に与えられるディジタル語ｄ0〜ｄkに依存する。ＣＭＯ
Ｓ電流スイッチ１０の構成によって、パスＡ上の電流の
振幅が上昇するとパスＢ上の電流の振幅が同様に減少
し、ノードＡにおける電流の振幅が減少するとノードＢ
における電流の振幅が同様に上昇するようにミラーリン
グされる。
【００１４】第１の差動ブロック１２は、ＣＭＬ／ＥＣ
Ｌ高速クロック信号Ｉ1（以下、高速信号またはクロッ
ク信号ともいう）より詳細には、入力信号Ｉp1とその反
転された信号Ｉn1（Ｉ1=Ｉp1＋Ｉn1）を受信する。第２
の差動ブロック１４は、高速クロック信号の変形信号Ｉ
2（高速クロック信号Ｉ1と所定の固定位相差を有する高
速クロック信号、以下、高速信号またはクロック信号と
もいう）、すなわち、入力信号Ｉp2およびその反転信号
であるＩn2（Ｉ2=Ｉp2＋Ｉn2）を受信する。高速信号Ｉ
1および高速信号の変形信号Ｉ2は、既知の固定位相関係
にある。開示され、図示されている実施の形態において
は、直交位相クロック信号が使用されているが、入力ク
ロックＩ1およびＩ2が必ずしも直交位相になくてもよ
く、他の位相関係を使用することも可能であることは当
業者にとって明らかである。
Ｌ高速クロック信号Ｉ1（以下、高速信号またはクロッ
ク信号ともいう）より詳細には、入力信号Ｉp1とその反
転された信号Ｉn1（Ｉ1=Ｉp1＋Ｉn1）を受信する。第２
の差動ブロック１４は、高速クロック信号の変形信号Ｉ
2（高速クロック信号Ｉ1と所定の固定位相差を有する高
速クロック信号、以下、高速信号またはクロック信号と
もいう）、すなわち、入力信号Ｉp2およびその反転信号
であるＩn2（Ｉ2=Ｉp2＋Ｉn2）を受信する。高速信号Ｉ
1および高速信号の変形信号Ｉ2は、既知の固定位相関係
にある。開示され、図示されている実施の形態において
は、直交位相クロック信号が使用されているが、入力ク
ロックＩ1およびＩ2が必ずしも直交位相になくてもよ
く、他の位相関係を使用することも可能であることは当
業者にとって明らかである。
【００１５】ブロック１２は、入力クロック信号Ｉp1お
よびＩn1をノードＡの電流で振幅変調し、その変調され
た変調信号をルート１６および１８に与える。ルート１
６は、信号Ｉp1と同位相であり、ノードＡの電流の振幅
に対応する振幅の信号Ａp1を伝送する。ルート１８上の
変調信号Ａn1は、信号Ｉn1の位相と同位相であり、ノー
ドＡの電流の振幅に対応した振幅を有する。
よびＩn1をノードＡの電流で振幅変調し、その変調され
た変調信号をルート１６および１８に与える。ルート１
６は、信号Ｉp1と同位相であり、ノードＡの電流の振幅
に対応する振幅の信号Ａp1を伝送する。ルート１８上の
変調信号Ａn1は、信号Ｉn1の位相と同位相であり、ノー
ドＡの電流の振幅に対応した振幅を有する。
【００１６】同様に、ブロック１４は、入力直交位相ク
ロックＩp2およびＩn2をノードＢの電流で振幅変調し、
変調された直交位相クロック信号を出力ルート２０およ
び２２に与える。出力ルート２０は、信号Ｉp2と同位相
で、ノードＢの電流の振幅に対応した振幅の変調信号Ｂ
p2を伝送する。一方、ルート２２の変調信号Ｂn2は信号
Ｉn2と同位相で、ノードＢの電流の振幅に対応した振幅
を有する。このようにして、振幅変調クロック信号Ｉ1
およびＩ2は、差動対トランジスタの出力において、両
方の極性とミラー振幅で利用することができる。
ロックＩp2およびＩn2をノードＢの電流で振幅変調し、
変調された直交位相クロック信号を出力ルート２０およ
び２２に与える。出力ルート２０は、信号Ｉp2と同位相
で、ノードＢの電流の振幅に対応した振幅の変調信号Ｂ
p2を伝送する。一方、ルート２２の変調信号Ｂn2は信号
Ｉn2と同位相で、ノードＢの電流の振幅に対応した振幅
を有する。このようにして、振幅変調クロック信号Ｉ1
およびＩ2は、差動対トランジスタの出力において、両
方の極性とミラー振幅で利用することができる。
【００１７】たとえば、信号Ａp1は、Ｉp1が差動対トラ
ンジスタ１２の入力端に存在するときに、ルート１６に
得られる。同時に、信号Ｂp2は、Ｉp1の変形信号であ
り、差動対トランジスタ１４の入力端に存在するＩp2と
してルート２０に得られる。ルート１８および２２上の
信号Ａp1およびＢp2の正規化振幅の合計は単位値であ
る。同様に、ルート１８および２２上の信号Ａn1および
Ｂn2の正規化振幅の合計も単位値である。
ンジスタ１２の入力端に存在するときに、ルート１６に
得られる。同時に、信号Ｂp2は、Ｉp1の変形信号であ
り、差動対トランジスタ１４の入力端に存在するＩp2と
してルート２０に得られる。ルート１８および２２上の
信号Ａp1およびＢp2の正規化振幅の合計は単位値であ
る。同様に、ルート１８および２２上の信号Ａn1および
Ｂn2の正規化振幅の合計も単位値である。
【００１８】２つの送信回路２４および２６は、象限決
定信号ｑAおよびｑBを用いてミキサ差動対トランジスタ
の信号パスを再構成する。差動対トランジスタ１２によ
って出力される振幅変調信号Ａp1およびＡn1は第１の送
信回路２４に入力され、差動対トランジスタ１４によっ
て出力される振幅変調信号Ｂp2およびＢn2は第２の送信
回路２６に入力される。送信回路２４および２６は、選
択的に各変調信号を反転し、加算ノード３４および３６
のそれぞれにおいて差動信号を合計するように動作し、
象限信号ｑAおよびｑBの値に従って、３６０゜の位相制
御範囲がカバーされる。実際、合計は、簡潔な抵抗ネッ
トワークである負荷ネットワーク３１で求められる。
定信号ｑAおよびｑBを用いてミキサ差動対トランジスタ
の信号パスを再構成する。差動対トランジスタ１２によ
って出力される振幅変調信号Ａp1およびＡn1は第１の送
信回路２４に入力され、差動対トランジスタ１４によっ
て出力される振幅変調信号Ｂp2およびＢn2は第２の送信
回路２６に入力される。送信回路２４および２６は、選
択的に各変調信号を反転し、加算ノード３４および３６
のそれぞれにおいて差動信号を合計するように動作し、
象限信号ｑAおよびｑBの値に従って、３６０゜の位相制
御範囲がカバーされる。実際、合計は、簡潔な抵抗ネッ
トワークである負荷ネットワーク３１で求められる。
【００１９】図２および表１は、象限信号ｑAおよびｑB
の様々な値に対する出力クロック位相の変化を示す。出
力信号Ｏp 〜 Ｏnはフェーザを組み合わせることによ
って求められる（Ｏ1＋Ｏ3）〜（Ｏ2＋Ｏ4）。
の様々な値に対する出力クロック位相の変化を示す。出
力信号Ｏp 〜 Ｏnはフェーザを組み合わせることによ
って求められる（Ｏ1＋Ｏ3）〜（Ｏ2＋Ｏ4）。
【００２０】
【表１】
【００２１】図２に示されたＯpおよびＯnという符号を
付されたフェーザがノードＡおよびＢの電流値によって
決定される振幅を有し、ＯpおよびＯnの振幅および位相
が出力信号Ｏ（Ｏ=Ｏp＋Ｏn）の位相を決定することは
当業者にとって明白である。
付されたフェーザがノードＡおよびＢの電流値によって
決定される振幅を有し、ＯpおよびＯnの振幅および位相
が出力信号Ｏ（Ｏ=Ｏp＋Ｏn）の位相を決定することは
当業者にとって明白である。
【００２２】出力信号Ｏの角度θは、象限の中で、２つ
の成分フェーザの振幅間の関係によって決定され、信号
ｑAおよびｑBは、出力クロック信号の位相の象限を決定
する。
の成分フェーザの振幅間の関係によって決定され、信号
ｑAおよびｑBは、出力クロック信号の位相の象限を決定
する。
【００２３】図１、図２、および表１に示すように、第
１の象限Ιにおいて再生クロック信号を得るためには、
ｑAおよびｑBの両方が論理「０」でなければならない。
図１および２から明らかなように、ノード３４における
信号は、差動信号Ａp1およびＢp2から成り、ノード３６
における信号は、信号Ａn1およびＢn2から成る。ノード
３４と３６の間の出力信号Ｏは、（Ａp1＋Ｂp2）−（Ａ
n1＋Ｂn2）=（Ａp1−Ａn1）＋（Ｂp2−Ｂn2）=Ｏp＋Ｏn
である。出力信号ＯpおよびＯnの位相角はそれぞれ０゜
と９０゜であり、それぞれ電流ＡおよびＢに従って設定
された振幅を有する。図２に示すように、Ｏp1とＯn1を
加算することによって求められる出力信号Ｏ1の位相角
θ１は、０゜〜９０゜の間になる。この位相角は、最終
的なクロック信号に影響を与える入力クロック信号の振
幅を変えることによって変化させることができる。たと
えば、フェーザ対Ｏn2およびＯp2では、異なる位相角θ
２が得られ、出力クロックはＯ2となる。
１の象限Ιにおいて再生クロック信号を得るためには、
ｑAおよびｑBの両方が論理「０」でなければならない。
図１および２から明らかなように、ノード３４における
信号は、差動信号Ａp1およびＢp2から成り、ノード３６
における信号は、信号Ａn1およびＢn2から成る。ノード
３４と３６の間の出力信号Ｏは、（Ａp1＋Ｂp2）−（Ａ
n1＋Ｂn2）=（Ａp1−Ａn1）＋（Ｂp2−Ｂn2）=Ｏp＋Ｏn
である。出力信号ＯpおよびＯnの位相角はそれぞれ０゜
と９０゜であり、それぞれ電流ＡおよびＢに従って設定
された振幅を有する。図２に示すように、Ｏp1とＯn1を
加算することによって求められる出力信号Ｏ1の位相角
θ１は、０゜〜９０゜の間になる。この位相角は、最終
的なクロック信号に影響を与える入力クロック信号の振
幅を変えることによって変化させることができる。たと
えば、フェーザ対Ｏn2およびＯp2では、異なる位相角θ
２が得られ、出力クロックはＯ2となる。
【００２４】信号Ｏnが正で、Ｏpが負のとき、その出力
信号Ｏの位相角は９０゜〜１８０゜の間であり、ノード
ＡおよびＢの電流の振幅によって決定される。この場
合、出力クロックが第２象限（II）にあるとき、ｑAは
論理「０」になり、ｑBは論理「１」にならなくてはい
けない。
信号Ｏの位相角は９０゜〜１８０゜の間であり、ノード
ＡおよびＢの電流の振幅によって決定される。この場
合、出力クロックが第２象限（II）にあるとき、ｑAは
論理「０」になり、ｑBは論理「１」にならなくてはい
けない。
【００２５】象限IIIにある出力クロックについては、
ｑAとｑBの両方ともが論理「１」になる。この場合、出
力信号Ｏの位相は、１８０゜〜２７０゜の間で変化し、
信号Ｏp〜Ｏnの振幅によって決定される。
ｑAとｑBの両方ともが論理「１」になる。この場合、出
力信号Ｏの位相は、１８０゜〜２７０゜の間で変化し、
信号Ｏp〜Ｏnの振幅によって決定される。
【００２６】象限IVにある出力クロックを得るために、
ｑAは論理「１」となり、ｑBは論理「０」となる。信号
Ｏpは正であり、Ｑnは負であり、それぞれの位相は２７
０゜と０゜、すなわち３６０゜である。これらの信号
は、それぞれ差動対トランジスタにおけるノードＡおよ
びＢの電流で変調される。出力クロックＯの位相は、負
荷ネットワークに与えられる差動信号の振幅を変えるこ
とによって、２７０゜〜３６０゜の間で変化させること
ができる。
ｑAは論理「１」となり、ｑBは論理「０」となる。信号
Ｏpは正であり、Ｑnは負であり、それぞれの位相は２７
０゜と０゜、すなわち３６０゜である。これらの信号
は、それぞれ差動対トランジスタにおけるノードＡおよ
びＢの電流で変調される。出力クロックＯの位相は、負
荷ネットワークに与えられる差動信号の振幅を変えるこ
とによって、２７０゜〜３６０゜の間で変化させること
ができる。
【００２７】負荷ネットワーク３１は加算ノード３４お
よび３６間に接続され、上述のように、ディジタル制御
信号ｄ0〜ｄkに従って、出力信号ＯpおよびＯnの位相を
設定する差動信号を加算する。
よび３６間に接続され、上述のように、ディジタル制御
信号ｄ0〜ｄkに従って、出力信号ＯpおよびＯnの位相を
設定する差動信号を加算する。
【００２８】本発明の実施の一形態の電気回路図を図３
に示す。ＣＭＯＳ電流は、並列接続されたＣＭＯＳ対の
ＳＷ0〜ＳＷmからＳＷ’0〜ＳＷ’mへ切り替わる。スイ
ッチの動作については、図４および図５を用いてさらに
詳しく後述する。３つの電流源１１、１３および１５
は、それぞれＣＭＯＳ対ＳＷ0−ＳＷ’0、ＳＷ1−Ｓ
Ｗ’1、ＳＷ3−ＳＷ’3と直列に接続され、重み付け電
流ＡおよびＢを供給する。たとえば、電流源１１は、信
号ｄ0のレベルに従って、ノードＡまたはＢにおいて係
数ｅ0によって重み付けされた電流を供給する。
に示す。ＣＭＯＳ電流は、並列接続されたＣＭＯＳ対の
ＳＷ0〜ＳＷmからＳＷ’0〜ＳＷ’mへ切り替わる。スイ
ッチの動作については、図４および図５を用いてさらに
詳しく後述する。３つの電流源１１、１３および１５
は、それぞれＣＭＯＳ対ＳＷ0−ＳＷ’0、ＳＷ1−Ｓ
Ｗ’1、ＳＷ3−ＳＷ’3と直列に接続され、重み付け電
流ＡおよびＢを供給する。たとえば、電流源１１は、信
号ｄ0のレベルに従って、ノードＡまたはＢにおいて係
数ｅ0によって重み付けされた電流を供給する。
【００２９】同様に、電流源１３は、信号ｄ1のレベル
に従って、ノードＡまたはＢにおいて係数ｅ1によって
重み付けされた電流を供給する。また、電流源１５は、
信号ｄ2のレベルに従って、ノードＡまたはＢにおいて
係数ｅ2によって重み付けされた電流を供給する。図１
および図２を用いて上述したように、ノードＡおよびＢ
における電流の値が、出力される信号の位相を決定す
る。図４および図５を用いてさらに詳しく後述するよう
に、移相器に使用される電流源の数が応用例に応じて選
択できることは当業者にとって明らかである。位相角の
分解能を高めたいときは、電流源の数を増やすことがで
きる。
に従って、ノードＡまたはＢにおいて係数ｅ1によって
重み付けされた電流を供給する。また、電流源１５は、
信号ｄ2のレベルに従って、ノードＡまたはＢにおいて
係数ｅ2によって重み付けされた電流を供給する。図１
および図２を用いて上述したように、ノードＡおよびＢ
における電流の値が、出力される信号の位相を決定す
る。図４および図５を用いてさらに詳しく後述するよう
に、移相器に使用される電流源の数が応用例に応じて選
択できることは当業者にとって明らかである。位相角の
分解能を高めたいときは、電流源の数を増やすことがで
きる。
【００３０】また、制御語の第ｋディジットが電流源の
数に従って選択され、象限信号が好ましくは、制御語の
一部であることも明らかである。
数に従って選択され、象限信号が好ましくは、制御語の
一部であることも明らかである。
【００３１】第１の差動対トランジスタ１２は、入力ク
ロック信号Ｉp1およびＩn1を電流Ａで変調するために用
いられるバイポーラトランジスタＱ１およびＱ２から成
り、出力端１６および１８に変調信号Ａp1およびＡn1を
供給する。第２の差動対トランジスタ１４は、入力クロ
ック信号Ｉp2およびＩn2を電流Ｂで変調するために用い
られるバイポーラトランジスタＱ３およびＱ４から成
り、出力端２０および２２に変調信号Ｂp2およびＢn2を
供給する。
ロック信号Ｉp1およびＩn1を電流Ａで変調するために用
いられるバイポーラトランジスタＱ１およびＱ２から成
り、出力端１６および１８に変調信号Ａp1およびＡn1を
供給する。第２の差動対トランジスタ１４は、入力クロ
ック信号Ｉp2およびＩn2を電流Ｂで変調するために用い
られるバイポーラトランジスタＱ３およびＱ４から成
り、出力端２０および２２に変調信号Ｂp2およびＢn2を
供給する。
【００３２】差動対トランジスタ１２および１４によっ
て出力される変調信号Ａp1、Ａn1、Ｂp2およびＢn2の振
幅は、差動対トランジスタのエミッタノードに接続され
るＣＭＯＳ論理制御電流スイッチを用いて制御される。
て出力される変調信号Ａp1、Ａn1、Ｂp2およびＢn2の振
幅は、差動対トランジスタのエミッタノードに接続され
るＣＭＯＳ論理制御電流スイッチを用いて制御される。
【００３３】第１の送信回路２４は、トランジスタＱ５
およびＱ６から成る第１のＣＭＯＳ対２１および、トラ
ンジスタＱ７およびＱ８から成る第２のＣＭＯＳ対２３
から構成される。各ＣＭＯＳ対において、ドレインは、
差動対トランジスタの一方のトランジスタのコレクタ電
流を受けるために共通接続されている。このように、第
１のＣＭＯＳ対２１のドレインは、トランジスタＱ１の
コレクタに接続され、第２のＣＭＯＳ対２３のドレイン
は、トランジスタＱ２のコレクタに接続される。トラン
ジスタＱ５およびＱ７のソースはノード３４に接続さ
れ、トランジスタＱ６およびＱ８のソースはノード３６
に接続される。
およびＱ６から成る第１のＣＭＯＳ対２１および、トラ
ンジスタＱ７およびＱ８から成る第２のＣＭＯＳ対２３
から構成される。各ＣＭＯＳ対において、ドレインは、
差動対トランジスタの一方のトランジスタのコレクタ電
流を受けるために共通接続されている。このように、第
１のＣＭＯＳ対２１のドレインは、トランジスタＱ１の
コレクタに接続され、第２のＣＭＯＳ対２３のドレイン
は、トランジスタＱ２のコレクタに接続される。トラン
ジスタＱ５およびＱ７のソースはノード３４に接続さ
れ、トランジスタＱ６およびＱ８のソースはノード３６
に接続される。
【００３４】トランジスタＱ５およびＱ８の制御端子
（ゲート）は、象限信号ｑAを受けるために共通接続さ
れ、トランジスタＱ６およびＱ７の制御端子は、ｑAの
反転信号を受けるために共通接続される。インバータ３
７は、トランジスタＱ５およびＱ８が、トランジスタＱ
６およびＱ７の状態と反対の状態になるようにするため
に使用される。
（ゲート）は、象限信号ｑAを受けるために共通接続さ
れ、トランジスタＱ６およびＱ７の制御端子は、ｑAの
反転信号を受けるために共通接続される。インバータ３
７は、トランジスタＱ５およびＱ８が、トランジスタＱ
６およびＱ７の状態と反対の状態になるようにするため
に使用される。
【００３５】ｑAがハイのとき、Ｑ５およびＱ８は「オ
フ」になり、Ｑ６およびＱ７は「オン」になる。変調信
号Ａp1は、トランジスタＱ２およびＱ７を通して、加算
ノード３４に得られ、変調信号Ａn1は、加算ノード３６
に得られる。したがって、出力信号Ｏ2は、トランジス
タＱ１およびＱ６を通して、ノードＡおよび加算ノード
３６間に構成される第１のトラック（Ｔ１）に沿って得
られる。
フ」になり、Ｑ６およびＱ７は「オン」になる。変調信
号Ａp1は、トランジスタＱ２およびＱ７を通して、加算
ノード３４に得られ、変調信号Ａn1は、加算ノード３６
に得られる。したがって、出力信号Ｏ2は、トランジス
タＱ１およびＱ６を通して、ノードＡおよび加算ノード
３６間に構成される第１のトラック（Ｔ１）に沿って得
られる。
【００３６】ｑAがローのとき、Ｑ５およびＱ８は「オ
ン」になり、Ｑ６およびＱ７は「オフ」になる。Ａ
p1は、トランジスタＱ１およびＱ５を通して、加算ノー
ド３４に得られるが、Ａn1は、トランジスタＱ２および
Ｑ８を通して、加算ノード３６に得られる。
ン」になり、Ｑ６およびＱ７は「オフ」になる。Ａ
p1は、トランジスタＱ１およびＱ５を通して、加算ノー
ド３４に得られるが、Ａn1は、トランジスタＱ２および
Ｑ８を通して、加算ノード３６に得られる。
【００３７】第２の送信回路２６は、象限信号ｑBで制
御されるＣＭＯＳ対２５および２７から成る。ＣＭＯＳ
対２１および２３の場合のように、トランジスタＱ９お
よびＱ１０のドレインはトランジスタＱ３のコレクタに
共通接続され、トランジスタＱ１１およびＱ１２のドレ
インは、トランジスタＱ４のコレクタに共通接続され
る。トランジスタＱ９およびＱ１１のソースはそれぞれ
加算ノード３４に接続され、トランジスタＱ１１および
Ｑ１２のソースは加算ノード３６に接続される。
御されるＣＭＯＳ対２５および２７から成る。ＣＭＯＳ
対２１および２３の場合のように、トランジスタＱ９お
よびＱ１０のドレインはトランジスタＱ３のコレクタに
共通接続され、トランジスタＱ１１およびＱ１２のドレ
インは、トランジスタＱ４のコレクタに共通接続され
る。トランジスタＱ９およびＱ１１のソースはそれぞれ
加算ノード３４に接続され、トランジスタＱ１１および
Ｑ１２のソースは加算ノード３６に接続される。
【００３８】トランジスタＱ９およびＱ１２の制御端子
（ゲート）は共通接続され、象限信号ｑBを受け、トラ
ンジスタＱ１０およびＱ１１の制御端子は共通接続さ
れ、ｑBの反転信号を受ける。インバータ３８は、トラ
ンジスタＱ９およびＱ１２が「オフ」であるとき、トラ
ンジスタＱ１０およびＱ１１がオンになるようにするた
めに使用される。
（ゲート）は共通接続され、象限信号ｑBを受け、トラ
ンジスタＱ１０およびＱ１１の制御端子は共通接続さ
れ、ｑBの反転信号を受ける。インバータ３８は、トラ
ンジスタＱ９およびＱ１２が「オフ」であるとき、トラ
ンジスタＱ１０およびＱ１１がオンになるようにするた
めに使用される。
【００３９】ｑBがハイのとき、トランジスタＱ９およ
びＱ１２は「オフ」であり、Ｑ１０およびＱ１１は「オ
ン」である。信号Ｂp2はトランジスタＱ３およびＱ１０
を通して加算ノード３６に与えられ、信号Ｂn2は、トラ
ンジスタＱ４およびＱ１１を通して加算ノード３６に得
られる。
びＱ１２は「オフ」であり、Ｑ１０およびＱ１１は「オ
ン」である。信号Ｂp2はトランジスタＱ３およびＱ１０
を通して加算ノード３６に与えられ、信号Ｂn2は、トラ
ンジスタＱ４およびＱ１１を通して加算ノード３６に得
られる。
【００４０】ｑBがローのとき、トランジスタＱ９およ
びＱ１２は「オン」であり、トランジスタＱ１０および
Ｑ１１は「オフ」である。信号Ｂp2はトランジスタＱ３
およびＱ９を通して加算ノード３４に得られ、信号Ｂn2
はトランジスタＱ４およびＱ１２を通して加算ノード３
６に得られる。
びＱ１２は「オン」であり、トランジスタＱ１０および
Ｑ１１は「オフ」である。信号Ｂp2はトランジスタＱ３
およびＱ９を通して加算ノード３４に得られ、信号Ｂn2
はトランジスタＱ４およびＱ１２を通して加算ノード３
６に得られる。
【００４１】送信回路２４および２６によって出力され
る信号は、負荷抵抗Ｒ１およびＲ２において加算され
る。コンデンサＣは、濾波用に備えられており、高周波
成分を取り除く。その結果得られる出力信号Ｏpおよび
Ｏnは、方形波クロック出力を生成するためにリミタ増
幅器３９に送られる。
る信号は、負荷抵抗Ｒ１およびＲ２において加算され
る。コンデンサＣは、濾波用に備えられており、高周波
成分を取り除く。その結果得られる出力信号Ｏpおよび
Ｏnは、方形波クロック出力を生成するためにリミタ増
幅器３９に送られる。
【００４２】ＣＭＯＳ電流スイッチ１０に用いることが
できる基本電流スイッチ４０を図４に示す。この回路
は、米国特許第5,420,529（発明者Guay et al.、登録日
１９９５年３月３０日、出願人ノーザンテレコムリミテ
ッド）に開示されている。
できる基本電流スイッチ４０を図４に示す。この回路
は、米国特許第5,420,529（発明者Guay et al.、登録日
１９９５年３月３０日、出願人ノーザンテレコムリミテ
ッド）に開示されている。
【００４３】基本電流スイッチ４０は、ＮＭＯＳトラン
ジスタ４１とＰＭＯＳトランジスタ４２から構成され
る。ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジ
スタ４２のゲートＧ１およびＧ２は、ノード４３に接続
され、ディジタル制御信号ｄを受信する。ＮＭＯＳトラ
ンジスタ４１のソースＳ１およびＰＭＯＳトランジスタ
４２のドレインＤ２は、ノード４４および定電流源４５
に接続される。電流源４５は、他端が負の供給レールに
接続される。負性供給レールは図に示すように、接地し
てもよいが、これは必ずしも重要なことではない。電流
源はどのような電流源回路によっても構成できることが
明らかであり、このことは、当業者にとって明白であ
る。
ジスタ４１とＰＭＯＳトランジスタ４２から構成され
る。ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジ
スタ４２のゲートＧ１およびＧ２は、ノード４３に接続
され、ディジタル制御信号ｄを受信する。ＮＭＯＳトラ
ンジスタ４１のソースＳ１およびＰＭＯＳトランジスタ
４２のドレインＤ２は、ノード４４および定電流源４５
に接続される。電流源４５は、他端が負の供給レールに
接続される。負性供給レールは図に示すように、接地し
てもよいが、これは必ずしも重要なことではない。電流
源はどのような電流源回路によっても構成できることが
明らかであり、このことは、当業者にとって明白であ
る。
【００４４】図４において破線で示すように、ＮＭＯＳ
トランジスタ４１の基板はＶSSまたはノード４４に接続
され、ＰＭＯＳトランジスタ４２の基板は、Ｖｄｄまた
はソースＳ２に接続される。ここで描かれた通りの構成
が発明にとって重要というわけではない。他の接続とし
てもよい。ドレインＤ１は、ノードＡに接続され、ソー
スＳ２は、ノードＢに接続される。
トランジスタ４１の基板はＶSSまたはノード４４に接続
され、ＰＭＯＳトランジスタ４２の基板は、Ｖｄｄまた
はソースＳ２に接続される。ここで描かれた通りの構成
が発明にとって重要というわけではない。他の接続とし
てもよい。ドレインＤ１は、ノードＡに接続され、ソー
スＳ２は、ノードＢに接続される。
【００４５】基本電流スイッチ４０は、単一入力を必要
としており、相補型入力や基準レベルは必要でない。信
号ｄは、ＣＭＯＳ入力制御信号である。
としており、相補型入力や基準レベルは必要でない。信
号ｄは、ＣＭＯＳ入力制御信号である。
【００４６】動作中、電流源４５からの電流は、端子４
３に与えられる入力信号ｄに従って、ノードＡとアース
の間またはノードＢとアースの間のいずれかのパスに導
かれる。入力電圧ｄがローのとき、ＮＭＯＳトランジス
タ４１は「オフ」であり、ＰＭＯＳトランジスタ４２は
「オン」であり、電流源４５で生じた電流がノードＢに
流れる。入力電圧ｄがハイのとき、ＮＭＯＳトランジス
タ４１は「オン」であり、ＰＭＯＳトランジスタ４２は
「オフ」である。定電流源４５によって生じた出力電流
は、ノードＡからアースに流れる。
３に与えられる入力信号ｄに従って、ノードＡとアース
の間またはノードＢとアースの間のいずれかのパスに導
かれる。入力電圧ｄがローのとき、ＮＭＯＳトランジス
タ４１は「オフ」であり、ＰＭＯＳトランジスタ４２は
「オン」であり、電流源４５で生じた電流がノードＢに
流れる。入力電圧ｄがハイのとき、ＮＭＯＳトランジス
タ４１は「オン」であり、ＰＭＯＳトランジスタ４２は
「オフ」である。定電流源４５によって生じた出力電流
は、ノードＡからアースに流れる。
【００４７】相補型ＭＯＳトランジスタの動作領域は、
ノードＡおよびＢに付加された回路によって決定され
る。「オン」状態における相補型ＭＯＳトランジスタの
ドレイン−ソース間電圧は、電流源をそのハイインピー
ダンス領域に保持できる程度に小さく選択される。
ノードＡおよびＢに付加された回路によって決定され
る。「オン」状態における相補型ＭＯＳトランジスタの
ドレイン−ソース間電圧は、電流源をそのハイインピー
ダンス領域に保持できる程度に小さく選択される。
【００４８】図５は、本発明で用いられるＣＭＯＳ電流
スイッチ１０の構成図である。図４に示すタイプの電流
スイッチが複数個並列に接続される場合には、電流値は
調節できる。ノードＡの出力電流の値は、ディジタル語
ｄ0〜ｄnを用いて前もって設定することができ、これに
より、どの電流スイッチによってこの回路を構成するか
が決定される。
スイッチ１０の構成図である。図４に示すタイプの電流
スイッチが複数個並列に接続される場合には、電流値は
調節できる。ノードＡの出力電流の値は、ディジタル語
ｄ0〜ｄnを用いて前もって設定することができ、これに
より、どの電流スイッチによってこの回路を構成するか
が決定される。
【００４９】論理「１」を受ける電流源はノードＡの電
流を形成し、論理「０」を受ける電流源は、ノードＢの
電流を形成する。たとえば、もし４ディジットの制御信
号ｄ0=１、ｄ1=０、ｄ2=１、ｄ3=１がバス７に与えられ
ると、ノードＡの電流は、ＳＷ0、ＳＷ2、ＳＷ3による
電流によって供給され、ノードＢの電流は、ＳＷ1によ
る電流によって供給される。
流を形成し、論理「０」を受ける電流源は、ノードＢの
電流を形成する。たとえば、もし４ディジットの制御信
号ｄ0=１、ｄ1=０、ｄ2=１、ｄ3=１がバス７に与えられ
ると、ノードＡの電流は、ＳＷ0、ＳＷ2、ＳＷ3による
電流によって供給され、ノードＢの電流は、ＳＷ1によ
る電流によって供給される。
【００５０】ＳＷ0〜ＳＷnのそれぞれに異なる重み付け
をすれば、ノードＡの電流値の選択に大きな幅を持たせ
ることができる。それぞれが２進数でインクリメントさ
れた電流値を供給し、重み付け電流レベルを有する電流
スイッチを用いることができる。たとえば、電流源５１
は重みをｅ0にし、電流源５２は重みをｅ1にし、電流源
５３は重みをｅ2にし、電流源５４は重みをｅkにするよ
うに選択することができる。ここで、ｋは、電流源の数
から１を引いた数である。
をすれば、ノードＡの電流値の選択に大きな幅を持たせ
ることができる。それぞれが２進数でインクリメントさ
れた電流値を供給し、重み付け電流レベルを有する電流
スイッチを用いることができる。たとえば、電流源５１
は重みをｅ0にし、電流源５２は重みをｅ1にし、電流源
５３は重みをｅ2にし、電流源５４は重みをｅkにするよ
うに選択することができる。ここで、ｋは、電流源の数
から１を引いた数である。
【００５１】図６は、本発明の移相器を、クロック再生
回路へ応用した一例の構成図を一般的に示した図であ
る。図１から分かるように、移相器１は、クロック再生
ＰＬＬブロック２の出力端に接続され、ＰＬＬ出力クロ
ックおよびその直交位相成分で動作する。移相器１は、
入力端３および４に、それぞれクロック出力Iおよび直
交位相クロックＱを受ける。端子５および６に得られる
出力クロックＯpおよびＯnは、端子７に与えられるディ
ジタル制御信号ｄ0〜ｄnで位相制御される。
回路へ応用した一例の構成図を一般的に示した図であ
る。図１から分かるように、移相器１は、クロック再生
ＰＬＬブロック２の出力端に接続され、ＰＬＬ出力クロ
ックおよびその直交位相成分で動作する。移相器１は、
入力端３および４に、それぞれクロック出力Iおよび直
交位相クロックＱを受ける。端子５および６に得られる
出力クロックＯpおよびＯnは、端子７に与えられるディ
ジタル制御信号ｄ0〜ｄnで位相制御される。
【００５２】図７は、制御語を変化させることによる移
相器への影響を示すオシロスコープ波形であり、「残留
特性」表示モードを用いて測定したものである。クロッ
クは、２００ＭＨｚで動作しており、使用された移相器
は、８ビットの分解能、すなわち、ｑAおよびｑBは２ビ
ットの分解能、重み付け電流ＡおよびＢは６ビットの分
解能を有する。
相器への影響を示すオシロスコープ波形であり、「残留
特性」表示モードを用いて測定したものである。クロッ
クは、２００ＭＨｚで動作しており、使用された移相器
は、８ビットの分解能、すなわち、ｑAおよびｑBは２ビ
ットの分解能、重み付け電流ＡおよびＢは６ビットの分
解能を有する。
【００５３】図７に示す約２００ｐｓのステップの大き
さは、４番目の最下位ビットを変化させることによって
得られる。最下位ビットをトグリングしても、約５ｐｓ
の変化にしかならない。これは、精密に表示するオシロ
スコープの分解能より小さい。
さは、４番目の最下位ビットを変化させることによって
得られる。最下位ビットをトグリングしても、約５ｐｓ
の変化にしかならない。これは、精密に表示するオシロ
スコープの分解能より小さい。
【００５４】ここまで、本発明の特定の実施の形態を図
示し、説明してきたが、本発明に対し、種々の応用、選
択をなすことができることは当業者にとって自明のもの
と思われる。しかしながら、そのような応用および選択
は、本発明の請求の範囲に含まれるものである。
示し、説明してきたが、本発明に対し、種々の応用、選
択をなすことができることは当業者にとって自明のもの
と思われる。しかしながら、そのような応用および選択
は、本発明の請求の範囲に含まれるものである。
【図１】 本発明のクロック移相回路の構成図である。
【図２】 入力クロック信号の振幅による出力クロック
位相の変化を示す図である。
位相の変化を示す図である。
【図３】 図１の回路の概略図である。
【図４】 従来の電流切り替え回路の概略図である。
【図５】 本発明による可変電流切り替え回路の構成図
である。
である。
【図６】 本発明のクロック移相器を用いたクロック再
生回路の構成図である。
生回路の構成図である。
【図７】 制御信号の種々の値に対する出力電圧を時間
軸で示すグラフである。
軸で示すグラフである。
１…移相器、２…クロック再生ＰＬＬブロック、３，
４，７…入力端、５，６…出力端、１０…ＣＭＯＳ電流
スイッチ、４０…基本電流スイッチ、１１，１３，１５
…電流源、１２…第１の差動ブロック、１４…第２の差
動ブロック、１６，１８…ルート、２０，２２…ルー
ト、２１、２３…ＣＭＯＳ対、２４…第１の送信回路、
２６…第２の送信回路、２５，２７…ＣＭＯＳ対、３１
…負荷ネットワーク、３４，３６…加算ノード、３７，
３８…インバータ、３９…リミタ増幅器、５１，５２，
５３，５４…電流源、Ｃ…コンデンサ、ｄ0〜ｄk…ディ
ジタル語、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ
７，Ｑ８，Ｑ１１，Ｑ１２…トランジスタ、Ｒ１，Ｒ２
…負荷抵抗
４，７…入力端、５，６…出力端、１０…ＣＭＯＳ電流
スイッチ、４０…基本電流スイッチ、１１，１３，１５
…電流源、１２…第１の差動ブロック、１４…第２の差
動ブロック、１６，１８…ルート、２０，２２…ルー
ト、２１、２３…ＣＭＯＳ対、２４…第１の送信回路、
２６…第２の送信回路、２５，２７…ＣＭＯＳ対、３１
…負荷ネットワーク、３４，３６…加算ノード、３７，
３８…インバータ、３９…リミタ増幅器、５１，５２，
５３，５４…電流源、Ｃ…コンデンサ、ｄ0〜ｄk…ディ
ジタル語、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ
７，Ｑ８，Ｑ１１，Ｑ１２…トランジスタ、Ｒ１，Ｒ２
…負荷抵抗
フロントページの続き (72)発明者 バーナード・ガイ カナダ国，エイチ３ジェイ，２ダブリュー ５，ケベック，モントリオール，ルフス− ロックヘッド ＃203，2625 (72)発明者 ミカエル・アルトマン カナダ国，ケイ２エル，２ケイ１，オンタ リオ，カナタ，バルロー クレッセント 12
Claims (18)
- 【請求項１】 ３６０゜の位相制御範囲で高速信号の位
相を変えるＣＭＯＳディジタル制御ＣＬＭ／ＥＣＬクロ
ック移相器において：制御ディジタル信号に従って、第
１のノードに第１の電流を、第２のノードに第２の電流
を与える電流スイッチと、 前記高速信号と前記第１の電流を受け、前記高速信号を
前記第１の電流で振幅変調し、前記変調された高速信号
を選択的に第１および第２のルートに導く第１の差動ブ
ロックと、 前記高速信号と既知の固定位相差を有する前記高速信号
の変形信号と前記第２の電流を受け、前記高速変形信号
を前記第２の電流で振幅変調し、前記変調された高速変
形信号を選択的に第３および第４のルートに導く第２の
差動ブロックと、 前記制御ディジタル信号に従って、前記第１および第２
のルートを第１の加算ノードおよび第２の加算ノードに
接続する第１の送信回路と、 前記制御ディジタル信号に従って、前記第３および第４
のルートを第１の加算ノードおよび第２の加算ノードに
接続する第２の送信回路と、 前記第１および第２の加算ノードに接続され、３６０゜
の位相制御範囲の高速出力信号を供給する負荷ネットワ
ークとから構成されることを特徴とするＣＭＯＳディジ
タル制御ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項２】 請求項１記載のＣＭＯＳディジタル制御
ＣＬＭ／ＥＣＬクロック移相器において、前記第１の差
動ブロックは：前記第１のノードに接続されるエミッタ
とそれぞれ前記第１および第２のルートに接続されるコ
レクタを有する第１および第２の半導体装置と、 前記第１の半導体装置のベースに前記高速信号を与える
手段と、 前記第２の半導体装置のベースに前記高速信号の反転信
号を与える手段とから構成されることを特徴とするＣＭ
ＯＳディジタル制御ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項３】 請求項１記載のＣＭＯＳディジタル制御
ＣＬＭ／ＥＣＬクロック移相器において、前記第２の差
動ブロックは：前記第２のノードに接続されるエミッタ
とそれぞれ第１および第２のルートに接続されるコレク
タを有する第３および第４の半導体装置と、 前記第３の半導体装置のベースに前記高速信号を与える
手段と、 前記第４の半導体装置のベースに前記高速信号の反転信
号を与える手段とから構成されることを特徴とするＣＭ
ＯＳディジタル制御ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項４】 請求項１記載のＣＭＯＳディジタル制御
ＣＬＭ／ＥＣＬクロック移相器において、前記第１の送
信回路は：共通端子が前記第１のルートに、出力端子が
それぞれ前記第１および第２の加算ノードに接続され、
前記制御ディジタル信号の第１の象限ディジットに従っ
て、前記変調された高速信号および前記変調された高速
信号の反転信号を、前記第１および第２の加算ノード間
で切り替える第１のスイッチと、 共通端子が前記第２のルートに、出力端子がそれぞれ前
記第１および第２の加算ノードに接続され、前記第１の
象限ディジットの反転信号に従って、前記変調された高
速変形信号および前記変調された高速信号の反転信号
を、前記第１および第２の加算ノード間で切り替える第
２のスイッチとから構成されることを特徴とするＣＭＯ
Ｓディジタル制御ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項５】 請求項４記載のＣＭＯＳディジタル制御
ＣＬＭ／ＥＣＬクロック移相器において、前記第１のス
イッチは、前記第１のルートに共通接続されるドレイン
と、それぞれ前記第１および第２の加算ノードに接続さ
れるソースと、前記第１の象限ディジットを受けるため
に接続されるゲートとを有する一対のＣＭＯＳトランジ
スタから構成されることを特徴とするＣＭＯＳディジタ
ル制御ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項６】 請求項４記載のＣＭＯＳディジタル制御
ＣＬＭ／ＥＣＬクロック移相器において、前記第２のス
イッチは、前記第２のルートに共通接続されるドレイン
と、それぞれ第１および第２の加算ノードに接続される
ソースと、前記第１の反転信号象限ディジットを受ける
ために接続されるソースとを有する一対のＣＭＯＳトラ
ンジスタから構成されることを特徴とするＣＭＯＳディ
ジタル制御ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項７】 請求項１記載のＣＭＯＳディジタル制御
ＣＬＭ／ＥＣＬクロック移相器において、前記第２の送
信回路は：共通端子が前記第３のルートに、出力端子が
それぞれ前記第１および第２の加算ノードに接続され、
前記制御ディジタル信号の第２の象限ディジットに従っ
て、前記変調された高速変形信号および前記変調された
高速変形信号の反転信号を、前記第１および第２の加算
ノード間で切り替える第３のスイッチと、 共通端子が前記第４のルートに、出力端子がそれぞれ前
記第１および第２の加算ノードに接続され、前記第２の
反転信号象限ディジットに従って、前記変調された高速
変形信号および前記変調された高速変形信号の反転信号
を、前記第１および第２の加算ノード間で切り替える第
４のスイッチとから構成されることを特徴とするＣＭＯ
Ｓディジタル制御ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項８】 請求項７記載のＣＭＯＳディジタル制御
ＣＬＭ／ＥＣＬクロック移相器において、前記第３のス
イッチは、前記第３のルートに共通接続されるドレイン
と、それぞれ前記第１および第２の加算ノードに接続さ
れるソースと、前記第２の象限ディジットを受けるため
に接続されるゲートとを有する一対のＣＭＯＳトランジ
スタから構成されることを特徴とするＣＭＯＳディジタ
ル制御ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項９】 請求項７記載のＣＭＯＳディジタル制御
ＣＬＭ／ＥＣＬクロック移相器において、前記第４のス
イッチは、ともに前記第４のルートに接続されるドレイ
ンと、それぞれ前記第１および第２の加算ノードに接続
されるソースと、前記第２の反転信号象限ディジットを
受けるために接続されるゲートとを有する一対のＣＭＯ
Ｓトランジスタから構成されることを特徴とするＣＭＯ
Ｓディジタル制御ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項１０】 請求項１記載のＣＭＯＳディジタル制
御ＣＬＭ／ＥＣＬクロック移相器において、前記負荷ネ
ットワークは：前記第１の加算ノードと電源端子との間
に接続される第１の抵抗と、 前記第２の加算ノードと前記電源端子との間に接続され
る第２の抵抗とから構成されることを特徴とするＣＭＯ
Ｓディジタル制御ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項１１】 請求項１記載のＣＭＯＳディジタル制
御ＣＬＭ／ＥＣＬクロック移相器において、前記電流ス
イッチは：制御電流を共通ノードに供給する電流源と、 ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからな
る一対のＣＭＯＳトランジスタとから構成され、 前記ＮＭＯＳトランジスタのソースおよび前記ＰＭＯＳ
トランジスタのドレインは対応の電流源に共通接続さ
れ、各ＭＯＳトランジスタのゲートは前記制御信号のデ
ィジットを受け、前記ＮＭＯＳトランジスタ各ドレイン
は第１のノードに共通接続され、前記ＰＭＯＳトランジ
スタのソースは第２のノードに共通接続され前記第１お
よび前記第２の電流をそれぞれ前記第１および第２のノ
ードに導くことを特徴とするＣＭＯＳディジタル制御Ｃ
ＬＭ／ＥＣＬクロック移相器。 - 【請求項１２】 請求項１記載のＣＭＯＳディジタル制
御ＣＬＭ／ＥＣＬクロック移相器において、前記電流ス
イッチは：それぞれが制御電流を各ｋ番目の共通ノード
に供給するｋ個の電流源と、 ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからな
る一対のＣＭＯＳトランジスタｋ組とから構成され、 前記ＮＭＯＳトランジスタの各ソースおよび前記ＰＭＯ
Ｓトランジスタの各ドレインは対応のｋ番目の共通ノー
ドに共通接続され、各ＭＯＳトランジスタのゲートは前
記制御信号のディジットを受け、前記ＮＭＯＳトランジ
スタの各ドレインは第１のノードに共通接続され、前記
ＰＭＯＳトランジスタの各ソースは第２のノードに共通
接続され、前記ｋ番目のディジットに従って、成分電流
を前記第１のノードに、相補型成分電流を前記第２のノ
ードに導くことを特徴とするＣＭＯＳディジタル制御Ｃ
ＬＭ／ＥＣＬクロック移相器。 - 【請求項１３】 請求項１２記載のＣＭＯＳディジタル
制御ＣＬＭ／ＥＣＬクロック移相器において、前記ｋ個
のＣＭＯＳトランジスタ対からの前記成分電流の合計
は、前記第１の電流を形成し、前記ｋ個のＣＭＯＳトラ
ンジスタ対からの前記相補型成分電流は、前記第２の電
流を形成することを特徴とするＣＭＯＳディジタル制御
ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項１４】 請求項１３記載のＣＭＯＳディジタル
制御ＣＬＭ／ＥＣＬクロック移相器において、前記第１
および第２のノードで得られた前記第１および第２の電
流の正規化振幅の合計は、単位値に等しいことを特徴と
するＣＭＯＳディジタル制御ＣＬＭ／ＥＣＬクロック移
相器。 - 【請求項１５】 ３６０゜の位相制御範囲で高速信号の
位相を変えるＣＭＯＳディジタル制御ＣＬＭ／ＥＣＬク
ロック移相器において：第１のノードに第１の電流を、
第２のノードに第２の電流を与え、制御ディジタル信号
に従って前記第１および第２の電流の振幅を調節できる
手段と、 前記高速信号および前記第１の電流を受信し、前記高速
信号を前記第１の電流で振幅変調し、前記変調された高
速信号を選択的に第１および第２のルートに導く第１の
差動ブロックと、 前記高速信号と既知の固定位相差を有する前記高速信号
の変形信号と前記第２の電流とを受け、前記高速変形信
号を前記第２の電流で振幅変調し、前記変調された高速
変形信号を選択的に第３および第４のルートに導く第２
の差動ブロックと、 前記制御ディジタル信号に従って、前記第１および第２
のルートをそれぞれ前記第１の加算ノードと第２の加算
ノードに接続する第１の送信回路と、 前記制御ディジタル信号に従って、前記第３および第４
のルートをそれぞれ前記第１の加算ノードと前記第２の
加算ノードに接続する第２の送信回路と、 前記第１および第２の加算ノードに接続され、高速出力
信号に３６０゜の位相制御範囲を供給する負荷ネットワ
ークとから構成されることを特徴とするＣＭＯＳディジ
タル制御ＣＬＭ／ＥＣＬクロック移相器。 - 【請求項１６】 請求項１４記載のＣＭＯＳディジタル
制御ＣＬＭ／ＥＣＬクロック移相器において、前記第１
および第２の電流の正規化振幅の合計は、単位値に等し
いことを特徴とするＣＭＯＳディジタル制御ＣＬＭ／Ｅ
ＣＬクロック移相器。 - 【請求項１７】 請求項１５記載のＣＭＯＳディジタル
制御ＣＬＭ／ＥＣＬクロック移相器において、さらに、
前記第１および第２の電流を発生する電流源から構成さ
れることを特徴とするＣＭＯＳディジタル制御ＣＬＭ／
ＥＣＬクロック移相器。 - 【請求項１８】 請求項２記載のＣＭＯＳディジタル制
御ＣＬＭ／ＥＣＬクロック移相器において、前記第１お
よび第２の半導体装置は、バイポーラトランジスタであ
ることを特徴とするＣＭＯＳディジタル制御ＣＬＭ／Ｅ
ＣＬクロック移相器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US58316995A | 1995-10-02 | 1995-10-02 | |
| US08/583169 | 1995-10-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186564A true JPH09186564A (ja) | 1997-07-15 |
Family
ID=24331957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8277518A Pending JPH09186564A (ja) | 1995-10-02 | 1996-09-27 | Ｃｍｏｓディジタル制御ｃｌｍ／ｅｃｌクロック移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186564A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1996
- 1996-09-27 JP JP8277518A patent/JPH09186564A/ja active Pending
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051101 |
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|
| A02 | Decision of refusal |
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