JPH09190416A - 二重化コンピュータシステム及び二重化ｉ／ｏ制御方法 - Google Patents
二重化コンピュータシステム及び二重化ｉ／ｏ制御方法Info
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- JPH09190416A JPH09190416A JP8001206A JP120696A JPH09190416A JP H09190416 A JPH09190416 A JP H09190416A JP 8001206 A JP8001206 A JP 8001206A JP 120696 A JP120696 A JP 120696A JP H09190416 A JPH09190416 A JP H09190416A
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Abstract
(57)【要約】
【課題】片系異常発生時に、アドレスの異なるＩ／Ｏ
正、副に対し、アドレスを変更することなくアクセス可
能な二重化Ｉ／Ｏ制御方式を提供する。 【解決手段】ＣＰＵ１−１、１−２からＤＳＢＡ２−
１、２−２を介してＩ／Ｏ５−１、５−２にアクセスを
する。正常時はＣＰＵ１−１からＡ系バスを経由してＩ
／Ｏ（正）５−１にデータ転送し、ＣＰＵ１−２からＢ
系バスを経由してＩ／Ｏ（副）５−２にデータ転送す
る。異常発生時はＯＳがＤＳＢＡ２−１、２−２内のバ
スマッピング機構６を変更し、正常系ＣＰＵ１−１、１
−２から正常系バスを経由してアドレスの異なるＩ／Ｏ
（正）５−１及びＩ／Ｏ（副）５−２両方にデータ転送
をする。
正、副に対し、アドレスを変更することなくアクセス可
能な二重化Ｉ／Ｏ制御方式を提供する。 【解決手段】ＣＰＵ１−１、１−２からＤＳＢＡ２−
１、２−２を介してＩ／Ｏ５−１、５−２にアクセスを
する。正常時はＣＰＵ１−１からＡ系バスを経由してＩ
／Ｏ（正）５−１にデータ転送し、ＣＰＵ１−２からＢ
系バスを経由してＩ／Ｏ（副）５−２にデータ転送す
る。異常発生時はＯＳがＤＳＢＡ２−１、２−２内のバ
スマッピング機構６を変更し、正常系ＣＰＵ１−１、１
−２から正常系バスを経由してアドレスの異なるＩ／Ｏ
（正）５−１及びＩ／Ｏ（副）５−２両方にデータ転送
をする。
Description
【０００１】
【発明の属する技術分野】本発明は高信頼化コンピュー
タシステムに関し、特に、二重化Ｉ／Ｏ制御方式に関す
る。
タシステムに関し、特に、二重化Ｉ／Ｏ制御方式に関す
る。
【０００２】
【従来の技術】従来の高信頼化コンピュータシステム
は、例えば、特開平１−１５４２４２号公報に記載のよ
うに、ＣＰＵモジュール内にクロスリンクを設け、クロ
スリンク内のレジスタの値により、二重化Ｉ／Ｏを制御
している。
は、例えば、特開平１−１５４２４２号公報に記載のよ
うに、ＣＰＵモジュール内にクロスリンクを設け、クロ
スリンク内のレジスタの値により、二重化Ｉ／Ｏを制御
している。
【０００３】ここでは、Ａ系とＢ系が完全に分離した二
重化システムにおいて、クロスリンク内のレジスタの値
により、以下のアクセス種類をサポートしている。
重化システムにおいて、クロスリンク内のレジスタの値
により、以下のアクセス種類をサポートしている。
【０００４】（１）Ａ系、Ｂ系間の同期を取らない状
態。
態。
【０００５】（２）自系のデータは使用せず、他系のデ
ータを自系のＩ／Ｏに送出する状態。
ータを自系のＩ／Ｏに送出する状態。
【０００６】（３）自系のデータを自系のＩ／Ｏと他系
のＩ／Ｏ両方に送出する状態。
のＩ／Ｏ両方に送出する状態。
【０００７】（４）Ａ系、Ｂ系間の同期を取りながらＡ
系、Ｂ系それぞれのＩ／Ｏにデータを送出する状態。
系、Ｂ系それぞれのＩ／Ｏにデータを送出する状態。
【０００８】さらに、Ａ系、Ｂ系内も更に二重化され、
一致チェックはＩ／Ｏモジュール内で行い、二重化Ｉ／
ＯはＡ系、Ｂ系それぞれからのみアクセス可能としてい
る。
一致チェックはＩ／Ｏモジュール内で行い、二重化Ｉ／
ＯはＡ系、Ｂ系それぞれからのみアクセス可能としてい
る。
【０００９】しかし、この例のような方式ではＩ／Ｏが
片系にのみ接続されているため、ＩＯバス又はＩ／Ｏモ
ジュールに異常が発生した場合、片系が切り離されて二
重化Ｉ／Ｏが実現できなくなる。
片系にのみ接続されているため、ＩＯバス又はＩ／Ｏモ
ジュールに異常が発生した場合、片系が切り離されて二
重化Ｉ／Ｏが実現できなくなる。
【００１０】そこで、（株）日立製作所ＦＴ−６１００
システム概説書（１９９２年発行、マニュアルＮｏ．Ｆ
Ｔ６１−１−００１）に記載のように、二重化Ｉ／Ｏを
Ａ系、Ｂ系の両方からアクセスできるようにして、ＩＯ
バス又はＩ／Ｏモジュールに異常が発生した場合にも、
二重化Ｉ／Ｏを実現しているものがある。この例では、
Ｉ／Ｏモジュールを二重化し、一方のＩ／Ｏモジュール
に異常が発生した場合に、他方のＩ／Ｏモジュールに対
してアクセスするため、ＣＰＵからのアクセスアドレス
を変更してアクセスしている。
システム概説書（１９９２年発行、マニュアルＮｏ．Ｆ
Ｔ６１−１−００１）に記載のように、二重化Ｉ／Ｏを
Ａ系、Ｂ系の両方からアクセスできるようにして、ＩＯ
バス又はＩ／Ｏモジュールに異常が発生した場合にも、
二重化Ｉ／Ｏを実現しているものがある。この例では、
Ｉ／Ｏモジュールを二重化し、一方のＩ／Ｏモジュール
に異常が発生した場合に、他方のＩ／Ｏモジュールに対
してアクセスするため、ＣＰＵからのアクセスアドレス
を変更してアクセスしている。
【００１１】
【発明が解決しようとする課題】上記の概説書の構成で
は、一方のＩ／Ｏモジュールに異常が発生した場合にも
二重化Ｉ／Ｏを実現できる。しかし、ＣＰＵからプログ
ラムのアクセスアドレスを変えて他方のＩ／Ｏモジュー
ルにアクセスするには、２本のＩＯバスのアドレス空間
をサポートしなければならないという問題点がある。
は、一方のＩ／Ｏモジュールに異常が発生した場合にも
二重化Ｉ／Ｏを実現できる。しかし、ＣＰＵからプログ
ラムのアクセスアドレスを変えて他方のＩ／Ｏモジュー
ルにアクセスするには、２本のＩＯバスのアドレス空間
をサポートしなければならないという問題点がある。
【００１２】本発明の目的は、コンピュータシステムの
片系に異常発生時に、ＣＰＵからアクセスアドレスを変
更することなく、アドレスの異なる他系のＩ／Ｏへのア
クセスを可能とする、二重化Ｉ／Ｏ制御方法を提供する
ことにある。
片系に異常発生時に、ＣＰＵからアクセスアドレスを変
更することなく、アドレスの異なる他系のＩ／Ｏへのア
クセスを可能とする、二重化Ｉ／Ｏ制御方法を提供する
ことにある。
【００１３】また、本発明の目的は、１本のＩ／Ｏバス
のアドレス空間しかサポートしていないプロセッサシス
テムを二重化し、構成の簡単な二重化コンピュータシス
テムを提供することにある。
のアドレス空間しかサポートしていないプロセッサシス
テムを二重化し、構成の簡単な二重化コンピュータシス
テムを提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、Ａ系とＢ系からなるプロセッサ装置（以
下、ＣＰＵ）及びバス接続機構（以下、ＤＳＢＡ）と、
異なるアドレスを持つ正、副のＩ／Ｏを備え、プロセッ
サ装置間でクロック同期しながら、一方を主系、他方を
従系として二重系運転を行うコンピュータシステムにお
いて、前記ＤＳＢＡは、Ａ系プロセッサ装置からＡ系バ
スを経由しＩ／Ｏ（正）へアクセスし、Ｂ系プロセッサ
装置からＢ系バスを経由しＩ／Ｏ（副）へアクセスする
プライオリティモードと、Ａ系プロセッサ装置からＡ系
バスを経由しＩ／Ｏ（正）及びＩ／Ｏ（副）へアクセス
するＡ系モードと、Ｂ系プロセッサ装置からＢ系バスを
経由しＩ／Ｏ（正）及びＩ／Ｏ（副）へアクセスするＢ
系モードから、一つのモードを選択できるように構成し
たことを特徴とする。
に、本発明は、Ａ系とＢ系からなるプロセッサ装置（以
下、ＣＰＵ）及びバス接続機構（以下、ＤＳＢＡ）と、
異なるアドレスを持つ正、副のＩ／Ｏを備え、プロセッ
サ装置間でクロック同期しながら、一方を主系、他方を
従系として二重系運転を行うコンピュータシステムにお
いて、前記ＤＳＢＡは、Ａ系プロセッサ装置からＡ系バ
スを経由しＩ／Ｏ（正）へアクセスし、Ｂ系プロセッサ
装置からＢ系バスを経由しＩ／Ｏ（副）へアクセスする
プライオリティモードと、Ａ系プロセッサ装置からＡ系
バスを経由しＩ／Ｏ（正）及びＩ／Ｏ（副）へアクセス
するＡ系モードと、Ｂ系プロセッサ装置からＢ系バスを
経由しＩ／Ｏ（正）及びＩ／Ｏ（副）へアクセスするＢ
系モードから、一つのモードを選択できるように構成し
たことを特徴とする。
【００１５】前記ＤＳＢＡは、ＣＰＵからのアクセスを
中継し、自系バス（ＤＳバスＰ）を経由して正または副
のＩ／Ｏと接続する中継バッファＰと、他系バス（ＤＳ
バスＳ）を経由して副または正のＩ／Ｏと接続する中継
バッファＳを設けていることを特徴とする。
中継し、自系バス（ＤＳバスＰ）を経由して正または副
のＩ／Ｏと接続する中継バッファＰと、他系バス（ＤＳ
バスＳ）を経由して副または正のＩ／Ｏと接続する中継
バッファＳを設けていることを特徴とする。
【００１６】前記ＤＳＢＡは、ＣＰＵからの設定モード
とアクセスするアドレスのＩ／Ｏ（正）またはＩ／Ｏ
（副）を識別して、設定モードに応じて前記バッファＰ
とバッファＳの各々を出力可能／不可能に制御するモー
ド切替手段を設けていることを特徴とする。
とアクセスするアドレスのＩ／Ｏ（正）またはＩ／Ｏ
（副）を識別して、設定モードに応じて前記バッファＰ
とバッファＳの各々を出力可能／不可能に制御するモー
ド切替手段を設けていることを特徴とする。
【００１７】前記モード切替手段は、ＣＰＵからの設定
モードとアクセスするアドレスのＩ／Ｏ（正）またはＩ
／Ｏ（副）を識別して、当該アクセスに対し自系バスま
たは他系バスを使用することを示す信号（ＢＳＥＬ）を
生成するバスマッピング手段を含むことを特徴とする。
モードとアクセスするアドレスのＩ／Ｏ（正）またはＩ
／Ｏ（副）を識別して、当該アクセスに対し自系バスま
たは他系バスを使用することを示す信号（ＢＳＥＬ）を
生成するバスマッピング手段を含むことを特徴とする。
【００１８】前記ＤＳＢＡは、ＣＰＵから出力される自
系の切離し信号（ＤＩＳＣＯＮ）と他系の切離し信号
（ＸＤＩＳＣＯＮ）を受信可能となし、ＤＩＳＣＯＮが
受信される場合は前記中継バッファＰ及び中継バッファ
Ｓの出力を不可能とし、ＸＤＩＳＣＯＮが受信される場
合は前記中継バッファＰ及び中継バッファＳの出力を可
能に制御するモード切替手段設けていることを特徴とす
る。
系の切離し信号（ＤＩＳＣＯＮ）と他系の切離し信号
（ＸＤＩＳＣＯＮ）を受信可能となし、ＤＩＳＣＯＮが
受信される場合は前記中継バッファＰ及び中継バッファ
Ｓの出力を不可能とし、ＸＤＩＳＣＯＮが受信される場
合は前記中継バッファＰ及び中継バッファＳの出力を可
能に制御するモード切替手段設けていることを特徴とす
る。
【００１９】本構成によれば、モード切り替えのため
に、アクセスするＩ／Ｏアドレスを変更する必要がない
ので、ＣＰＵは同一アドレスに対するアクセスを行えば
よく、１本のＩ／Ｏバスのアドレス空間のみサポートす
ればよい。
に、アクセスするＩ／Ｏアドレスを変更する必要がない
ので、ＣＰＵは同一アドレスに対するアクセスを行えば
よく、１本のＩ／Ｏバスのアドレス空間のみサポートす
ればよい。
【００２０】さらに、本発明の方法は、二重化されたＡ
系とＢ系のプロセッサ装置（ＣＰＵ）から異なるアドレ
スを持つ正、副のＩ／Ｏへアクセスするコンピュータシ
ステムの二重化Ｉ／Ｏ制御方法において、通常時は、各
系のＣＰＵからＩ／Ｏ（正）とＩ／Ｏ（副）へアクセス
し、Ａ系のＣＰＵからＡ系バスを経由してＩ／Ｏ（正）
へのアクセスのみを許可し、Ｂ系のＣＰＵからＢ系バス
を経由してＩ／Ｏ（副）へアクセスのみを許可し、前記
Ａ系バスからＩ／Ｏ（正）間に異常が発生した場合は、
ＣＰＵからの指示に基づいて、Ｂ系のＣＰＵからＢ系バ
スを経由してＩ／Ｏ（正）及び（副）へのアクセスのみ
を許可し、前記Ｂ系バスからＩ／Ｏ（副）間に異常が発
生した場合は、ＣＰＵからの指示に基づいて、Ａ系のＣ
ＰＵからＡ系バスを経由してＩ／Ｏ（正）及び（副）へ
のアクセスのみを許可することを特徴とする。
系とＢ系のプロセッサ装置（ＣＰＵ）から異なるアドレ
スを持つ正、副のＩ／Ｏへアクセスするコンピュータシ
ステムの二重化Ｉ／Ｏ制御方法において、通常時は、各
系のＣＰＵからＩ／Ｏ（正）とＩ／Ｏ（副）へアクセス
し、Ａ系のＣＰＵからＡ系バスを経由してＩ／Ｏ（正）
へのアクセスのみを許可し、Ｂ系のＣＰＵからＢ系バス
を経由してＩ／Ｏ（副）へアクセスのみを許可し、前記
Ａ系バスからＩ／Ｏ（正）間に異常が発生した場合は、
ＣＰＵからの指示に基づいて、Ｂ系のＣＰＵからＢ系バ
スを経由してＩ／Ｏ（正）及び（副）へのアクセスのみ
を許可し、前記Ｂ系バスからＩ／Ｏ（副）間に異常が発
生した場合は、ＣＰＵからの指示に基づいて、Ａ系のＣ
ＰＵからＡ系バスを経由してＩ／Ｏ（正）及び（副）へ
のアクセスのみを許可することを特徴とする。
【００２１】これによれば、片系のＩ／Ｏバスやアダプ
タ（ＢＡ）などに異常が発生したとき、これを検知した
ＣＰＵから自系と他系に割込みを発生してＤＳＢＡによ
るモード切り替えが行われる。この結果、一方のＣＰＵ
から正常な系のＩ／Ｏバスを用いた、Ｉ／Ｏ（正）、
（副）へのアクセスが行われ、二重化Ｉ／Ｏへのアクセ
スを継続する。
タ（ＢＡ）などに異常が発生したとき、これを検知した
ＣＰＵから自系と他系に割込みを発生してＤＳＢＡによ
るモード切り替えが行われる。この結果、一方のＣＰＵ
から正常な系のＩ／Ｏバスを用いた、Ｉ／Ｏ（正）、
（副）へのアクセスが行われ、二重化Ｉ／Ｏへのアクセ
スを継続する。
【００２２】また、本発明の方法は、通常時は、各系の
ＣＰＵからＩ／Ｏ（正）とＩ／Ｏ（副）へアクセスし、
Ａ系のＣＰＵからＡ系バスを経由してＩ／Ｏ（正）への
アクセスのみを許可し、Ｂ系のＣＰＵからＢ系バスを経
由してＩ／Ｏ（副）へアクセスのみを許可し、自系のＣ
ＰＵの切り離し信号がオンされたとき、自系からＩ／Ｏ
（正）とＩ／Ｏ（副）へのアクセスを抑止するととも
に、他系のＣＰＵからＡ系バス及びＢ系バスを使用して
Ｉ／Ｏ（正）とＩ／Ｏ（副）へアクセスすることを特徴
とする。
ＣＰＵからＩ／Ｏ（正）とＩ／Ｏ（副）へアクセスし、
Ａ系のＣＰＵからＡ系バスを経由してＩ／Ｏ（正）への
アクセスのみを許可し、Ｂ系のＣＰＵからＢ系バスを経
由してＩ／Ｏ（副）へアクセスのみを許可し、自系のＣ
ＰＵの切り離し信号がオンされたとき、自系からＩ／Ｏ
（正）とＩ／Ｏ（副）へのアクセスを抑止するととも
に、他系のＣＰＵからＡ系バス及びＢ系バスを使用して
Ｉ／Ｏ（正）とＩ／Ｏ（副）へアクセスすることを特徴
とする。
【００２３】これによれば、片系のＣＰＵが異常や他の
目的で切り離された場合に、正常なＣＰＵから両系のＩ
／Ｏバスを用いて、Ｉ／Ｏ（正）、（副）へのアクセス
が行われ、二重化Ｉ／Ｏへのアクセスを継続する。
目的で切り離された場合に、正常なＣＰＵから両系のＩ
／Ｏバスを用いて、Ｉ／Ｏ（正）、（副）へのアクセス
が行われ、二重化Ｉ／Ｏへのアクセスを継続する。
【００２４】
【発明の実施の形態】図１は、本発明の一実施形態によ
るコンピュータシステムの構成図である。本例のコンピ
ュータシステムで、Ａ、Ｂ２系のプロセッサ（ＣＰＵ）
１−１、１−２は、システムバス８−１、８−２によ
り、バス接続機構（ＤＳＢＡ）２−１、２−２とそれぞ
れ接続されている。ＤＳＢＡ２−１、２−２は、バスマ
ッピング機構６−１、６−２を含んでいる。
るコンピュータシステムの構成図である。本例のコンピ
ュータシステムで、Ａ、Ｂ２系のプロセッサ（ＣＰＵ）
１−１、１−２は、システムバス８−１、８−２によ
り、バス接続機構（ＤＳＢＡ）２−１、２−２とそれぞ
れ接続されている。ＤＳＢＡ２−１、２−２は、バスマ
ッピング機構６−１、６−２を含んでいる。
【００２５】ＤＳＢＡ２−１、２−２の各々は、ＤＳバ
ス９−１、９−２により両系のバスアダプタ（ＢＡ）３
−１、３−２に接続されている。Ａ系ＤＳＢＡ２−１の
Ｐ側（プライオリティ）にはＡ系のＤＳバス９−１が接
続され、Ｓ側（セカンダリィ）にはＢ系のＤＳバス９−
２が接続される。また、Ｂ系ＤＳＢＡ２−２のＰ側には
Ｂ系のＤＳバス９−２が接続、Ｓ側にはＡ系のＤＳバス
９−１が接続される。
ス９−１、９−２により両系のバスアダプタ（ＢＡ）３
−１、３−２に接続されている。Ａ系ＤＳＢＡ２−１の
Ｐ側（プライオリティ）にはＡ系のＤＳバス９−１が接
続され、Ｓ側（セカンダリィ）にはＢ系のＤＳバス９−
２が接続される。また、Ｂ系ＤＳＢＡ２−２のＰ側には
Ｂ系のＤＳバス９−２が接続、Ｓ側にはＡ系のＤＳバス
９−１が接続される。
【００２６】ＢＡ３−１、３−２にはＩＯバス７−１、
７−２を介してＩＯアダプタ（ＩＯＡ）４−１、４−２
が接続されている。ＩＯＡ４はＩＯバス７に複数個、接
続することも可能である。ＩＯＡ４−１、４−２のチャ
ネルＣＨ０にはＩ／Ｏ（正）５−１、ＣＨ１にはＩ／Ｏ
（副）５−２がそれぞれ接続されている。
７−２を介してＩＯアダプタ（ＩＯＡ）４−１、４−２
が接続されている。ＩＯＡ４はＩＯバス７に複数個、接
続することも可能である。ＩＯＡ４−１、４−２のチャ
ネルＣＨ０にはＩ／Ｏ（正）５−１、ＣＨ１にはＩ／Ｏ
（副）５−２がそれぞれ接続されている。
【００２７】Ａ系ＣＰＵ１−１とＢ系ＣＰＵ１−２はク
ロック同期をとっていて、Ａ系ＣＰＵ１−１からＢ系Ｃ
ＰＵ１−２へマスタ信号１０−１とクロック１１−１を
出力し、Ｂ系ＣＰＵ１−２からＡ系ＣＰＵ１−１へマス
タ信号１０−２とクロック１１−２を出力している。
ロック同期をとっていて、Ａ系ＣＰＵ１−１からＢ系Ｃ
ＰＵ１−２へマスタ信号１０−１とクロック１１−１を
出力し、Ｂ系ＣＰＵ１−２からＡ系ＣＰＵ１−１へマス
タ信号１０−２とクロック１１−２を出力している。
【００２８】図２は、ＤＳＢＡの構成図である。ＤＳＢ
Ａ２はバスマッピング機構６、ＥＯＲ回路２５、ＮＯＴ
回路２６、２８、ＡＮＤ回路２７、２９−１、２９−
２、バッファＰ２２−１、バッファＳ２２−２、バス選
択回路２３−１、２３−２から構成されている。
Ａ２はバスマッピング機構６、ＥＯＲ回路２５、ＮＯＴ
回路２６、２８、ＡＮＤ回路２７、２９−１、２９−
２、バッファＰ２２−１、バッファＳ２２−２、バス選
択回路２３−１、２３−２から構成されている。
【００２９】図３に、バスマッピング機構の構成を示
す。バスマッピング機構６は、ＤＥＣ６１と、モード設
定レジスタ６２から構成される。モード設定レジスタ６
２には、ＣＰＵによるモード設定信号（ライトデータ線
８１）が書き込まれ、ＤＥＣ６１はモード設定信号とＩ
／Ｏアドレス（アドレス線８２）の組合せからＢＳＥＬ
６７を出力する。
す。バスマッピング機構６は、ＤＥＣ６１と、モード設
定レジスタ６２から構成される。モード設定レジスタ６
２には、ＣＰＵによるモード設定信号（ライトデータ線
８１）が書き込まれ、ＤＥＣ６１はモード設定信号とＩ
／Ｏアドレス（アドレス線８２）の組合せからＢＳＥＬ
６７を出力する。
【００３０】図４に、モード設定信号とＢＳＥＬ信号の
データ構成を示す。モード設定信号は、モード変更時に
書き替えられ、ＭＯＤＥ＝１１のときはプライオリティ
バス使用、ＭＯＤＥ＝１０のときはＡ系バス使用、ＭＯ
ＤＥ＝０１のときはＢ系バス使用を意味する。プライオ
リティバス使用のときは、Ａ系のＤＳＢＡはＡ系のバス
を、Ｂ系のＤＳＢＡはＢ系のバスを使用する。モードの
設定と変更は、異常の発生や特定の目的に応じて、ＣＰ
Ｕが指示する。
データ構成を示す。モード設定信号は、モード変更時に
書き替えられ、ＭＯＤＥ＝１１のときはプライオリティ
バス使用、ＭＯＤＥ＝１０のときはＡ系バス使用、ＭＯ
ＤＥ＝０１のときはＢ系バス使用を意味する。プライオ
リティバス使用のときは、Ａ系のＤＳＢＡはＡ系のバス
を、Ｂ系のＤＳＢＡはＢ系のバスを使用する。モードの
設定と変更は、異常の発生や特定の目的に応じて、ＣＰ
Ｕが指示する。
【００３１】ＢＳＥＬ信号は、ＭＯＤＥ＝１１でＩ／Ｏ
（副）、ＭＯＤＥ＝０１でＩ／Ｏ（正、副）をアクセス
する場合に、ＢＳＥＬ＝１となる。また、ＭＯＤＥ＝１
１でＩ／Ｏ（正）、ＭＯＤＥ＝１０でＩ／Ｏ（正、副）
をアクセスする場合に、ＢＳＥＬ＝０となる。
（副）、ＭＯＤＥ＝０１でＩ／Ｏ（正、副）をアクセス
する場合に、ＢＳＥＬ＝１となる。また、ＭＯＤＥ＝１
１でＩ／Ｏ（正）、ＭＯＤＥ＝１０でＩ／Ｏ（正、副）
をアクセスする場合に、ＢＳＥＬ＝０となる。
【００３２】さらに、ＤＳＢＡ２では、バスマッピング
機構６のＢＳＥＬ６７と、自身の接続している系を示す
信号ＩＤＢ８９（Ａ系＝０、Ｂ系＝１）をＥＯＲ回路２
５に入力する。ＥＯＲ回路２５は、ＢＳＥＬ＝１でＩＤ
Ｂ＝０、または、ＢＳＥＬ＝０でＩＤＢ＝１のとき信号
３０を出力する。
機構６のＢＳＥＬ６７と、自身の接続している系を示す
信号ＩＤＢ８９（Ａ系＝０、Ｂ系＝１）をＥＯＲ回路２
５に入力する。ＥＯＲ回路２５は、ＢＳＥＬ＝１でＩＤ
Ｂ＝０、または、ＢＳＥＬ＝０でＩＤＢ＝１のとき信号
３０を出力する。
【００３３】信号３０はＡＮＤ回路２９−２と、ＮＯＴ
回路２８を介したＡＮＤ回路２９−１に入力され、バス
要求８３を制御する。すなわち、信号３０＝０のときバ
ス要求３１−１をバッファＰ２２−１に入力し、信号３
０＝１のときバス要求３１−２をバッファＳ２２−２に
入力する。バッファＰ２２−１とバッファＳ２２−２の
各々には、アドレス線８２によるＩ／Ｏアドレスとライ
トデータ線８１による書き込みデータが入力される。
回路２８を介したＡＮＤ回路２９−１に入力され、バス
要求８３を制御する。すなわち、信号３０＝０のときバ
ス要求３１−１をバッファＰ２２−１に入力し、信号３
０＝１のときバス要求３１−２をバッファＳ２２−２に
入力する。バッファＰ２２−１とバッファＳ２２−２の
各々には、アドレス線８２によるＩ／Ｏアドレスとライ
トデータ線８１による書き込みデータが入力される。
【００３４】また、ＣＰＵ異常時等に自系をシステムか
ら切り離したことを示すＤＩＳＣＯＮ８７が、ＮＯＴ回
路２６を介した信号２４−１として、バッファＰ２２−
１のＯＥ(output enable)に入力される。また、ＮＯＴ
回路２６を介したＤＩＳＣＯＮ８７と、他系がシステム
から切り離されたことを示す信号ＸＤＩＳＣＯＮ８８と
が、ＡＮＤ回路２７を介した信号２４−２として、バッ
ファＳ２２−２のＯＥ(output enable)に入力される。
ら切り離したことを示すＤＩＳＣＯＮ８７が、ＮＯＴ回
路２６を介した信号２４−１として、バッファＰ２２−
１のＯＥ(output enable)に入力される。また、ＮＯＴ
回路２６を介したＤＩＳＣＯＮ８７と、他系がシステム
から切り離されたことを示す信号ＸＤＩＳＣＯＮ８８と
が、ＡＮＤ回路２７を介した信号２４−２として、バッ
ファＳ２２−２のＯＥ(output enable)に入力される。
【００３５】バッファＰ２２−１は、信号３０＝０で信
号２４−１＝１のとき、ＤＳバスＰ（Ａ系の場合はＤＳ
バス９−１、Ｂ系の場合はＤＳバス９−２）へバス要求
９３−１を出力し、アドレス及びライトデータを転送す
る。それ以外のときはバス要求を抑止する。バッファＳ
２２−２は、信号３０＝１で信号２４−２＝１のとき、
ＤＳバスＳ（Ａ系の場合はＤＳバス９−２、Ｂ系の場合
はＤＳバス９−１）へのバス要求９３等を出力し、それ
以外のときは抑止する。
号２４−１＝１のとき、ＤＳバスＰ（Ａ系の場合はＤＳ
バス９−１、Ｂ系の場合はＤＳバス９−２）へバス要求
９３−１を出力し、アドレス及びライトデータを転送す
る。それ以外のときはバス要求を抑止する。バッファＳ
２２−２は、信号３０＝１で信号２４−２＝１のとき、
ＤＳバスＳ（Ａ系の場合はＤＳバス９−２、Ｂ系の場合
はＤＳバス９−１）へのバス要求９３等を出力し、それ
以外のときは抑止する。
【００３６】また、ＤＳＢＡ２では、リードデータ９４
−１、９４−２をバス選択回路２３−１、２３−２に入
力する。バス選択回路２３−１、２３−２は、バス要求
８４−１、８４−２を出力し、バス使用許可８５−１、
８５−２が返ってきたら、リードデータ８６をシステム
バス８に出力する。
−１、９４−２をバス選択回路２３−１、２３−２に入
力する。バス選択回路２３−１、２３−２は、バス要求
８４−１、８４−２を出力し、バス使用許可８５−１、
８５−２が返ってきたら、リードデータ８６をシステム
バス８に出力する。
【００３７】本例の二重系のコンピュータシステムは、
上記したＤＳＢＡを備えることによって、以下のような
動作を実現する。
上記したＤＳＢＡを備えることによって、以下のような
動作を実現する。
【００３８】通常は、Ａ系ＣＰＵ１−１とＢ系ＣＰＵ１
−２からＩ／Ｏ（正）５−１とＩ／Ｏ（副）５−２に対
し、それぞれ一回ずつデータを転送する。モード設定は
プライオリティバス使用であり、Ｉ／Ｏ（正）にアクセ
スの場合ＢＳＥＬ＝０、Ｉ／Ｏ（副）にアクセスの場合
ＢＳＥＬ＝１となる。ＤＩＳＣＯＮ８７、ＸＤＩＳＣＯ
Ｎ８８は０である。
−２からＩ／Ｏ（正）５−１とＩ／Ｏ（副）５−２に対
し、それぞれ一回ずつデータを転送する。モード設定は
プライオリティバス使用であり、Ｉ／Ｏ（正）にアクセ
スの場合ＢＳＥＬ＝０、Ｉ／Ｏ（副）にアクセスの場合
ＢＳＥＬ＝１となる。ＤＩＳＣＯＮ８７、ＸＤＩＳＣＯ
Ｎ８８は０である。
【００３９】従って、Ａ系ＣＰＵ１−１からＩ／Ｏ
（正）５−１に対するアクセス、例えばデータ転送は、
ＤＳＢＡ２−１のバッファＰが出力し、ＢＡ３−１、Ｉ
ＯＡ４−１を通ってＩ／Ｏ（正）５−１に行われる。Ａ
系ＣＰＵ１−１からＩ／Ｏ（副）５−２に対するアクセ
スは、ＤＳＢＡ２−１のバッファＳによって抑止され
る。
（正）５−１に対するアクセス、例えばデータ転送は、
ＤＳＢＡ２−１のバッファＰが出力し、ＢＡ３−１、Ｉ
ＯＡ４−１を通ってＩ／Ｏ（正）５−１に行われる。Ａ
系ＣＰＵ１−１からＩ／Ｏ（副）５−２に対するアクセ
スは、ＤＳＢＡ２−１のバッファＳによって抑止され
る。
【００４０】Ｂ系ＣＰＵ１−２からＩ／Ｏ（副）５−２
に対するアクセスは、ＤＳＢＡ２−２のバッファＰが出
力し、ＢＡ３−２、ＩＯＡ４−２を通ってＩ／Ｏ（副）
５−２へ行われる。Ｂ系ＣＰＵ１−２からＩ／Ｏ（正）
５−１に対するアクセスは、ＤＳＢＡ２−２内のバッフ
ァＳが抑制する。
に対するアクセスは、ＤＳＢＡ２−２のバッファＰが出
力し、ＢＡ３−２、ＩＯＡ４−２を通ってＩ／Ｏ（副）
５−２へ行われる。Ｂ系ＣＰＵ１−２からＩ／Ｏ（正）
５−１に対するアクセスは、ＤＳＢＡ２−２内のバッフ
ァＳが抑制する。
【００４１】図５は、二重化Ｉ／ＯへアクセスするＡ
系、Ｂ系の正常時の動作を示すフローチャートである。
＊印のあるステップはＤＳＢＡの動作である。
系、Ｂ系の正常時の動作を示すフローチャートである。
＊印のあるステップはＤＳＢＡの動作である。
【００４２】Ａ系では、ＣＰＵがＩ／Ｏ（正）５−１へ
アクセスすると（ｓｔｅｐ１１）、ＤＳＢＡ２−１はＤ
Ｓバス９−１へアドレスとライトデータを出力する（ｓ
ｔｅｐ１２）。次に、Ｉ／Ｏ（副）５−２へアクセスす
ると（ｓｔｅｐ１３）、ＤＳＢＡ２−１はＤＳバス９−
１へのアドレス及びライトデータを抑止する（ｓｔｅｐ
１４）。
アクセスすると（ｓｔｅｐ１１）、ＤＳＢＡ２−１はＤ
Ｓバス９−１へアドレスとライトデータを出力する（ｓ
ｔｅｐ１２）。次に、Ｉ／Ｏ（副）５−２へアクセスす
ると（ｓｔｅｐ１３）、ＤＳＢＡ２−１はＤＳバス９−
１へのアドレス及びライトデータを抑止する（ｓｔｅｐ
１４）。
【００４３】Ｂ系では、Ｉ／Ｏ（正）５−１へアクセス
すると（ｓｔｅｐ２１）、ＤＳＢＡ２−２はＤＳバス９
−１へのアドレス及びライトデータを抑止し（ｓｔｅｐ
２２）、Ｉ／Ｏ（副）５−２へアクセスすると（ｓｔｅ
ｐ２３）、ＤＳＢＡ２−２はＤＳバス９−２へアドレス
及びライトデータを出力する（ｓｔｅｐ２４）。
すると（ｓｔｅｐ２１）、ＤＳＢＡ２−２はＤＳバス９
−１へのアドレス及びライトデータを抑止し（ｓｔｅｐ
２２）、Ｉ／Ｏ（副）５−２へアクセスすると（ｓｔｅ
ｐ２３）、ＤＳＢＡ２−２はＤＳバス９−２へアドレス
及びライトデータを出力する（ｓｔｅｐ２４）。
【００４４】次に、一方の系の異常時の動作を、下流に
おけるＩ／Ｏバス経路異常と、上流におけるＣＰＵ異常
の場合について、それぞれ説明する。
おけるＩ／Ｏバス経路異常と、上流におけるＣＰＵ異常
の場合について、それぞれ説明する。
【００４５】例えば、ＣＰＵ１−１からＩ／Ｏ（正）５
−１へデータ転送時に、Ａ系のＢＡ３−１で異常が発生
すると、ＣＰＵ１−１、１−２から割込が発生し、ＯＳ
によってバスマッピング機構６−１、６−２のモード設
定が変更され、Ｂ系使用のＭＯＤＥ＝０１に切り換えら
れる。
−１へデータ転送時に、Ａ系のＢＡ３−１で異常が発生
すると、ＣＰＵ１−１、１−２から割込が発生し、ＯＳ
によってバスマッピング機構６−１、６−２のモード設
定が変更され、Ｂ系使用のＭＯＤＥ＝０１に切り換えら
れる。
【００４６】この結果、Ｉ／Ｏ（正）、（副）をアクセ
スする場合、共にＢＳＥＬ＝１となる。したがって、Ａ
系のＤＳＢＡ２−１では、バッファＰ２２−１、バッフ
ァＳ２２−２ともに出力を抑止する。Ｂ系のＤＳＢＡ２
−２では、Ｉ／Ｏ（正）、（副）ともに、バッファＰ２
２−１によって出力する。
スする場合、共にＢＳＥＬ＝１となる。したがって、Ａ
系のＤＳＢＡ２−１では、バッファＰ２２−１、バッフ
ァＳ２２−２ともに出力を抑止する。Ｂ系のＤＳＢＡ２
−２では、Ｉ／Ｏ（正）、（副）ともに、バッファＰ２
２−１によって出力する。
【００４７】図６は、二重化Ｉ／ＯへアクセスするＡ系
異常時の動作を示すフローチャートである。＊印のある
ステップはＤＳＢＡの動作である。
異常時の動作を示すフローチャートである。＊印のある
ステップはＤＳＢＡの動作である。
【００４８】Ａ系の動作では、Ｉ／Ｏ（正）５−１へア
クセスすると（ｓｔｅｐ３１）、ＤＳＢＡ２−１はＤＳ
バス９−１へアドレス及びライトデータを出力し（ｓｔ
ｅｐ３２）、エラーが報告される（ｓｔｅｐ３３）。エ
ラー報告により割込が発生し（ｓｔｅｐ３４）、ＯＳは
モードを切り換える（ｓｔｅｐ３５）。モード切り換え
後に、Ｉ／Ｏ（正）５−１へリトライアクセスすると
（ｓｔｅｐ３６）、ＤＳＢＡ２−１はＤＳバス９−１へ
のアドレスとライトデータを抑止する（ｓｔｅｐ３
７）。続いて、Ｉ／Ｏ（副）５−２へアクセスすると
（ｓｔｅｐ３８）、ＤＳＢＡ２−１はＤＳバス９−１へ
のアドレス及びライトデータを抑止（ｓｔｅｐ３９）す
る。
クセスすると（ｓｔｅｐ３１）、ＤＳＢＡ２−１はＤＳ
バス９−１へアドレス及びライトデータを出力し（ｓｔ
ｅｐ３２）、エラーが報告される（ｓｔｅｐ３３）。エ
ラー報告により割込が発生し（ｓｔｅｐ３４）、ＯＳは
モードを切り換える（ｓｔｅｐ３５）。モード切り換え
後に、Ｉ／Ｏ（正）５−１へリトライアクセスすると
（ｓｔｅｐ３６）、ＤＳＢＡ２−１はＤＳバス９−１へ
のアドレスとライトデータを抑止する（ｓｔｅｐ３
７）。続いて、Ｉ／Ｏ（副）５−２へアクセスすると
（ｓｔｅｐ３８）、ＤＳＢＡ２−１はＤＳバス９−１へ
のアドレス及びライトデータを抑止（ｓｔｅｐ３９）す
る。
【００４９】Ｂ系の動作では、Ｉ／Ｏ（正）５−１へア
クセスすると（ｓｔｅｐ４１）、ＤＳＢＡ２−２はＤＳ
バス９−２へのアドレス及びライトデータを抑止する
（ｓｔｅｐ４２）。しかし、Ａ系からエラーが報告を受
けると（ｓｔｅｐ４３）、割込が発生し（ｓｔｅｐ４
４）、モードを切り換える（ｓｔｅｐ４５）。モード切
り換え後に、Ｉ／Ｏ（正）５−１へリトライアクセスす
ると（ｓｔｅｐ４６）、ＤＳＢＡ２−２はＤＳバス９−
２へアドレス及びライトデータを出力する（ｓｔｅｐ４
７）。続いて、Ｉ／Ｏ（副）５−２へアクセスすると
（ｓｔｅｐ４８）、ＤＳＢＡ２−２はＤＳバス９−２へ
アドレス及びライトデータを出力（ｓｔｅｐ４９）す
る。
クセスすると（ｓｔｅｐ４１）、ＤＳＢＡ２−２はＤＳ
バス９−２へのアドレス及びライトデータを抑止する
（ｓｔｅｐ４２）。しかし、Ａ系からエラーが報告を受
けると（ｓｔｅｐ４３）、割込が発生し（ｓｔｅｐ４
４）、モードを切り換える（ｓｔｅｐ４５）。モード切
り換え後に、Ｉ／Ｏ（正）５−１へリトライアクセスす
ると（ｓｔｅｐ４６）、ＤＳＢＡ２−２はＤＳバス９−
２へアドレス及びライトデータを出力する（ｓｔｅｐ４
７）。続いて、Ｉ／Ｏ（副）５−２へアクセスすると
（ｓｔｅｐ４８）、ＤＳＢＡ２−２はＤＳバス９−２へ
アドレス及びライトデータを出力（ｓｔｅｐ４９）す
る。
【００５０】上記転送方向とは逆に、Ｉ／Ｏ５−１、５
−２からＣＰＵ１−１、１−２へデータ転送する場合、
通常はＩ／Ｏ（正）５−１からＩＯＡ４−１、ＢＡ３−
１を通り、両系のＤＳＢＡ２−１、２−２を経由して両
系のＣＰＵ１−１、１−２へ転送する。Ａ系のＢＡ３−
１やＩＯバス７−１等に異常が発生した場合は、Ｉ／Ｏ
（副）５−２からＩＯＡ４−２、ＢＡ３−２を通り、両
系のＤＳＢＡ２−１、２−２を経由して両系のＣＰＵ１
−１、１−２へと転送する。
−２からＣＰＵ１−１、１−２へデータ転送する場合、
通常はＩ／Ｏ（正）５−１からＩＯＡ４−１、ＢＡ３−
１を通り、両系のＤＳＢＡ２−１、２−２を経由して両
系のＣＰＵ１−１、１−２へ転送する。Ａ系のＢＡ３−
１やＩＯバス７−１等に異常が発生した場合は、Ｉ／Ｏ
（副）５−２からＩＯＡ４−２、ＢＡ３−２を通り、両
系のＤＳＢＡ２−１、２−２を経由して両系のＣＰＵ１
−１、１−２へと転送する。
【００５１】図７に、二重化Ｉ／ＯへアクセスするＡ
系、Ｂ系のタイミングチャートを示す。同図（ａ）は正
常時で、Ａ系とＢ系のシステムバス８−１，８−２に、
Ｉ／Ｏ（正）５−１とＩ／Ｏ（副）５−２へのアクセス
が出力される。Ａ系ＤＳバス９−１及びＡ系ＩＯバス７
−１には、Ｉ／Ｏ（正）５−１へのアクセスのみが出力
される。Ｂ系ＤＳバス９−２及びＢ系ＩＯバス７−２に
は、Ｉ／Ｏ（副）５−２へのアクセスのみが出力され
る。
系、Ｂ系のタイミングチャートを示す。同図（ａ）は正
常時で、Ａ系とＢ系のシステムバス８−１，８−２に、
Ｉ／Ｏ（正）５−１とＩ／Ｏ（副）５−２へのアクセス
が出力される。Ａ系ＤＳバス９−１及びＡ系ＩＯバス７
−１には、Ｉ／Ｏ（正）５−１へのアクセスのみが出力
される。Ｂ系ＤＳバス９−２及びＢ系ＩＯバス７−２に
は、Ｉ／Ｏ（副）５−２へのアクセスのみが出力され
る。
【００５２】同図（ｂ）はＡ系異常時で、Ａ系とＢ系の
システムバス８にＩ／Ｏ（正）５−１へのアクセスが出
力される。Ａ系ＤＳバス９−１にＩ／Ｏ（正）５−１へ
のアクセスが出力されエラーが発生すると、割込が発生
してＡ系とＢ系のシステムバス８にモード切り換えを指
示する。モード切り換え終了後、Ａ系とＢ系のシステム
バス８に、Ｉ／Ｏ（正）５−１へのリトライアクセスと
Ｉ／Ｏ（副）５−２へのアクセスが出力される。Ａ系Ｄ
Ｓバス９−１には両方のアクセスとも抑止され、Ｂ系Ｄ
Ｓバス９−２にはＩ／Ｏ（正）５−１へのリトライアク
セスとＩ／Ｏ（副）５−２両方へのアクセスが出力され
る。
システムバス８にＩ／Ｏ（正）５−１へのアクセスが出
力される。Ａ系ＤＳバス９−１にＩ／Ｏ（正）５−１へ
のアクセスが出力されエラーが発生すると、割込が発生
してＡ系とＢ系のシステムバス８にモード切り換えを指
示する。モード切り換え終了後、Ａ系とＢ系のシステム
バス８に、Ｉ／Ｏ（正）５−１へのリトライアクセスと
Ｉ／Ｏ（副）５−２へのアクセスが出力される。Ａ系Ｄ
Ｓバス９−１には両方のアクセスとも抑止され、Ｂ系Ｄ
Ｓバス９−２にはＩ／Ｏ（正）５−１へのリトライアク
セスとＩ／Ｏ（副）５−２両方へのアクセスが出力され
る。
【００５３】次に、ＣＰＵ異常時の動作を説明する。図
８は、二重化Ｉ／ＯへアクセスするＡ系のＣＰＵ異常時
の動作を示すフローチャートである。＊印のあるステッ
プはＤＳＢＡの動作である。ＣＰＵ異常時には、バスマ
ッピング機構６はプライオリティモード（ＭＯＤＥ＝１
１）を維持する。
８は、二重化Ｉ／ＯへアクセスするＡ系のＣＰＵ異常時
の動作を示すフローチャートである。＊印のあるステッ
プはＤＳＢＡの動作である。ＣＰＵ異常時には、バスマ
ッピング機構６はプライオリティモード（ＭＯＤＥ＝１
１）を維持する。
【００５４】Ａ系の動作では、Ｉ／Ｏ（正）５−１へア
クセスすると（ｓｔｅｐ５１）、ＣＰＵ内でエラーが発
生し、ＤＩＳＣＯＮ８７を１とする（ｓｔｅｐ５２）。
このとき、ＡＮＤ回路２９−１はバス要求３１−１をオ
ンしているが、ＤＩＳＣＯＮ＝１により、バッファＰ２
２−１はＤＳバス９−１へのアドレス及びライトデータ
を抑止する（ｓｔｅｐ５３）。続いて、Ｉ／Ｏ（副）５
−２へアクセスすると（ｓｔｅｐ５４）、ＢＳＥＬ＝１
となりバス要求３１−２をオンしているが、ＤＩＳＣＯ
Ｎ＝１、ＸＤＩＳＣＯＮ＝０のため、バッファＳ２２−
２はＤＳバス９−２へのアドレス及びライトデータを抑
止する（ｓｔｅｐ５５）。
クセスすると（ｓｔｅｐ５１）、ＣＰＵ内でエラーが発
生し、ＤＩＳＣＯＮ８７を１とする（ｓｔｅｐ５２）。
このとき、ＡＮＤ回路２９−１はバス要求３１−１をオ
ンしているが、ＤＩＳＣＯＮ＝１により、バッファＰ２
２−１はＤＳバス９−１へのアドレス及びライトデータ
を抑止する（ｓｔｅｐ５３）。続いて、Ｉ／Ｏ（副）５
−２へアクセスすると（ｓｔｅｐ５４）、ＢＳＥＬ＝１
となりバス要求３１−２をオンしているが、ＤＩＳＣＯ
Ｎ＝１、ＸＤＩＳＣＯＮ＝０のため、バッファＳ２２−
２はＤＳバス９−２へのアドレス及びライトデータを抑
止する（ｓｔｅｐ５５）。
【００５５】Ｂ系の動作では、Ｉ／Ｏ（正）５−１へア
クセスすると（ｓｔｅｐ６１）、Ａ系ＣＰＵのＤＩＳＣ
ＯＮ＝１の情報により、ＸＤＩＳＣＯＮ８８を１とする
（ｓｔｅｐ６２）。上記またはリトライによるＩ／Ｏ
（正）５−１のアクセスは、ＢＳＥＬ＝０のためバス要
求３１−２がオンし、ＤＩＳＣＯＮ＝０、ＸＤＩＳＣＯ
Ｎ＝１のため、ＤＳＢＡ２−２のバッファＳ２２−２に
より、アドレス及びライトデータがＤＳバス９−１へ出
力され（ｓｔｅｐ６３）、ＢＡ３−１、ＩＯＡ４−１を
経てＩ／Ｏ（正）５−１へ、データ転送される。続い
て、Ｉ／Ｏ（副）５−２へアクセスすると（ｓｔｅｐ６
４）、ＢＳＥＬ＝１となるのでバス要求３１−１がオン
し、ＤＩＳＣＯＮ＝０のため、ＤＳＢＡ２−２のバッフ
ァＰ２２−１により、アドレス及びライトデータがＤＳ
バス９−２へ出力され（ｓｔｅｐ６３）、ＢＡ３−２、
ＩＯＡ４−２を経てＩ／Ｏ（副）５−２へ、データ転送
される（ｓｔｅｐ６５）。
クセスすると（ｓｔｅｐ６１）、Ａ系ＣＰＵのＤＩＳＣ
ＯＮ＝１の情報により、ＸＤＩＳＣＯＮ８８を１とする
（ｓｔｅｐ６２）。上記またはリトライによるＩ／Ｏ
（正）５−１のアクセスは、ＢＳＥＬ＝０のためバス要
求３１−２がオンし、ＤＩＳＣＯＮ＝０、ＸＤＩＳＣＯ
Ｎ＝１のため、ＤＳＢＡ２−２のバッファＳ２２−２に
より、アドレス及びライトデータがＤＳバス９−１へ出
力され（ｓｔｅｐ６３）、ＢＡ３−１、ＩＯＡ４−１を
経てＩ／Ｏ（正）５−１へ、データ転送される。続い
て、Ｉ／Ｏ（副）５−２へアクセスすると（ｓｔｅｐ６
４）、ＢＳＥＬ＝１となるのでバス要求３１−１がオン
し、ＤＩＳＣＯＮ＝０のため、ＤＳＢＡ２−２のバッフ
ァＰ２２−１により、アドレス及びライトデータがＤＳ
バス９−２へ出力され（ｓｔｅｐ６３）、ＢＡ３−２、
ＩＯＡ４−２を経てＩ／Ｏ（副）５−２へ、データ転送
される（ｓｔｅｐ６５）。
【００５６】このように、Ａ系ＣＰＵの異常時は、バス
マッピング機構６はプライオリティモードを維持し、Ａ
系のＤＳＢＡ２−１は自系の切離し信号によって、自系
バス（ＤＳバス９−１）及び他系バス（ＤＳバス９−
２）への出力を全て抑止し、Ｂ系のＤＳＢＡ２−２は他
系の切離し信号に応じて、自系バス（ＤＳバス９−２）
及び他系バス（ＤＳバス９−１）への出力を全て可能に
するので、正常なＣＰＵが自系バスと他系バスを使用し
て二重化Ｉ／Ｏを維持できる。
マッピング機構６はプライオリティモードを維持し、Ａ
系のＤＳＢＡ２−１は自系の切離し信号によって、自系
バス（ＤＳバス９−１）及び他系バス（ＤＳバス９−
２）への出力を全て抑止し、Ｂ系のＤＳＢＡ２−２は他
系の切離し信号に応じて、自系バス（ＤＳバス９−２）
及び他系バス（ＤＳバス９−１）への出力を全て可能に
するので、正常なＣＰＵが自系バスと他系バスを使用し
て二重化Ｉ／Ｏを維持できる。
【００５７】なお、上記では、ＣＰＵ故障を例にとった
が、一方のＣＰＵが立ち上がっていない場合、さらに
は、何らかの目的で他系が完全二重系運転から外れる場
合などにも適用できることは言うまでもない。
が、一方のＣＰＵが立ち上がっていない場合、さらに
は、何らかの目的で他系が完全二重系運転から外れる場
合などにも適用できることは言うまでもない。
【００５８】図９に、Ｉ／Ｏが複数ある場合に、ＯＳか
らみた起動用のアドレス及び各ＣＨと使用するバスの関
係を示す。同図（ａ）は正常時で、ＣＨのＮｏが０，
２，４の偶数の場合にＡ系ＩＯバス７−１、ＣＨのＮｏ
が１，３，５の奇数の場合にＢ系ＩＯバス７−２を使用
する。同図（ｂ）はＡ系異常時で、ＣＨのＮｏの全てが
Ｂ系ＩＯバス７−２を使用する。
らみた起動用のアドレス及び各ＣＨと使用するバスの関
係を示す。同図（ａ）は正常時で、ＣＨのＮｏが０，
２，４の偶数の場合にＡ系ＩＯバス７−１、ＣＨのＮｏ
が１，３，５の奇数の場合にＢ系ＩＯバス７−２を使用
する。同図（ｂ）はＡ系異常時で、ＣＨのＮｏの全てが
Ｂ系ＩＯバス７−２を使用する。
【００５９】
【発明の効果】本発明によれば、プライオリティモー
ド、Ａ系バスの使用モード、Ｂ系バスの使用モードを切
り替え可能にハード構成しているので、片系異常時にア
ドレスを変更することなく、適宜にモード選択してＩ／
Ｏ（正）、Ｉ／Ｏ（副）のアクセスを継続でき、システ
ムの信頼性を向上できる。
ド、Ａ系バスの使用モード、Ｂ系バスの使用モードを切
り替え可能にハード構成しているので、片系異常時にア
ドレスを変更することなく、適宜にモード選択してＩ／
Ｏ（正）、Ｉ／Ｏ（副）のアクセスを継続でき、システ
ムの信頼性を向上できる。
【００６０】また、ＣＰＵ側でアドレス変更の必要がな
いので、ＣＰＵがサポートするＩＯバスのアドレス空間
が一系のみですみ、構成が簡単になる。
いので、ＣＰＵがサポートするＩＯバスのアドレス空間
が一系のみですみ、構成が簡単になる。
【図１】本発明の一実施形態による二重化コンピュータ
システムの構成図。
システムの構成図。
【図２】ＤＳＢＡの内部構成図。
【図３】バスマッピング機構の機能構成図。
【図４】モード設定信号とＢＳＥＬ信号のデータ構成を
示す説明図。
示す説明図。
【図５】Ｉ／Ｏへアクセスする正常時の動作を示すフロ
ーチャート。
ーチャート。
【図６】Ｉ／ＯへアクセスするＡ系異常時の動作を示す
フローチャート。
フローチャート。
【図７】Ｉ／ＯへアクセスするＡ系、Ｂ系のタイミング
チャート。
チャート。
【図８】Ｉ／ＯへアクセスするＡ系ＣＰＵ異常時の動作
を示すフローチャート。
を示すフローチャート。
【図９】Ｉ／Ｏが複数ある場合に、ＯＳからみた起動用
のアドレス及び各ＣＨと使用するバスの関係を示す説明
図。
のアドレス及び各ＣＨと使用するバスの関係を示す説明
図。
１…ＣＰＵ、２…ＤＳＢＡ、３…ＢＡ、４…ＩＯＡ、５
−１…Ｉ／Ｏ（正）、５−２…Ｉ／Ｏ（副）、６…バス
マッピング機構、７…ＩＯバス、８…システムバス、９
−１…ＤＳバスＰ、９−２…ＤＳバスＳ、２２−１…バ
ッファＰ、２２−２…バッファＳ、２３…バス選択回
路、２５…ＥＯＲ回路、２６，２８…ＮＯＴ回路、２
７，２９…ＡＮＤ回路、６７…ＢＳＥＬ、８１…ライト
データ（線）、８２…アドレス（線）、８３…バス要求
（線）、８７…ＤＩＳＣＯＮ（線）、８８…ＸＤＩＳＣ
ＯＮ（線）。
−１…Ｉ／Ｏ（正）、５−２…Ｉ／Ｏ（副）、６…バス
マッピング機構、７…ＩＯバス、８…システムバス、９
−１…ＤＳバスＰ、９−２…ＤＳバスＳ、２２−１…バ
ッファＰ、２２−２…バッファＳ、２３…バス選択回
路、２５…ＥＯＲ回路、２６，２８…ＮＯＴ回路、２
７，２９…ＡＮＤ回路、６７…ＢＳＥＬ、８１…ライト
データ（線）、８２…アドレス（線）、８３…バス要求
（線）、８７…ＤＩＳＣＯＮ（線）、８８…ＸＤＩＳＣ
ＯＮ（線）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 伸一朗 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮崎 直人 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 高谷 壮一 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内
Claims (7)
- 【請求項１】 Ａ系とＢ系からなるプロセッサ装置（以
下、ＣＰＵ）及びバス接続機構（以下、ＤＳＢＡ）と、
異なるアドレスを持つ正、副のＩ／Ｏを備え、プロセッ
サ装置間でクロック同期しながら、一方を主系、他方を
従系として二重系運転を行うコンピュータシステムにお
いて、 前記ＤＳＢＡは、Ａ系プロセッサ装置からＡ系バスを経
由しＩ／Ｏ（正）へアクセスし、Ｂ系プロセッサ装置か
らＢ系バスを経由しＩ／Ｏ（副）へアクセスするプライ
オリティモードと、Ａ系プロセッサ装置からＡ系バスを
経由しＩ／Ｏ（正）及びＩ／Ｏ（副）へアクセスするＡ
系モードと、Ｂ系プロセッサ装置からＢ系バスを経由し
Ｉ／Ｏ（正）及びＩ／Ｏ（副）へアクセスするＢ系モー
ドから、一つのモードを選択できるように構成したこと
を特徴とする二重化コンピュータシステム。 - 【請求項２】 請求項１において、 前記ＤＳＢＡは、ＣＰＵからのアクセスを中継し、自系
バス（ＤＳバスＰ）を経由して正または副のＩ／Ｏと接
続する中継バッファＰと、他系バス（ＤＳバスＳ）を経
由して副または正のＩ／Ｏと接続する中継バッファＳを
設けていることを特徴とする二重化コンピュータシステ
ム。 - 【請求項３】 請求項２において、 前記ＤＳＢＡは、ＣＰＵからの設定モードとアクセスす
るアドレスのＩ／Ｏ（正）またはＩ／Ｏ（副）を識別し
て、設定モードに応じて前記バッファＰとバッファＳの
各々を出力可能／不可能に制御するモード切替手段を設
けていることを特徴とする二重化コンピュータシステ
ム。 - 【請求項４】 請求項３において、 前記モード切替手段は、ＣＰＵからの設定モードとアク
セスするアドレスのＩ／Ｏ（正）またはＩ／Ｏ（副）を
識別して、当該アクセスに対し自系バスまたは他系バス
を使用することを示す信号（ＢＳＥＬ）を生成するバス
マッピング手段を含むことを特徴とする二重化コンピュ
ータシステム。 - 【請求項５】 請求項２または３または４において、 前記ＤＳＢＡは、ＣＰＵから出力される自系の切離し信
号（以下、ＤＩＳＣＯＮ）と他系の切離し信号（以下、
ＸＤＩＳＣＯＮ）を受信可能となし、ＤＩＳＣＯＮが受
信される場合は前記中継バッファＰ及び中継バッファＳ
の出力を不可能とし、ＸＤＩＳＣＯＮが受信される場合
は前記中継バッファＰ及び中継バッファＳの出力を可能
に制御するモード切替手段設けていることを特徴とする
二重化コンピュータシステム。 - 【請求項６】 二重化されたＡ系とＢ系のプロセッサ装
置（ＣＰＵ）から異なるアドレスを持つ正、副のＩ／Ｏ
へアクセスするコンピュータシステムの二重化Ｉ／Ｏ制
御方法において、 通常時は、各系のＣＰＵからＩ／Ｏ（正）とＩ／Ｏ
（副）へアクセスし、Ａ系のＣＰＵからＡ系バスを経由
してＩ／Ｏ（正）へのアクセスのみを許可し、Ｂ系のＣ
ＰＵからＢ系バスを経由してＩ／Ｏ（副）へアクセスの
みを許可し、 前記Ａ系バスからＩ／Ｏ（正）間に異常が発生した場合
は、ＣＰＵからの指示に基づいて、Ｂ系のＣＰＵからＢ
系バスを経由してＩ／Ｏ（正）及び（副）へのアクセス
のみを許可し、 前記Ｂ系バスからＩ／Ｏ（副）間に異常が発生した場合
は、ＣＰＵからの指示に基づいて、Ａ系のＣＰＵからＡ
系バスを経由してＩ／Ｏ（正）及び（副）へのアクセス
のみを許可することを特徴とする二重化Ｉ／Ｏ制御方
法。 - 【請求項７】 二重化されたＡ系とＢ系のプロセッサ装
置（ＣＰＵ）から異なるアドレスを持つ正、副のＩ／Ｏ
へアクセスするコンピュータシステムの二重化Ｉ／Ｏ制
御方法において、 通常時は、各系のＣＰＵからＩ／Ｏ（正）とＩ／Ｏ
（副）へアクセスし、Ａ系のＣＰＵからＡ系バスを経由
してＩ／Ｏ（正）へのアクセスのみを許可し、Ｂ系のＣ
ＰＵからＢ系バスを経由してＩ／Ｏ（副）へアクセスの
みを許可し、 自系のＣＰＵの切り離し信号がオンされたとき、自系か
らＩ／Ｏ（正）とＩ／Ｏ（副）へのアクセスを抑止する
とともに、他系のＣＰＵからＡ系バス及びＢ系バスを使
用してＩ／Ｏ（正）とＩ／Ｏ（副）へアクセスすること
を特徴とする二重化Ｉ／Ｏ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8001206A JPH09190416A (ja) | 1996-01-09 | 1996-01-09 | 二重化コンピュータシステム及び二重化ｉ／ｏ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8001206A JPH09190416A (ja) | 1996-01-09 | 1996-01-09 | 二重化コンピュータシステム及び二重化ｉ／ｏ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09190416A true JPH09190416A (ja) | 1997-07-22 |
Family
ID=11494997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8001206A Pending JPH09190416A (ja) | 1996-01-09 | 1996-01-09 | 二重化コンピュータシステム及び二重化ｉ／ｏ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09190416A (ja) |
-
1996
- 1996-01-09 JP JP8001206A patent/JPH09190416A/ja active Pending
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