JPH09190696A - Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法 - Google Patents
Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法Info
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- JPH09190696A JPH09190696A JP34119196A JP34119196A JPH09190696A JP H09190696 A JPH09190696 A JP H09190696A JP 34119196 A JP34119196 A JP 34119196A JP 34119196 A JP34119196 A JP 34119196A JP H09190696 A JPH09190696 A JP H09190696A
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- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】
【課題】 隣接する選択されないセルトランジスタが共
にプログラミングされる現象を防止できるＮＡＮＤ型の
フラッシュメモリ素子及びその駆動方法を提供する。 【解決手段】 第１ストリングを構成する複数のセルト
ランジスタとソースＳＬとの間に直列に連結された増加
型の第１ソース選択トランジスタ及び空乏型の第２ソー
ス選択トランジスタ４０ｂと、第２ストリングを構成す
る複数のセルトランジスタとソースラインの間に直列に
連結された空乏型の第３ソース選択トランジスタ４１ｂ
及び増加型の第４ソース選択トランジスタとを備え、前
記第１ソース選択トランジスタのゲート電極と第３ソー
ス選択トランジスタのゲート電極を連結させる第１ソー
ス選択ラインＳＬ１と、第２ソース選択トランジスタの
ゲート電極と第４ソース選択トランジスタのゲート電極
を連結させる第２ソース選択ラインＳＬ２にそれぞれ所
定の電圧を印加することにより、選択されたセルトラン
ジスタをプログラミングする。
にプログラミングされる現象を防止できるＮＡＮＤ型の
フラッシュメモリ素子及びその駆動方法を提供する。 【解決手段】 第１ストリングを構成する複数のセルト
ランジスタとソースＳＬとの間に直列に連結された増加
型の第１ソース選択トランジスタ及び空乏型の第２ソー
ス選択トランジスタ４０ｂと、第２ストリングを構成す
る複数のセルトランジスタとソースラインの間に直列に
連結された空乏型の第３ソース選択トランジスタ４１ｂ
及び増加型の第４ソース選択トランジスタとを備え、前
記第１ソース選択トランジスタのゲート電極と第３ソー
ス選択トランジスタのゲート電極を連結させる第１ソー
ス選択ラインＳＬ１と、第２ソース選択トランジスタの
ゲート電極と第４ソース選択トランジスタのゲート電極
を連結させる第２ソース選択ラインＳＬ２にそれぞれ所
定の電圧を印加することにより、選択されたセルトラン
ジスタをプログラミングする。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ素子
及びその駆動方法に係り、特にＮＡＮＤ型のフラッシュ
メモリ素子及びその駆動方法に関する。
及びその駆動方法に係り、特にＮＡＮＤ型のフラッシュ
メモリ素子及びその駆動方法に関する。
【０００２】
【従来の技術】近年、各種のＲＯＭ素子のうちメモリセ
ルに情報を電気的にプログラミングまたは消去できる不
揮発性メモリ素子、すなわちフラッシュメモリ素子が、
コンピュータまたはメモリカードなどに広く用いられて
いる。一般にフラッシュメモリ素子のセルに該当するセ
ルトランジスタは、電荷を貯蔵するフローティングゲー
トと該フローティングゲートに所定の電圧を誘起させる
コントロールゲートとを備え、情報を伝送する手段であ
るビットラインに連結される。前記フラッシュメモリ素
子は、ビットラインの連結形態に応じてＮＯＲ型とＮＡ
ＮＤ型とに大別される。
ルに情報を電気的にプログラミングまたは消去できる不
揮発性メモリ素子、すなわちフラッシュメモリ素子が、
コンピュータまたはメモリカードなどに広く用いられて
いる。一般にフラッシュメモリ素子のセルに該当するセ
ルトランジスタは、電荷を貯蔵するフローティングゲー
トと該フローティングゲートに所定の電圧を誘起させる
コントロールゲートとを備え、情報を伝送する手段であ
るビットラインに連結される。前記フラッシュメモリ素
子は、ビットラインの連結形態に応じてＮＯＲ型とＮＡ
ＮＤ型とに大別される。
【０００３】前記ＮＯＲ型のフラッシュメモリ素子は、
一本のビットラインに多数のメモリセルが並列に連結さ
れた構造を有しており、メモリセルに情報を貯蔵させる
場合はチャンネルホットエレクトロン現象を用い、情報
を消去させる場合はＦ−Ｎトンネル（Fowler-Nordheim
tunneling)現象を用いる。このようにＮＯＲ型のフラッ
シュメモリ素子は、ビットラインが各々のメモリセルに
並列に連結されているので大きいセル電流が得られる
が、セルアレー領域の占有する面積が大きい。したがっ
て、ＮＯＲ型のフラッシュメモリ素子は、動作速度は速
いが、高集積のフラッシュメモリ素子には適合しない問
題点がある。
一本のビットラインに多数のメモリセルが並列に連結さ
れた構造を有しており、メモリセルに情報を貯蔵させる
場合はチャンネルホットエレクトロン現象を用い、情報
を消去させる場合はＦ−Ｎトンネル（Fowler-Nordheim
tunneling)現象を用いる。このようにＮＯＲ型のフラッ
シュメモリ素子は、ビットラインが各々のメモリセルに
並列に連結されているので大きいセル電流が得られる
が、セルアレー領域の占有する面積が大きい。したがっ
て、ＮＯＲ型のフラッシュメモリ素子は、動作速度は速
いが、高集積のフラッシュメモリ素子には適合しない問
題点がある。
【０００４】一方、前記ＮＡＮＤ型のフラッシュメモリ
素子は、ビットランコンタクトホールを通して一本のビ
ットラインに複数のセルストリングが連結され、一つの
セルストリングに複数のセルトランジスタが連結される
構造を有する。前記ＮＡＮＤ型のフラッシュメモリ素子
は、セルトランジスタのコントロールゲート及びセルト
ランジスタのドレイン領域に印加される電圧の極性に応
じて、電荷が基板及びフローティングゲートの間に存在
するトンネル酸化膜を通過するＦ−Ｎトンネル現象を用
いて情報を貯蔵または消去する。
素子は、ビットランコンタクトホールを通して一本のビ
ットラインに複数のセルストリングが連結され、一つの
セルストリングに複数のセルトランジスタが連結される
構造を有する。前記ＮＡＮＤ型のフラッシュメモリ素子
は、セルトランジスタのコントロールゲート及びセルト
ランジスタのドレイン領域に印加される電圧の極性に応
じて、電荷が基板及びフローティングゲートの間に存在
するトンネル酸化膜を通過するＦ−Ｎトンネル現象を用
いて情報を貯蔵または消去する。
【０００５】前記ＮＡＮＤ型のフラッシュメモリ素子
は、ビットラインに複数のセルトランジスタが直列に連
結されているので、ＮＯＲ型のフラッシュメモリ素子に
比べセル電流は小さい。したがって、ＮＯＲ型のフラッ
シュメモリ素子に比べ動作速度は遅いが、集積度を向上
させうるという長所がある。結果として、ＮＡＮＤ型の
フラッシュメモリ素子は、ＮＯＲ型のフラッシュメモリ
素子に比べ集積度を増加させうるので、高集積のフラッ
シュメモリ素子に適する。
は、ビットラインに複数のセルトランジスタが直列に連
結されているので、ＮＯＲ型のフラッシュメモリ素子に
比べセル電流は小さい。したがって、ＮＯＲ型のフラッ
シュメモリ素子に比べ動作速度は遅いが、集積度を向上
させうるという長所がある。結果として、ＮＡＮＤ型の
フラッシュメモリ素子は、ＮＯＲ型のフラッシュメモリ
素子に比べ集積度を増加させうるので、高集積のフラッ
シュメモリ素子に適する。
【０００６】このようなＮＡＮＤ型のフラッシュメモリ
素子の動作速度を改善させるための方法中の１つとして
は、ビットラインの抵抗を減少してビットラインによる
電気的信号の遅延時間を減少する方法が挙げられる。し
かしながら、前記一般のＮＡＮＤ型のフラッシュメモリ
素子のビットラインのピッチは、ストリングのものと同
一である。したがって、ビットラインの線幅はストリン
グのピッチに応じて制約を受けるので、ビットラインの
抵抗を改善するには限界がある。
素子の動作速度を改善させるための方法中の１つとして
は、ビットラインの抵抗を減少してビットラインによる
電気的信号の遅延時間を減少する方法が挙げられる。し
かしながら、前記一般のＮＡＮＤ型のフラッシュメモリ
素子のビットラインのピッチは、ストリングのものと同
一である。したがって、ビットラインの線幅はストリン
グのピッチに応じて制約を受けるので、ビットラインの
抵抗を改善するには限界がある。
【０００７】この問題点を改善するためのＮＡＮＤ型の
フラッシュメモリ素子が、米国特許第４，９６２，４８
１号に開示されている。図１及び図２は、それぞれ前記
米国特許第４，９６２，４８１号に開示されたＮＡＮＤ
型のフラッシュメモリ素子のストリングのレイアウト及
びその等価回路図である。図１及び図２を参照すれば、
従来の技術によるＮＡＮＤ型のフラッシュメモリ素子の
セルアレー領域は、第１ストリングが形成される第１活
性領域Ｓ１と、前記第１活性領域Ｓ１に平行に配置され
て第２ストリングが形成される第２活性領域Ｓ２と、前
記第１及び第２活性領域Ｓ１，Ｓ２の一端部を連結させ
ながら、第１及び第２活性領域Ｓ１，Ｓ２に垂直方向に
配置されるソースラインＳＬと、前記ソースラインＳＬ
の反対側の第１及び第２活性領域Ｓ１，Ｓ２を互いに連
結させる第３活性領域と、前記第１及び第２活性領域Ｓ
１，Ｓ２を横切る第１及び第２ストリング選択ラインＳ
ＳＬ１，ＳＳＬ２、複数本のワードラインＷ／Ｌ１〜Ｗ
／Ｌｎと、前記第３活性領域上に配置されて第３活性領
域の所定の領域を露出させるためのビットラインコンタ
クト１２と、前記ビットラインコンタクト１２を覆いな
がら、第１及び第２活性領域Ｓ１，Ｓ２に平行に配置さ
れるビットラインＢ／Ｌとを備える。
フラッシュメモリ素子が、米国特許第４，９６２，４８
１号に開示されている。図１及び図２は、それぞれ前記
米国特許第４，９６２，４８１号に開示されたＮＡＮＤ
型のフラッシュメモリ素子のストリングのレイアウト及
びその等価回路図である。図１及び図２を参照すれば、
従来の技術によるＮＡＮＤ型のフラッシュメモリ素子の
セルアレー領域は、第１ストリングが形成される第１活
性領域Ｓ１と、前記第１活性領域Ｓ１に平行に配置され
て第２ストリングが形成される第２活性領域Ｓ２と、前
記第１及び第２活性領域Ｓ１，Ｓ２の一端部を連結させ
ながら、第１及び第２活性領域Ｓ１，Ｓ２に垂直方向に
配置されるソースラインＳＬと、前記ソースラインＳＬ
の反対側の第１及び第２活性領域Ｓ１，Ｓ２を互いに連
結させる第３活性領域と、前記第１及び第２活性領域Ｓ
１，Ｓ２を横切る第１及び第２ストリング選択ラインＳ
ＳＬ１，ＳＳＬ２、複数本のワードラインＷ／Ｌ１〜Ｗ
／Ｌｎと、前記第３活性領域上に配置されて第３活性領
域の所定の領域を露出させるためのビットラインコンタ
クト１２と、前記ビットラインコンタクト１２を覆いな
がら、第１及び第２活性領域Ｓ１，Ｓ２に平行に配置さ
れるビットラインＢ／Ｌとを備える。
【０００８】ここで、前記第１及び第２ストリング選択
ラインＳＳＬ１，ＳＳＬ２は、前記ビットラインコンタ
クト１２に隣接する第１及び第２活性領域Ｓ1,Ｓ２を横
切るように配置され、複数本のワードラインＷ／Ｌ１〜
Ｗ／Ｌｎは、前記第２ストリング選択ラインＳＳＬ２と
前記ソースラインＳＬとの間の第１及び第２活性領域Ｓ
１，Ｓ２を横切るように配置される。さらに、前記第１
ストリンング選択ラインＳＳＬ１と第２活性領域Ｓ２と
の交叉部、及び前記第２ストリング選択ラインＳＳＬ２
と第１活性領域Ｓ１との交叉部に形成されるストリング
選択トランジスタ１０は、スレショルド電圧が負（−）
の値を有する空乏型のトランジスタであり、前記第１ス
トリング選択ラインＳＳＬ１と第１活性領域Ｓ１との交
叉部、及び前記第２ストリング選択ラインＳＳＬ２と第
２活性領域Ｓ２との交叉部に形成されるストリング選択
トランジスタ（図示せず）は、スレショルド電圧が正
（＋）の値を有する増加型のトランジスタである。
ラインＳＳＬ１，ＳＳＬ２は、前記ビットラインコンタ
クト１２に隣接する第１及び第２活性領域Ｓ1,Ｓ２を横
切るように配置され、複数本のワードラインＷ／Ｌ１〜
Ｗ／Ｌｎは、前記第２ストリング選択ラインＳＳＬ２と
前記ソースラインＳＬとの間の第１及び第２活性領域Ｓ
１，Ｓ２を横切るように配置される。さらに、前記第１
ストリンング選択ラインＳＳＬ１と第２活性領域Ｓ２と
の交叉部、及び前記第２ストリング選択ラインＳＳＬ２
と第１活性領域Ｓ１との交叉部に形成されるストリング
選択トランジスタ１０は、スレショルド電圧が負（−）
の値を有する空乏型のトランジスタであり、前記第１ス
トリング選択ラインＳＳＬ１と第１活性領域Ｓ１との交
叉部、及び前記第２ストリング選択ラインＳＳＬ２と第
２活性領域Ｓ２との交叉部に形成されるストリング選択
トランジスタ（図示せず）は、スレショルド電圧が正
（＋）の値を有する増加型のトランジスタである。
【０００９】さらに、前記複数本のワードラインＷ／Ｌ
１〜Ｗ／Ｌｎと第１活性領域Ｓ１との交叉部、及び前記
複数本のワードラインＷ／Ｌ１〜Ｗ／Ｌｎと第２活性領
域Ｓ２との交叉部には、電荷を蓄積させうるフローティ
ングゲートＦ．Ｇ．が配置されて、各々のセルをプログ
ラミングまたは消去することができる。このような構成
の従来のＮＡＮＤ型のフラッシュメモリ素子において、
第１ストリングは、第１活性領域Ｓ１上に相異なるスレ
ショルド電圧を有するように形成された２つのストリン
グ選択トランジスタ及び複数のセルトランジスタで構成
され、第２ストリングは、第２活性領域Ｓ２上に相異な
るスレショルド電圧を有するように形成された２つのス
トリング選択トランジスタ及び複数のセルトランジスタ
で構成される。
１〜Ｗ／Ｌｎと第１活性領域Ｓ１との交叉部、及び前記
複数本のワードラインＷ／Ｌ１〜Ｗ／Ｌｎと第２活性領
域Ｓ２との交叉部には、電荷を蓄積させうるフローティ
ングゲートＦ．Ｇ．が配置されて、各々のセルをプログ
ラミングまたは消去することができる。このような構成
の従来のＮＡＮＤ型のフラッシュメモリ素子において、
第１ストリングは、第１活性領域Ｓ１上に相異なるスレ
ショルド電圧を有するように形成された２つのストリン
グ選択トランジスタ及び複数のセルトランジスタで構成
され、第２ストリングは、第２活性領域Ｓ２上に相異な
るスレショルド電圧を有するように形成された２つのス
トリング選択トランジスタ及び複数のセルトランジスタ
で構成される。
【００１０】次に、前記米国特許第４，９６２，４８１
号に開示したような従来のＮＡＮＤ型のフラッシュメモ
リ素子のセルを駆動させる方法を説明する。図２を参照
すれば、所定のセル、例えば第２ワードラインＷ／Ｌ２
と第１活性領域Ｓ１との交叉部に形成されるセルＡをプ
ログラミングする動作は、選択されたビットラインＢ／
Ｌに接地電位、すなわち０Ｖを印加し、第１ストリング
選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳ
Ｌ２にそれぞれ電源電圧Ｖｃｃの５Ｖを印加し、選択さ
れたワードラインの第２ワードラインＷ／Ｌ２に１８Ｖ
のプログラム電圧を印加し、選択されないワードライン
Ｗ／Ｌ１，Ｗ／Ｌ３〜Ｗ／Ｌｎに５Ｖを印加し、ソース
ラインＳＬはフローテイングさせることにより実現す
る。
号に開示したような従来のＮＡＮＤ型のフラッシュメモ
リ素子のセルを駆動させる方法を説明する。図２を参照
すれば、所定のセル、例えば第２ワードラインＷ／Ｌ２
と第１活性領域Ｓ１との交叉部に形成されるセルＡをプ
ログラミングする動作は、選択されたビットラインＢ／
Ｌに接地電位、すなわち０Ｖを印加し、第１ストリング
選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳ
Ｌ２にそれぞれ電源電圧Ｖｃｃの５Ｖを印加し、選択さ
れたワードラインの第２ワードラインＷ／Ｌ２に１８Ｖ
のプログラム電圧を印加し、選択されないワードライン
Ｗ／Ｌ１，Ｗ／Ｌ３〜Ｗ／Ｌｎに５Ｖを印加し、ソース
ラインＳＬはフローテイングさせることにより実現す
る。
【００１１】このように第１ストリングのセルＡをプロ
グラミングすると、前記選択された第２ワードラインＷ
／Ｌ２と第２活性領域Ｓ２との交叉部に形成されるセル
Ｂもプログラミングされる。これは、第１及び第２スト
リング選択ラインＳＳＬ１，ＳＳＬ２の両方に電源電圧
が印加されるので、全てのストリング選択トランジスタ
が“ターンオン”となり、選択されたビットラインＢ／
Ｌに印加された接地電位が第２ストリングを構成するセ
ルＢのドレイン領域に伝達されるためである。
グラミングすると、前記選択された第２ワードラインＷ
／Ｌ２と第２活性領域Ｓ２との交叉部に形成されるセル
Ｂもプログラミングされる。これは、第１及び第２スト
リング選択ラインＳＳＬ１，ＳＳＬ２の両方に電源電圧
が印加されるので、全てのストリング選択トランジスタ
が“ターンオン”となり、選択されたビットラインＢ／
Ｌに印加された接地電位が第２ストリングを構成するセ
ルＢのドレイン領域に伝達されるためである。
【００１２】前記第１及び第２ストリング選択ラインＳ
ＳＬ１，ＳＳＬ２にそれぞれ５Ｖ及び０Ｖを印加する
と、第１ストリングのストリング選択トランジスタはい
ずれも“ターンオン”となるが、第２ストリングの増加
型のストリング選択トランジスタは“ターンオフ”とな
る。これにより、選択されたビットラインＢ／Ｌに印加
された０ＶがセルＢのドレイン領域に伝達される現象を
防止することができる。しかしながら、選択されないワ
ードラインＷ／Ｌ１，Ｗ／Ｌ３〜Ｗ／Ｌｎの全てに電源
電圧が印加されていて、選択されないセルのいずれも
“ターンオン”となるので、ビットラインＢ／Ｌに印加
された接地電位がソースラインＳＬを通して第２ストリ
ングを構成するセルＢのソース領域に伝達される。これ
により、セルＢのプログラミング現象は不可避となる。
ＳＬ１，ＳＳＬ２にそれぞれ５Ｖ及び０Ｖを印加する
と、第１ストリングのストリング選択トランジスタはい
ずれも“ターンオン”となるが、第２ストリングの増加
型のストリング選択トランジスタは“ターンオフ”とな
る。これにより、選択されたビットラインＢ／Ｌに印加
された０ＶがセルＢのドレイン領域に伝達される現象を
防止することができる。しかしながら、選択されないワ
ードラインＷ／Ｌ１，Ｗ／Ｌ３〜Ｗ／Ｌｎの全てに電源
電圧が印加されていて、選択されないセルのいずれも
“ターンオン”となるので、ビットラインＢ／Ｌに印加
された接地電位がソースラインＳＬを通して第２ストリ
ングを構成するセルＢのソース領域に伝達される。これ
により、セルＢのプログラミング現象は不可避となる。
【００１３】さらに、従来のＮＡＮＤ型のフラッシュメ
モリ素子のセル、例えば第１ストリングのセルＡに貯蔵
された情報を消去する動作は、選択されたビットライン
Ｂ／Ｌに１３Ｖの電圧を印加し、選択されないビットラ
イン（図示せず）に４Ｖの消去防止電圧Ｖｅｉを印加
し、第１及び第２ストリング選択ラインンＳＳＬ１，Ｓ
ＳＬ２に１３Ｖより高いパス電圧Ｖｐａｓｓを印加し、
選択されたワードラインの第２ワードラインＷ／Ｌ２に
０Ｖを印加し、第２ストリング選択ラインＳＳＬ２及び
選択された第２ワードラインＷ／Ｌ２の間の選択されな
い第１ワードラインＷ／Ｌ１にパス電圧Ｖｐａｓｓを印
加し、選択された第２ワードラインＷ／Ｌ２及びソース
ラインＳＬの間の選択されないワードラインＷ／Ｌ３〜
Ｗ／ｎに電源電圧の５Ｖを印加し、ソースラインＳＬは
フローティングさせることにより実現する。
モリ素子のセル、例えば第１ストリングのセルＡに貯蔵
された情報を消去する動作は、選択されたビットライン
Ｂ／Ｌに１３Ｖの電圧を印加し、選択されないビットラ
イン（図示せず）に４Ｖの消去防止電圧Ｖｅｉを印加
し、第１及び第２ストリング選択ラインンＳＳＬ１，Ｓ
ＳＬ２に１３Ｖより高いパス電圧Ｖｐａｓｓを印加し、
選択されたワードラインの第２ワードラインＷ／Ｌ２に
０Ｖを印加し、第２ストリング選択ラインＳＳＬ２及び
選択された第２ワードラインＷ／Ｌ２の間の選択されな
い第１ワードラインＷ／Ｌ１にパス電圧Ｖｐａｓｓを印
加し、選択された第２ワードラインＷ／Ｌ２及びソース
ラインＳＬの間の選択されないワードラインＷ／Ｌ３〜
Ｗ／ｎに電源電圧の５Ｖを印加し、ソースラインＳＬは
フローティングさせることにより実現する。
【００１４】このように従来のＮＡＮＤ型のフラッシュ
メモリ素子では、選択されたセルＡを消去するために選
択されたビットラインＢ／Ｌに１３Ｖの高い電圧を印加
する必要があるので、隣接するビットコンタクトの間の
素子分離特性を向上させにくいという問題がある。上述
したように、従来のＮＡＮＤ型のフラッシュメモリ素子
は、１つのストリング内の１つのセルのみを選択的にプ
ログラミングさせることが困難であるのみならず、消去
動作時のビットコンタクトの間の素子分離特性を向上さ
せることも困難である。
メモリ素子では、選択されたセルＡを消去するために選
択されたビットラインＢ／Ｌに１３Ｖの高い電圧を印加
する必要があるので、隣接するビットコンタクトの間の
素子分離特性を向上させにくいという問題がある。上述
したように、従来のＮＡＮＤ型のフラッシュメモリ素子
は、１つのストリング内の１つのセルのみを選択的にプ
ログラミングさせることが困難であるのみならず、消去
動作時のビットコンタクトの間の素子分離特性を向上さ
せることも困難である。
【００１５】
【発明が解決しよとうする課題】したがって、本発明の
目的は、複数本のワードラインとソースラインとの間に
ソース選択ラインを設け、１つのストリング内の１つの
セルを選択的にプログラミングさせ、ビットコンタクト
の間の素子分離特性を向上させうるＮＡＮＤ型のフラッ
シュメモリ素子を提供することにある。
目的は、複数本のワードラインとソースラインとの間に
ソース選択ラインを設け、１つのストリング内の１つの
セルを選択的にプログラミングさせ、ビットコンタクト
の間の素子分離特性を向上させうるＮＡＮＤ型のフラッ
シュメモリ素子を提供することにある。
【００１６】本発明の他の目的は、前記ＮＡＮＤ型のフ
ラッシュメモリ素子の駆動方法を提供することにある。
ラッシュメモリ素子の駆動方法を提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成するため
に、本発明によるＮＡＮＤ型のフラッシュメモリ素子
は、一本のビットラインと一本のソースラインを共有
し、第１、第２ストリング選択ライン、複数本のワード
ライン及び第１、第２ソース選択ラインを有する一対の
ストリングがマトリックス状に繰り返して配置されたセ
ルアレー領域を有するＮＡＮＤ型のフラッシュメモリ素
子において、前記一対のストリングのうち、第１ストリ
ングは、前記ビットラインと前記ソースラインとの間に
順次に直列に連結された増加型の第１ストリング選択ト
ランジスタ、空乏型の第２ストリング選択トランジス
タ、フローティングゲート及び制御ゲートを備える複数
のセルトランジスタ、増加型の第１ソース選択トランジ
スタ及び空乏型の第２ソース選択トランジスタで構成さ
れ、前記一対のストリングのうち、第２ストリングは、
前記ビットラインと前記ソースラインとの間に順次に直
列に連結された空乏型の第３ストリング選択トランジス
タ、増加型の第４ストリング選択トランジスタ、フロー
ティングゲート及び制御ゲートを備える複数のセルトラ
ンジスタ、空乏型の第３ソース選択トランジスタ及び増
加型の第４ソース選択トランジスタで構成され、前記第
１ストリング選択ラインは、前記第１ストリング選択ト
ランジスタのゲート電極及び前記第３ストリング選択ト
ランジスタのゲート電極に連結され、前記第２ストリン
グ選択ラインは、前記第３ストリング選択トランジスタ
のゲート電極及び前記第４ストリング選択トランジスタ
のゲート電極に連結され、前記複数本のワードライン
は、それぞれ前記第１ストリングを構成する複数のセル
トランジスタの制御ゲートと前記第２ストリングを構成
する複数のセルトランジスタの制御ゲートを１対１に連
結させ、前記第１ソース選択ラインは、前記第１ソース
選択トランジスタのゲート電極及び前記第３ソース選択
トランジスタのゲート電極に連結され、前記第２ソース
選択ラインは、前記第２ソース選択トランジスタのゲー
ト電極及び前記第４ソース選択トランジスタのゲート電
極に連結されることを特徴とする。
に、本発明によるＮＡＮＤ型のフラッシュメモリ素子
は、一本のビットラインと一本のソースラインを共有
し、第１、第２ストリング選択ライン、複数本のワード
ライン及び第１、第２ソース選択ラインを有する一対の
ストリングがマトリックス状に繰り返して配置されたセ
ルアレー領域を有するＮＡＮＤ型のフラッシュメモリ素
子において、前記一対のストリングのうち、第１ストリ
ングは、前記ビットラインと前記ソースラインとの間に
順次に直列に連結された増加型の第１ストリング選択ト
ランジスタ、空乏型の第２ストリング選択トランジス
タ、フローティングゲート及び制御ゲートを備える複数
のセルトランジスタ、増加型の第１ソース選択トランジ
スタ及び空乏型の第２ソース選択トランジスタで構成さ
れ、前記一対のストリングのうち、第２ストリングは、
前記ビットラインと前記ソースラインとの間に順次に直
列に連結された空乏型の第３ストリング選択トランジス
タ、増加型の第４ストリング選択トランジスタ、フロー
ティングゲート及び制御ゲートを備える複数のセルトラ
ンジスタ、空乏型の第３ソース選択トランジスタ及び増
加型の第４ソース選択トランジスタで構成され、前記第
１ストリング選択ラインは、前記第１ストリング選択ト
ランジスタのゲート電極及び前記第３ストリング選択ト
ランジスタのゲート電極に連結され、前記第２ストリン
グ選択ラインは、前記第３ストリング選択トランジスタ
のゲート電極及び前記第４ストリング選択トランジスタ
のゲート電極に連結され、前記複数本のワードライン
は、それぞれ前記第１ストリングを構成する複数のセル
トランジスタの制御ゲートと前記第２ストリングを構成
する複数のセルトランジスタの制御ゲートを１対１に連
結させ、前記第１ソース選択ラインは、前記第１ソース
選択トランジスタのゲート電極及び前記第３ソース選択
トランジスタのゲート電極に連結され、前記第２ソース
選択ラインは、前記第２ソース選択トランジスタのゲー
ト電極及び前記第４ソース選択トランジスタのゲート電
極に連結されることを特徴とする。
【００１８】前記他の目的を達成するために、本発明に
よるＮＡＮＤ型のフラッシュメモリ素子の駆動方法は、
上記構成のフラッシュメモリ素子において、選択された
ビットライン及び選択されたソースラインにそれぞれ０
Ｖ及びプログラム防止電圧を印加し、前記選択されたビ
ットラインと前記選択されたソースラインとの間を通過
する第１ストリング選択ライン及び第２ソース選択ライ
ンに第１電圧を印加し、前記選択されたビットラインと
前記選択されたソースラインとの間を通過する第２スト
リング選択ライン及び第１ソース選択ラインに第１電圧
とは異なる第２電圧を印加することにより１つのストリ
ングを選択し、前記選択されたストリングを通過する複
数本のワードラインのうち、選択されたワードライン及
び選択されないワードラインにそれぞれプログラム電圧
及びパス電圧を印加することにより、前記選択されたス
トリングと前記選択されたワードラインとの交叉部のセ
ルトランジスタを選択的にプログラミングすることを特
徴とする。
よるＮＡＮＤ型のフラッシュメモリ素子の駆動方法は、
上記構成のフラッシュメモリ素子において、選択された
ビットライン及び選択されたソースラインにそれぞれ０
Ｖ及びプログラム防止電圧を印加し、前記選択されたビ
ットラインと前記選択されたソースラインとの間を通過
する第１ストリング選択ライン及び第２ソース選択ライ
ンに第１電圧を印加し、前記選択されたビットラインと
前記選択されたソースラインとの間を通過する第２スト
リング選択ライン及び第１ソース選択ラインに第１電圧
とは異なる第２電圧を印加することにより１つのストリ
ングを選択し、前記選択されたストリングを通過する複
数本のワードラインのうち、選択されたワードライン及
び選択されないワードラインにそれぞれプログラム電圧
及びパス電圧を印加することにより、前記選択されたス
トリングと前記選択されたワードラインとの交叉部のセ
ルトランジスタを選択的にプログラミングすることを特
徴とする。
【００１９】ここで、前記プログラム防止電圧は電源電
圧乃至電源電圧の２倍に該当する電圧である。また、前
記第１電圧及び前記第２電圧がそれぞれ０Ｖ及び電源電
圧乃至電源電圧の２倍に該当する電圧のとき、第２スト
リングが選択される。また、前記第１電圧及び前記第２
電圧がそれぞれ電源電圧乃至電源電圧の２倍に該当する
電圧のとき、及び０Ｖのとき、第１ストリングが選択さ
れる。また、前記プログラム電圧は１２Ｖ〜２０Ｖであ
る。また、前記パス電圧は前記プログラム電圧よりは低
く、プログラミングされたセルのスレショルド電圧より
は高い。
圧乃至電源電圧の２倍に該当する電圧である。また、前
記第１電圧及び前記第２電圧がそれぞれ０Ｖ及び電源電
圧乃至電源電圧の２倍に該当する電圧のとき、第２スト
リングが選択される。また、前記第１電圧及び前記第２
電圧がそれぞれ電源電圧乃至電源電圧の２倍に該当する
電圧のとき、及び０Ｖのとき、第１ストリングが選択さ
れる。また、前記プログラム電圧は１２Ｖ〜２０Ｖであ
る。また、前記パス電圧は前記プログラム電圧よりは低
く、プログラミングされたセルのスレショルド電圧より
は高い。
【００２０】又、本発明によるＮＡＮＤ型のフラッシュ
メモリ素子の駆動方法は、上記構成のフラッシュメモリ
素子において、選択されたワードラインに０Ｖを印加
し、選択されないワードライン、前記第１，第２ストリ
ング選択ライン、前記第１、第２ソース選択ライン、前
記ビットライン及び前記ソースラインはフローティング
させ、前記ボディーに消去電圧を印加することにより、
前記選択されたワードラインに連結されたセルトランジ
スタを選択的に消去することを特徴とする。ここで、前
記消去電圧は１５Ｖ〜２０Ｖである。
メモリ素子の駆動方法は、上記構成のフラッシュメモリ
素子において、選択されたワードラインに０Ｖを印加
し、選択されないワードライン、前記第１，第２ストリ
ング選択ライン、前記第１、第２ソース選択ライン、前
記ビットライン及び前記ソースラインはフローティング
させ、前記ボディーに消去電圧を印加することにより、
前記選択されたワードラインに連結されたセルトランジ
スタを選択的に消去することを特徴とする。ここで、前
記消去電圧は１５Ｖ〜２０Ｖである。
【００２１】又、本発明によるＮＡＮＤ型のフラッシュ
メモリ素子の駆動方法は、上記構成のフラッシュメモリ
素子において、選択されたビットライン及び選択された
ソースラインにそれぞれ０Ｖ乃至電源電圧の読出しビッ
ト電圧及び０Ｖを印加し、前記選択されたビットライン
及び前記選択されたソースラインの間の第１ストリング
選択ライン及び第１ソース選択ラインに第３電圧を印加
し、前記選択されたビットライン及び前記選択されたソ
ースラインの間の第２ストリング選択ライン及び第２ソ
ース選択ラインに前記第３電圧とは異なる第４電圧を印
加することにより１つのストリングを選択し、前記選択
ストリングを通過するワードラインのうち、選択された
ワードラインと選択されないワードラインにそれぞれ読
出し電圧及び０Ｖを印加することにより、前記選択され
たストリングと前記選択されたワードラインとの交叉部
のセルトランジスタに貯蔵された情報を選択的に読出す
ことを特徴とする。
メモリ素子の駆動方法は、上記構成のフラッシュメモリ
素子において、選択されたビットライン及び選択された
ソースラインにそれぞれ０Ｖ乃至電源電圧の読出しビッ
ト電圧及び０Ｖを印加し、前記選択されたビットライン
及び前記選択されたソースラインの間の第１ストリング
選択ライン及び第１ソース選択ラインに第３電圧を印加
し、前記選択されたビットライン及び前記選択されたソ
ースラインの間の第２ストリング選択ライン及び第２ソ
ース選択ラインに前記第３電圧とは異なる第４電圧を印
加することにより１つのストリングを選択し、前記選択
ストリングを通過するワードラインのうち、選択された
ワードラインと選択されないワードラインにそれぞれ読
出し電圧及び０Ｖを印加することにより、前記選択され
たストリングと前記選択されたワードラインとの交叉部
のセルトランジスタに貯蔵された情報を選択的に読出す
ことを特徴とする。
【００２２】ここで、前記第３電圧及び第４電圧がそれ
ぞれ０Ｖ及び読出し電圧のとき、第２ストリングが選択
される。また、前記第３電圧及び第４電圧がそれぞれ読
出し電圧及び０Ｖのとき、第１ストリングが選択され
る。また、前記読出し電圧は電源電圧乃至電源電圧の２
倍に該当する電圧である。
ぞれ０Ｖ及び読出し電圧のとき、第２ストリングが選択
される。また、前記第３電圧及び第４電圧がそれぞれ読
出し電圧及び０Ｖのとき、第１ストリングが選択され
る。また、前記読出し電圧は電源電圧乃至電源電圧の２
倍に該当する電圧である。
【００２３】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。図３及び図４を参照
すれば、本発明の実施例によるＮＡＮＤ型のフラッシュ
メモリ素子は、互いに平行に配置された第１及び第２活
性領域Ｓ１，Ｓ２と、前記第１及び第２活性領域Ｓ１，
Ｓ２の一端部を連結させ、第１及び第２活性領域Ｓ１，
Ｓ２の垂直方向に配置されたソースラインＳＬと、前記
ソースラインＳＬの反対側の端部の第１活性領域Ｓ１及
び第２活性領域Ｓ２を連結させる第３活性領域Ｓ３と、
前記第３活性領域Ｓ３の所定の領域を露出させるために
第３活性領域Ｓ３内に配置されたビットコンタクト４２
と、前記ビットコンタクト４２を通して第３活性領域Ｓ
３に連結され、第１及び第２活性領域Ｓ１，Ｓ２に平行
に配置されたビットラインＢ／Ｌと、前記ビットコンタ
クト４２に近い第１及び第２活性領域Ｓ１，Ｓ２を横切
る第１ストリング選択ラインＳＳＬ１と、前記第１スト
リング選択ラインＳＳＬ１と前記ソースラインＳＬとの
間の第１及び第２活性領域Ｓ１，Ｓ２を横切るように順
次に配置された第２ストリング選択ラインＳＳＬ２、複
数本のワードラインＷ／Ｌ１〜Ｗ／Ｌｎ、第１ソース選
択ラインＳＬ１及び第２ソース選択トランジスタＳＬ２
とを備える。
明の実施の形態を詳しく説明する。図３及び図４を参照
すれば、本発明の実施例によるＮＡＮＤ型のフラッシュ
メモリ素子は、互いに平行に配置された第１及び第２活
性領域Ｓ１，Ｓ２と、前記第１及び第２活性領域Ｓ１，
Ｓ２の一端部を連結させ、第１及び第２活性領域Ｓ１，
Ｓ２の垂直方向に配置されたソースラインＳＬと、前記
ソースラインＳＬの反対側の端部の第１活性領域Ｓ１及
び第２活性領域Ｓ２を連結させる第３活性領域Ｓ３と、
前記第３活性領域Ｓ３の所定の領域を露出させるために
第３活性領域Ｓ３内に配置されたビットコンタクト４２
と、前記ビットコンタクト４２を通して第３活性領域Ｓ
３に連結され、第１及び第２活性領域Ｓ１，Ｓ２に平行
に配置されたビットラインＢ／Ｌと、前記ビットコンタ
クト４２に近い第１及び第２活性領域Ｓ１，Ｓ２を横切
る第１ストリング選択ラインＳＳＬ１と、前記第１スト
リング選択ラインＳＳＬ１と前記ソースラインＳＬとの
間の第１及び第２活性領域Ｓ１，Ｓ２を横切るように順
次に配置された第２ストリング選択ラインＳＳＬ２、複
数本のワードラインＷ／Ｌ１〜Ｗ／Ｌｎ、第１ソース選
択ラインＳＬ１及び第２ソース選択トランジスタＳＬ２
とを備える。
【００２４】ここで、前記複数本のワードランＷ／Ｌ１
〜Ｗ／Ｌｎと第１及び第２活性領域との全交叉部にはセ
ルトランジスタがそれぞれ形成され、その各々のセルト
ランジスタは電荷を貯蔵するためのフローティングゲー
トＦ．Ｇ．及びフローティングゲートＦ．Ｇ．に所定の
電圧を誘起するための制御ゲートを備える。この制御ゲ
ートは、セルトランジスタがワードラインに印加される
電圧により動作するようにワードラインに連結される。
〜Ｗ／Ｌｎと第１及び第２活性領域との全交叉部にはセ
ルトランジスタがそれぞれ形成され、その各々のセルト
ランジスタは電荷を貯蔵するためのフローティングゲー
トＦ．Ｇ．及びフローティングゲートＦ．Ｇ．に所定の
電圧を誘起するための制御ゲートを備える。この制御ゲ
ートは、セルトランジスタがワードラインに印加される
電圧により動作するようにワードラインに連結される。
【００２５】第１ストリング選択ラインＳＳＬ１と第１
活性領域Ｓ１との交叉部には第１ストリング選択トラン
ジスタが形成され、第２ストリング選択ラインＳＳＬ２
と第１活性領域Ｓ１との交叉部には第２ストリング選択
トランジスタ４０ａが形成される。さらに、第１ストリ
ング選択ラインＳＳＬ１と第２活性領域Ｓ２との交叉部
には第３ストリング選択トランジスタ４１ａが形成さ
れ、第２ストリング選択ラインＳＳＬ２と第２活性領域
Ｓ２との交叉部には第４ストリング選択トランジスタが
形成される。ここで、第２及び第３ストリング選択トラ
ンジスタ４０ａ，４１ａのいずれもスレショルド電圧Ｖ
ｔｈが負（−）の値を有する空乏型のトランジスタから
なり、第１及び第４ストリング選択トランジスタのいず
れもスレショルド電圧Ｖｔｈが正（＋）の値、例えば０
Ｖ〜１Ｖのスレショルド電圧を有する増加型のトランジ
スタからなる。
活性領域Ｓ１との交叉部には第１ストリング選択トラン
ジスタが形成され、第２ストリング選択ラインＳＳＬ２
と第１活性領域Ｓ１との交叉部には第２ストリング選択
トランジスタ４０ａが形成される。さらに、第１ストリ
ング選択ラインＳＳＬ１と第２活性領域Ｓ２との交叉部
には第３ストリング選択トランジスタ４１ａが形成さ
れ、第２ストリング選択ラインＳＳＬ２と第２活性領域
Ｓ２との交叉部には第４ストリング選択トランジスタが
形成される。ここで、第２及び第３ストリング選択トラ
ンジスタ４０ａ，４１ａのいずれもスレショルド電圧Ｖ
ｔｈが負（−）の値を有する空乏型のトランジスタから
なり、第１及び第４ストリング選択トランジスタのいず
れもスレショルド電圧Ｖｔｈが正（＋）の値、例えば０
Ｖ〜１Ｖのスレショルド電圧を有する増加型のトランジ
スタからなる。
【００２６】前記第１ソ−ス選択ラインＳＬ１と第１活
性領域Ｓ１との交叉部に増加型の第１ソ−ス選択トラン
ジスタが形成され、第２ソ−ス選択ラインＳＬ２と第１
活性領域Ｓ１との交叉部に空乏型の第２ソ−ス選択トラ
ンジスタ４０ｂが形成される。さらに、第１ソ−ス選択
ラインＳＬ１と第２活性領域Ｓ２との交叉部に空乏型の
第３ソ−ス選択トランジスタ４１ｂが形成され、第２ソ
−ス選択ラインＳＬ２と第２活性領域Ｓ２との交叉部に
増加型の第４ソ−ス選択トランジスタが形成される。
性領域Ｓ１との交叉部に増加型の第１ソ−ス選択トラン
ジスタが形成され、第２ソ−ス選択ラインＳＬ２と第１
活性領域Ｓ１との交叉部に空乏型の第２ソ−ス選択トラ
ンジスタ４０ｂが形成される。さらに、第１ソ−ス選択
ラインＳＬ１と第２活性領域Ｓ２との交叉部に空乏型の
第３ソ−ス選択トランジスタ４１ｂが形成され、第２ソ
−ス選択ラインＳＬ２と第２活性領域Ｓ２との交叉部に
増加型の第４ソ−ス選択トランジスタが形成される。
【００２７】前記第１ストリング選択トランジスタ、第
２ストリング選択トランジスタ４０ａ、及び第１活性領
域Ｓ１上に形成された複数のセルトランジスタ、第１ソ
−ス選択トランジスタ及び第２ソ−ス選択トランジスタ
４０ｂは、第１ストリングを構成し、前記第３ストリン
グ選択トランジスタ４１ａ、第４ストリング選択トラン
ジスタ、及び第２活性領域Ｓ２上に形成された複数のセ
ルトランジスタ、第３ソ−ス選択トランジスタ４１ｂ及
び第４ソ−ス選択トランジスタは、第２ストリングを構
成する。このような第１及び第２ストリングから構成さ
れる一対のストリングは、１つのボディー、例えばＰ型
のウェル内にマトリックス状に繰り返して配列されてセ
ルアレー領域をなす。
２ストリング選択トランジスタ４０ａ、及び第１活性領
域Ｓ１上に形成された複数のセルトランジスタ、第１ソ
−ス選択トランジスタ及び第２ソ−ス選択トランジスタ
４０ｂは、第１ストリングを構成し、前記第３ストリン
グ選択トランジスタ４１ａ、第４ストリング選択トラン
ジスタ、及び第２活性領域Ｓ２上に形成された複数のセ
ルトランジスタ、第３ソ−ス選択トランジスタ４１ｂ及
び第４ソ−ス選択トランジスタは、第２ストリングを構
成する。このような第１及び第２ストリングから構成さ
れる一対のストリングは、１つのボディー、例えばＰ型
のウェル内にマトリックス状に繰り返して配列されてセ
ルアレー領域をなす。
【００２８】前記第１及び第４ストリング選択トランジ
スタと前記第１及び第４ソース選択トランジスタとは、
同じ正（＋）のスレショルド電圧を有するように形成す
ることが望ましく、前記第２及び第３ストリング選択ト
ランジスタと前記第２及び第３ソース選択トランジスタ
とは、同じ負（−）のスレショルド電圧を有するように
形成することが望ましい。
スタと前記第１及び第４ソース選択トランジスタとは、
同じ正（＋）のスレショルド電圧を有するように形成す
ることが望ましく、前記第２及び第３ストリング選択ト
ランジスタと前記第２及び第３ソース選択トランジスタ
とは、同じ負（−）のスレショルド電圧を有するように
形成することが望ましい。
【００２９】次に、上述した本実施の形態のＮＡＮＤ型
のフラッシュメモリ素子を駆動する方法、例えばプログ
ラミング動作、消去動作及び読出し動作について説明す
る。まず、本実施の形態のＮＡＮＤ型のフラッシュメモ
リ素子の所定のセルトランジスタ、例えば第２ワードラ
インＷ／Ｌ２と第２活性領域との交叉部に形成されたセ
ルトランジスタａをプログラミングする動作は、セルト
ランジスタａが含まれた第２ストリングに連結されたビ
ットラインＢ／Ｌに選択的に０Ｖを印加し、選択されな
いビットライン（図示せず）に電源電圧Ｖｃｃ乃至電源
電圧の２倍に該当する電圧２Ｖｃｃを印加し、前記ソー
スラインＳＬにプログラム防止電圧Ｖｐｉ、例えばＶｃ
ｃ〜２Ｖｃｃを印加し、前記ボディーには０Ｖを印加
し、選択されたワードラインの第２ワードラインＷ／Ｌ
２及び選択されないワードラインＷ／Ｌ１，Ｗ／Ｌ３〜
Ｗ／Ｌｎに、それぞれ１２Ｖ〜２０Ｖのプログラム電圧
Ｖｐｇｍ及びプログラミングされたセルトランジスタの
スレショルド電圧よりは高く、プログラム電圧Ｖｐｇｍ
電圧よりは低いパス電圧Ｖｐａｓｓを印加し、前記選択
されたセルトランジスタａを含むストリングを通過する
第１ストリング選択ラインＳＳＬ１及び第２ソース選択
ラインＳＬ２に第１電圧を印加し、第２ストリング選択
ラインＳＳＬ２及び第１ソース選択ラインＳＬ１に第１
電圧とは異なる第２電圧を印加することにより実現され
る。
のフラッシュメモリ素子を駆動する方法、例えばプログ
ラミング動作、消去動作及び読出し動作について説明す
る。まず、本実施の形態のＮＡＮＤ型のフラッシュメモ
リ素子の所定のセルトランジスタ、例えば第２ワードラ
インＷ／Ｌ２と第２活性領域との交叉部に形成されたセ
ルトランジスタａをプログラミングする動作は、セルト
ランジスタａが含まれた第２ストリングに連結されたビ
ットラインＢ／Ｌに選択的に０Ｖを印加し、選択されな
いビットライン（図示せず）に電源電圧Ｖｃｃ乃至電源
電圧の２倍に該当する電圧２Ｖｃｃを印加し、前記ソー
スラインＳＬにプログラム防止電圧Ｖｐｉ、例えばＶｃ
ｃ〜２Ｖｃｃを印加し、前記ボディーには０Ｖを印加
し、選択されたワードラインの第２ワードラインＷ／Ｌ
２及び選択されないワードラインＷ／Ｌ１，Ｗ／Ｌ３〜
Ｗ／Ｌｎに、それぞれ１２Ｖ〜２０Ｖのプログラム電圧
Ｖｐｇｍ及びプログラミングされたセルトランジスタの
スレショルド電圧よりは高く、プログラム電圧Ｖｐｇｍ
電圧よりは低いパス電圧Ｖｐａｓｓを印加し、前記選択
されたセルトランジスタａを含むストリングを通過する
第１ストリング選択ラインＳＳＬ１及び第２ソース選択
ラインＳＬ２に第１電圧を印加し、第２ストリング選択
ラインＳＳＬ２及び第１ソース選択ラインＳＬ１に第１
電圧とは異なる第２電圧を印加することにより実現され
る。
【００３０】ここで、第２ストリングを選択するための
第１電圧及び第２電圧は、それぞれ０Ｖ乃至電源電圧Ｖ
ｃｃの２倍に該当する電圧２Ｖｃｃであることが望まし
い。第１ストリングを選択しようとする場合は、第１電
圧及び第２電圧をそれぞれＶｃｃ乃至２Ｖｃｃ及び０Ｖ
に設定すべきである。このように各々のビットライン、
選択ライン及びワードラインから構成された制御ライン
に所定の電圧を印加すると、第３及び第４ストリング選
択トランジスタが“ターンオン”となり、選択されたビ
ットラインＢ／Ｌに印加された０Ｖが選択されたセルト
ランジスタａのドレイン領域に伝達され、前記選択され
たセルトランジスタａの制御ゲートに連結された第２ワ
ードラインＷ／Ｌ２に１２Ｖ〜２０Ｖの高い電圧が印加
されて、選択されたセルトランジスタａのフローティン
グゲートに電子が注入される。これにより、セルトラン
ジスタａは約２Ｖ〜３Ｖのスレショルド電圧を有する。
この際、前記第１ストリングに形成された第１ストリン
グ選択トランジスタは“ターンオフ”となり、第１ソー
ス選択トランジスタ及び第２ソース選択トランジスタ４
０ｂは“ターンオン”となるので、第１活性領域Ｓ１と
選択された第２ワードラインＷ／Ｌ２との交叉部のセル
トランジスタｂのドレイン領域はフローティングされ、
そのソース領域にはプログラム防止電圧Ｖｐｉが印加さ
れる。これにより、セルトランジスタｂはプログラミン
グ動作が行われない。その結果、セルトランジスタｂに
影響を与えず、セルトランジスタａを選択的にプログラ
ミングさせることが出来る。
第１電圧及び第２電圧は、それぞれ０Ｖ乃至電源電圧Ｖ
ｃｃの２倍に該当する電圧２Ｖｃｃであることが望まし
い。第１ストリングを選択しようとする場合は、第１電
圧及び第２電圧をそれぞれＶｃｃ乃至２Ｖｃｃ及び０Ｖ
に設定すべきである。このように各々のビットライン、
選択ライン及びワードラインから構成された制御ライン
に所定の電圧を印加すると、第３及び第４ストリング選
択トランジスタが“ターンオン”となり、選択されたビ
ットラインＢ／Ｌに印加された０Ｖが選択されたセルト
ランジスタａのドレイン領域に伝達され、前記選択され
たセルトランジスタａの制御ゲートに連結された第２ワ
ードラインＷ／Ｌ２に１２Ｖ〜２０Ｖの高い電圧が印加
されて、選択されたセルトランジスタａのフローティン
グゲートに電子が注入される。これにより、セルトラン
ジスタａは約２Ｖ〜３Ｖのスレショルド電圧を有する。
この際、前記第１ストリングに形成された第１ストリン
グ選択トランジスタは“ターンオフ”となり、第１ソー
ス選択トランジスタ及び第２ソース選択トランジスタ４
０ｂは“ターンオン”となるので、第１活性領域Ｓ１と
選択された第２ワードラインＷ／Ｌ２との交叉部のセル
トランジスタｂのドレイン領域はフローティングされ、
そのソース領域にはプログラム防止電圧Ｖｐｉが印加さ
れる。これにより、セルトランジスタｂはプログラミン
グ動作が行われない。その結果、セルトランジスタｂに
影響を与えず、セルトランジスタａを選択的にプログラ
ミングさせることが出来る。
【００３１】次いで、本実施の形態のＮＡＮＤ型のフラ
ッシュメモリ素子のセルトランジスタを消去する方法を
説明する。本実施の形態のＮＡＮＤ型のフラッシュメモ
リ素子のセルトランジスタを消去する方法は、一般のＮ
ＡＮＤ型のフラッシュメモリ素子の消去方法と同一であ
る。簡単に言えば、選択されたワードライン、例えば第
２ワードラインＷ／Ｌ２に０Ｖを印加し、前記ボディー
には１５〜２０Ｖの消去電圧Ｖｅを印加し、全てのビッ
トライン、選択ライン、選択されないライン及びソース
ラインをフローティングさせることにより実現される。
ッシュメモリ素子のセルトランジスタを消去する方法を
説明する。本実施の形態のＮＡＮＤ型のフラッシュメモ
リ素子のセルトランジスタを消去する方法は、一般のＮ
ＡＮＤ型のフラッシュメモリ素子の消去方法と同一であ
る。簡単に言えば、選択されたワードライン、例えば第
２ワードラインＷ／Ｌ２に０Ｖを印加し、前記ボディー
には１５〜２０Ｖの消去電圧Ｖｅを印加し、全てのビッ
トライン、選択ライン、選択されないライン及びソース
ラインをフローティングさせることにより実現される。
【００３２】このように、それぞれ選択されたワードラ
インＷ／Ｌ２及びボディーに０Ｖ及び消去電圧Ｖｅを印
加すると、選択された第２ワードラインＷ／Ｌ２に連結
されたセルトランジスタの全てが消去される。これは、
選択されたワードラインＷ／Ｌ２に連結されたセルトラ
ンジスタのフローティングゲートに貯蔵された電子がボ
ディーにトンネリングされて、選択されたセルトランジ
スタが負（−）のスレショルド電圧を有するからであ
る。
インＷ／Ｌ２及びボディーに０Ｖ及び消去電圧Ｖｅを印
加すると、選択された第２ワードラインＷ／Ｌ２に連結
されたセルトランジスタの全てが消去される。これは、
選択されたワードラインＷ／Ｌ２に連結されたセルトラ
ンジスタのフローティングゲートに貯蔵された電子がボ
ディーにトンネリングされて、選択されたセルトランジ
スタが負（−）のスレショルド電圧を有するからであ
る。
【００３３】次に、本実施の形態のＮＡＮＤ型のフラッ
シュメモリ素子の所定のセルトランジスタに貯蔵された
情報を読出す方法を説明する。本実施の形態のＮＡＮＤ
型のフラッシュメモリ素子において、所定のセルトラン
ジスタ、例えば第２ワードラインＷ／Ｌ２と第２活性領
域との交叉部に形成されたセルトランジスタａに貯蔵さ
れた情報を読出す動作は、選択されたビットラインＢ／
Ｌに読出しビット電圧Ｖｒｂ、例えば０Ｖ乃至電源電圧
に該当する電圧を印加し、選択されないビットライン
（図示せず）はフローティングさせ、ソースラインＳＬ
及びボディーに０Ｖを印加し、第２ストリング選択ライ
ンＳＳＬ２及び第２ソース選択ラインＳＬ２にＶｃｃ乃
至２Ｖｃｃに該当する読出し電圧Ｖｒｅａｄを印加して
第２ストリングを選択し、前記セルトランジスタａを通
過する第２ワードラインＷ／Ｌ２に０Ｖを印加して第２
ワードラインを選択し、前記選択された第２ワードライ
ンＷ／Ｌ２に隣接する選択されないワードラインＷ／Ｌ
１，Ｗ／Ｌ３〜Ｗ／Ｌｎに読出し電圧Ｖｒｅａｄを印加
することにより実現される。
シュメモリ素子の所定のセルトランジスタに貯蔵された
情報を読出す方法を説明する。本実施の形態のＮＡＮＤ
型のフラッシュメモリ素子において、所定のセルトラン
ジスタ、例えば第２ワードラインＷ／Ｌ２と第２活性領
域との交叉部に形成されたセルトランジスタａに貯蔵さ
れた情報を読出す動作は、選択されたビットラインＢ／
Ｌに読出しビット電圧Ｖｒｂ、例えば０Ｖ乃至電源電圧
に該当する電圧を印加し、選択されないビットライン
（図示せず）はフローティングさせ、ソースラインＳＬ
及びボディーに０Ｖを印加し、第２ストリング選択ライ
ンＳＳＬ２及び第２ソース選択ラインＳＬ２にＶｃｃ乃
至２Ｖｃｃに該当する読出し電圧Ｖｒｅａｄを印加して
第２ストリングを選択し、前記セルトランジスタａを通
過する第２ワードラインＷ／Ｌ２に０Ｖを印加して第２
ワードラインを選択し、前記選択された第２ワードライ
ンＷ／Ｌ２に隣接する選択されないワードラインＷ／Ｌ
１，Ｗ／Ｌ３〜Ｗ／Ｌｎに読出し電圧Ｖｒｅａｄを印加
することにより実現される。
【００３４】このように制御ラインに各々の所定の電圧
を印加すると、第１ストリングを構成する第１ストリン
グ選択トランジスタ及び第１ソース選択トランジスタが
“ターンオフ”となり第１ストリングが選択されず、第
２ストリングを構成する第３ストリング選択トランジス
タ４１ａ、第４ストリング選択トランジスタ、第３ソー
ス選択トランジスタ及び第４ソース選択トランジスタの
全てが“ターンオフ”となり第２ストリングが選択され
る。このように第２ストリングが選択された状態で、選
択されないワードラインＷ／Ｌ１，Ｗ／Ｌ３〜Ｗ／Ｌｎ
に読出し電圧を印加して第２ストリングの選択されない
セルトランジスタを“ターンオン”とし、選択されたセ
ルトランジスタａを通過する第２ワードラインＷ／Ｌ２
に０Ｖを印加すると、選択されたセルトランジスタａに
貯蔵された情報に応じて、選択されたビットラインＢ／
ＬとソースラインＳＬとの間にセル電流が流れたり、流
れなかったりする。すなわち、選択されたセルトランジ
スタａがプログラミングされて２Ｖ〜３Ｖのスレショル
ド電圧を有すると、セル電流が流れず、選択されたセル
トランジスタａが消去して負（ー）のスレショルド電圧
を有すると、セル電流が流れる。したがって、選択され
たビットラインＢ／Ｌに連結された周辺回路領域の感知
増幅器（図示せず）を通してセル電流を感知することに
より、選択されたセルトランジスタに貯蔵された情報を
判断する。
を印加すると、第１ストリングを構成する第１ストリン
グ選択トランジスタ及び第１ソース選択トランジスタが
“ターンオフ”となり第１ストリングが選択されず、第
２ストリングを構成する第３ストリング選択トランジス
タ４１ａ、第４ストリング選択トランジスタ、第３ソー
ス選択トランジスタ及び第４ソース選択トランジスタの
全てが“ターンオフ”となり第２ストリングが選択され
る。このように第２ストリングが選択された状態で、選
択されないワードラインＷ／Ｌ１，Ｗ／Ｌ３〜Ｗ／Ｌｎ
に読出し電圧を印加して第２ストリングの選択されない
セルトランジスタを“ターンオン”とし、選択されたセ
ルトランジスタａを通過する第２ワードラインＷ／Ｌ２
に０Ｖを印加すると、選択されたセルトランジスタａに
貯蔵された情報に応じて、選択されたビットラインＢ／
ＬとソースラインＳＬとの間にセル電流が流れたり、流
れなかったりする。すなわち、選択されたセルトランジ
スタａがプログラミングされて２Ｖ〜３Ｖのスレショル
ド電圧を有すると、セル電流が流れず、選択されたセル
トランジスタａが消去して負（ー）のスレショルド電圧
を有すると、セル電流が流れる。したがって、選択され
たビットラインＢ／Ｌに連結された周辺回路領域の感知
増幅器（図示せず）を通してセル電流を感知することに
より、選択されたセルトランジスタに貯蔵された情報を
判断する。
【００３５】上述した本実施の形態のＮＡＮＤ型のフラ
ッシュメモリ素子の駆動方法を要約すると次の表のとお
りである。
ッシュメモリ素子の駆動方法を要約すると次の表のとお
りである。
【００３６】
【表１】 本発明は前記実施の形態に限るものでなく、多くの変形
が本発明の技術的思想内で当分野における通常の知識を
持つ者により可能なのは明らかである。
が本発明の技術的思想内で当分野における通常の知識を
持つ者により可能なのは明らかである。
【００３７】
【発明の効果】以上、説明したように、本発明によれ
ば、プログラム動作時に選択されたセルトランジスタと
隣接するセルトランジスタが共にプログラミングされる
現象を防止することができる。さらに、プログラミング
動作、消去動作または読出し動作時に、ビットラインに
印加される電圧が電源電圧Ｖｃｃより高くないので、隣
接するビットコンタクトの間の素子分離特性が劣化する
現象を改善させうる。したがって、高集積のＮＡＮＤ型
のフラッシュメモリ素子に適するセルアレー領域を具現
することができる。
ば、プログラム動作時に選択されたセルトランジスタと
隣接するセルトランジスタが共にプログラミングされる
現象を防止することができる。さらに、プログラミング
動作、消去動作または読出し動作時に、ビットラインに
印加される電圧が電源電圧Ｖｃｃより高くないので、隣
接するビットコンタクトの間の素子分離特性が劣化する
現象を改善させうる。したがって、高集積のＮＡＮＤ型
のフラッシュメモリ素子に適するセルアレー領域を具現
することができる。
【図１】従来の技術によるＮＡＮＤ型のフラッシュメモ
リ素子のセルレイアウトである。
リ素子のセルレイアウトである。
【図２】図１の等価回路図である。
【図３】本実施の形態のＮＡＮＤ型のフラッシュメモリ
素子のセルレイアウトである。
素子のセルレイアウトである。
【図４】図３の等価回路図である。
Ｓ１ 第１活性領域 Ｓ２ 第２活性領域 Ｓ３ 第３活性領域 ４２ ビットコンタクト Ｂ／Ｌ ビットラインＢ／Ｌ ＳＳＬ１ 第１ストリング選択ライン ＳＳＬ２ 第２ストリング選択ライン Ｗ／Ｌ１〜Ｗ／Ｌｎ ワードライン ＳＬ ソースライン ＳＬ１ 第１ソース選択ライン ＳＬ２ 第２ソース選択ライン Ｆ．Ｇ． フローティングゲートＦ．Ｇ． ４０ａ 第２ストリング選択トランジスタ ４０ｂ 空乏型の第２ソ−ス選択トランジスタ ４１ａ 第３ストリング選択トランジスタ ４１ｂ 空乏型の第３ソ−ス選択トランジスタ
Claims (14)
- 【請求項１】 一本のビットラインと一本のソースライ
ンを共有し、第１、第２ストリング選択ライン、複数本
のワードライン及び第１、第２ソース選択ラインを有す
る一対のストリングがマトリックス状に繰り返して配置
されたセルアレー領域を有するＮＡＮＤ型のフラッシュ
メモリ素子において、 前記一対のストリングのうち、第１ストリングは、 前記ビットラインと前記ソースラインとの間に順次に直
列に連結された増加型の第１ストリング選択トランジス
タ、空乏型の第２ストリング選択トランジスタ、フロー
ティングゲート及び制御ゲートを備える複数のセルトラ
ンジスタ、増加型の第１ソース選択トランジスタ及び空
乏型の第２ソース選択トランジスタで構成され、 前記一対のストリングのうち、第２ストリングは、 前記ビットラインと前記ソースラインとの間に順次に直
列に連結された空乏型の第３ストリング選択トランジス
タ、増加型の第４ストリング選択トランジスタ、フロー
ティングゲート及び制御ゲートを備える複数のセルトラ
ンジスタ、空乏型の第３ソース選択トランジスタ及び増
加型の第４ソース選択トランジスタで構成され、 前記第１ストリング選択ラインは、前記第１ストリング
選択トランジスタのゲート電極及び前記第３ストリング
選択トランジスタのゲート電極に連結され、 前記第２ストリング選択ラインは、前記第３ストリング
選択トランジスタのゲート電極及び前記第４ストリング
選択トランジスタのゲート電極に連結され、 前記複数本のワードラインは、それぞれ前記第１ストリ
ングを構成する複数のセルトランジスタの制御ゲートと
前記第２ストリングを構成する複数のセルトランジスタ
の制御ゲートを１対１に連結させ、 前記第１ソース選択ラインは、前記第１ソース選択トラ
ンジスタのゲート電極及び前記第３ソース選択トランジ
スタのゲート電極に連結され、 前記第２ソース選択ラインは、前記第２ソース選択トラ
ンジスタのゲート電極及び前記第４ソース選択トランジ
スタのゲート電極に連結されることを特徴とするＮＡＮ
Ｄ型のフラッシュメモリ素子。 - 【請求項２】 一本のビットラインと一本のソースライ
ンとの間に順次に直列に連結された増加型の第１ストリ
ング選択トランジスタ、空乏型の第２ストリング選択ト
ランジスタ、フローティングゲートと制御ゲートを有す
る複数のセルトランジスタ、増加型の第１ソース選択ト
ランジスタ及び空乏型の第２ソース選択トランジスタで
構成された第１ストリングと、前記一本のビットライン
及び前記一本のソースラインとの間に順次に直列に連結
された空乏型の第３ストリング選択トランジスタ、増加
型の第４ストリング選択トランジスタ、フローティング
ゲートと制御ゲートを有する複数のセルトランジスタ、
空乏型の第３ソース選択トランジスタ及び増加型の第４
ソース選択トランジスタで構成された第２ストリング
と、前記第１ストリング選択トランジスタのゲート電極
と前記第３ストリング選択トランジスタのゲート電極を
連結させる第１ストリング選択ラインと、前記第２スト
リング選択トランジスタのゲート電極と前記第４ストリ
ング選択トランジスタのゲート電極を連結させる第２ス
トリング選択ラインと、前記第１ストリングを構成する
複数のセルトランジスタの制御ゲートと前記第２ストリ
ングを構成する複数のセルトランジスタの制御ゲートを
１対１に連結させる複数本のワードラインと、前記第１
ソース選択トランジスタのゲート電極と前記第３ソース
選択トランジスタのゲート電極を連結させる第１ソース
選択ラインと、前記第２ソース選択トランジスタのゲー
ト電極と前記第４ソース選択トランジスタのゲート電極
を連結させる第２ソース選択ラインとがマトリックス状
に繰り返して配列されたセルアレー領域を備えるＮＡＮ
Ｄ型のフラッシュメモリ素子の駆動方法において、 選択されたビットライン及び選択されたソースラインに
それぞれ０Ｖ及びプログラム防止電圧を印加し、前記選
択されたビットラインと前記選択されたソースラインと
の間を通過する第１ストリング選択ライン及び第２ソー
ス選択ラインに第１電圧を印加し、前記選択されたビッ
トラインと前記選択されたソースラインとの間を通過す
る第２ストリング選択ライン及び第１ソース選択ライン
に第１電圧とは異なる第２電圧を印加することにより１
つのストリングを選択し、前記選択されたストリングを
通過する複数本のワードラインのうち、選択されたワー
ドライン及び選択されないワードラインにそれぞれプロ
グラム電圧及びパス電圧を印加することにより、前記選
択されたストリングと前記選択されたワードラインとの
交叉部のセルトランジスタを選択的にプログラミングす
ることを特徴とするＮＡＮＤ型のフラッシュメモリ素子
の駆動方法。 - 【請求項３】 前記プログラム防止電圧は電源電圧乃至
電源電圧の２倍に該当する電圧であることを特徴とする
請求項２に記載のＮＡＮＤ型のフラッシュメモリ素子の
駆動方法。 - 【請求項４】 前記第１電圧及び前記第２電圧がそれぞ
れ０Ｖ及び電源電圧乃至電源電圧の２倍に該当する電圧
のとき、第２ストリングが選択されることを特徴とする
請求項２に記載のＮＡＮＤ型のフラッシュメモリ素子の
駆動方法。 - 【請求項５】 前記第１電圧及び前記第２電圧がそれぞ
れ電源電圧乃至電源電圧の２倍に該当する電圧のとき、
及び０Ｖのとき、第１ストリングが選択されることを特
徴とする請求項２に記載のＮＡＮＤ型のフラッシュメモ
リ素子の駆動方法。 - 【請求項６】 前記プログラム電圧は１２Ｖ〜２０Ｖで
あることを特徴とする請求項２に記載のＮＡＮＤ型のフ
ラッシュメモリ素子の駆動方法。 - 【請求項７】 前記パス電圧は前記プログラム電圧より
は低く、プログラミングされたセルのスレショルド電圧
よりは高いことを特徴とする請求項６に記載のＮＡＮＤ
型のフラッシュメモリ素子の駆動方法。 - 【請求項８】 一本のビットラインと一本のソースライ
ンとの間に順次に直列に連結された増加型の第１ストリ
ング選択トランジスタ、空乏型の第２ストリング選択ト
ランジスタ、フローティングゲートと制御ゲートを有す
る複数のセルトランジスタ、増加型の第１ソース選択ト
ランジスタ及び空乏型の第２ソース選択トランジスタで
構成された第１ストリングと、前記一本のビットライン
及び前記一本のソースラインとの間に順次に直列に連結
された空乏型の第３ストリング選択トランジスタ、増加
型の第４ストリング選択トランジスタ、フローティング
ゲートと制御ゲートを有する複数のセルトランジスタ、
空乏型の第３ソース選択トランジスタ及び増加型の第４
ソース選択トランジスタで構成された第２ストリング
と、前記第１ストリング選択トランジスタのゲート電極
と前記第３ストリング選択トランジスタのゲート電極を
連結させる第１ストリング選択ラインと、前記第２スト
リング選択トランジスタのゲート電極と前記第４ストリ
ング選択トランジスタのゲート電極を連結させる第２ス
トリング選択ラインと、前記第１ストリングを構成する
複数のセルトランジスタの制御ゲートと前記第２ストリ
ングを構成する複数のセルトランジスタの制御ゲートを
１対１に連結させる複数本のワードラインと、前記第１
ソース選択トランジスタのゲート電極と前記第３ソース
選択トランジスタのゲート電極を連結させる第１ソース
選択ラインと、前記第２ソース選択トランジスタのゲー
ト電極と前記第４ソース選択トランジスタのゲート電極
を連結させる第２ソース選択ラインとが一つのボディー
上にマトリックス状に繰り返して配列されたセルアレー
領域を備えるＮＡＮＤ型のフラッシュメモリ素子の駆動
方法において、 選択されたワードラインに０Ｖを印加し、選択されない
ワードライン、前記第１，第２ストリング選択ライン、
前記第１、第２ソース選択ライン、前記ビットライン及
び前記ソースラインはフローティングさせ、前記ボディ
ーに消去電圧を印加することにより、前記選択されたワ
ードラインに連結されたセルトランジスタを選択的に消
去することを特徴とするＮＡＮＤ型のフラッシュメモリ
素子の駆動方法。 - 【請求項９】 前記消去電圧は１５Ｖ〜２０Ｖであるこ
とを特徴とする請求項８に記載のＮＡＮＤ型のフラッシ
ュメモリ素子の駆動方法。 - 【請求項１０】 一本のビットラインと一本のソースラ
インとの間に順次に直列に連結された増加型の第１スト
リング選択トランジスタ、空乏型の第２ストリング選択
トランジスタ、フローティングゲートと制御ゲートを有
する複数のセルトランジスタ、増加型の第１ソース選択
トランジスタ及び空乏型の第２ソース選択トランジスタ
で構成された第１ストリングと、前記一本のビットライ
ン及び前記一本のソースラインとの間に順次に直列に連
結された空乏型の第３ストリング選択トランジスタ、増
加型の第４ストリング選択トランジスタ、フローティン
グゲートと制御ゲートを有する複数のセルトランジス
タ、空乏型の第３ソース選択トランジスタ及び増加型の
第４ソース選択トランジスタで構成された第２ストリン
グと、前記第１ストリング選択トランジスタのゲート電
極と前記第３ストリング選択トランジスタのゲート電極
を連結させる第１ストリング選択ラインと、前記第２ス
トリング選択トランジスタのゲート電極と前記第４スト
リング選択トランジスタのゲート電極を連結させる第２
ストリング選択ラインと、前記第１ストリングを構成す
る複数のセルトランジスタの制御ゲートと前記第２スト
リングを構成する複数のセルトランジスタの制御ゲート
を１対１に連結させる複数本のワードラインと、前記第
１ソース選択トランジスタのゲート電極と前記第３ソー
ス選択トランジスタのゲート電極を連結させる第１ソー
ス選択ラインと、前記第２ソース選択トランジスタのゲ
ート電極と前記第４ソース選択トランジスタのゲート電
極を連結させる第２ソース選択ラインとが一つのボディ
ー上にマトリックス状に繰り返して配列されたセルアレ
ー領域を備えるＮＡＮＤ型のフラッシュメモリ素子の駆
動方法において、 選択されたビットライン及び選択されたソースラインに
それぞれ０Ｖ乃至電源電圧の読出しビット電圧及び０Ｖ
を印加し、前記選択されたビットライン及び前記選択さ
れたソースラインの間の第１ストリング選択ライン及び
第１ソース選択ラインに第３電圧を印加し、前記選択さ
れたビットライン及び前記選択されたソースラインの間
の第２ストリング選択ライン及び第２ソース選択ライン
に前記第３電圧とは異なる第４電圧を印加することによ
り１つのストリングを選択し、前記選択ストリングを通
過するワードラインのうち、選択されたワードラインと
選択されないワードラインにそれぞれ読出し電圧及び０
Ｖを印加することにより、前記選択されたストリングと
前記選択されたワードラインとの交叉部のセルトランジ
スタに貯蔵された情報を選択的に読出すことを特徴とす
るＮＡＮＤ型のフラッシュメモリ素子の駆動方法。 - 【請求項１１】 前記第３電圧及び第４電圧がそれぞれ
０Ｖ及び読出し電圧のとき、第２ストリングが選択され
ることを特徴とする請求項１０に記載のＮＡＮＤ型のフ
ラッシュメモリ素子の駆動方法。 - 【請求項１２】 前記第３電圧及び第４電圧がそれぞれ
読出し電圧及び０Ｖのとき、第１ストリングが選択され
ることを特徴とする請求項１０に記載のＮＡＮＤ型のフ
ラッシュメモリ素子の駆動方法。 - 【請求項１３】 前記読出し電圧は電源電圧乃至電源電
圧の２倍に該当する電圧であることを特徴とする請求項
１１又は１２に記載のＮＡＮＤ型のフラッシュメモリ素
子の駆動方法。 - 【請求項１４】 一本のビットラインと一本のソースラ
インを共有し、一対のストリングがマトリックス状に繰
り返して配置されたセルアレー領域を有するＮＡＮＤ型
のフラッシュメモリ素子において、 前記一対のストリングのうち、第１ストリングのセルト
ランジスタと前記ソースラインとの間に、順次に増加型
の第１ソース選択トランジスタと空乏型の第２ソース選
択トランジスタとを有し、 前記一対のストリングのうち、第２ストリングのセルト
ランジスタと前記ソースラインとの間に、順次に空乏型
の第３ソース選択トランジスタと増加型の第４ソース選
択トランジスタとを有し、 第１ソース選択ラインが、前記第１ソース選択トランジ
スタのゲート電極及び前記第３ソース選択トランジスタ
のゲート電極に連結され、第２ソース選択ラインが、前
記第２ソース選択トランジスタのゲート電極及び前記第
４ソース選択トランジスタのゲート電極に連結されるこ
とを特徴とするＮＡＮＤ型のフラッシュメモリ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950052706A KR0170714B1 (ko) | 1995-12-20 | 1995-12-20 | 낸드형 플래쉬 메모리 소자 및 그 구동방법 |
| KR95-52706 | 1995-12-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09190696A true JPH09190696A (ja) | 1997-07-22 |
Family
ID=19441875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34119196A Pending JPH09190696A (ja) | 1995-12-20 | 1996-12-20 | Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法 |
Country Status (4)
| Country | Link |
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| US (1) | US5812454A (ja) |
| JP (1) | JPH09190696A (ja) |
| KR (1) | KR0170714B1 (ja) |
| TW (1) | TW335549B (ja) |
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| JP2016076291A (ja) * | 2007-02-16 | 2016-05-12 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． | 多数の外部電力供給部を有する不揮発性半導体メモリ |
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| JP2011028833A (ja) * | 2009-07-22 | 2011-02-10 | Samsung Electronics Co Ltd | 半導体メモリー装置のチャンネルをプリチャージする方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970051323A (ko) | 1997-07-29 |
| TW335549B (en) | 1998-07-01 |
| US5812454A (en) | 1998-09-22 |
| KR0170714B1 (ko) | 1999-03-30 |
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| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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| A601 | Written request for extension of time |
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