JPH06291332A - 半導体記憶装置及びその使用方法 - Google Patents
半導体記憶装置及びその使用方法Info
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- JPH06291332A JPH06291332A JP10348893A JP10348893A JPH06291332A JP H06291332 A JPH06291332 A JP H06291332A JP 10348893 A JP10348893 A JP 10348893A JP 10348893 A JP10348893 A JP 10348893A JP H06291332 A JPH06291332 A JP H06291332A
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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Abstract
(57)【要約】
【目的】 選択メモリセルへのアクセス速度が速い半導
体記憶装置及びその使用方法を提供する。 【構成】 ＮＡＮＤ型の浮遊ゲート型ＥＥＰＲＯＭのメ
モリセル１１がＰチャネルトランジスタで形成されてい
る。データの書込は、ドレインの接合におけるなだれ降
伏で発生した電子の浮遊ゲート電極３２への注入で行
い、データの消去は、ファウラー−ノルドハイム電流と
しての電子の放出で行う。非書込状態における正の閾値
電圧は、電子の注入量には依存せず、製造プロセス上の
因子のみによって決定され、この正の閾値電圧のばらつ
きを小さくすることができる。
体記憶装置及びその使用方法を提供する。 【構成】 ＮＡＮＤ型の浮遊ゲート型ＥＥＰＲＯＭのメ
モリセル１１がＰチャネルトランジスタで形成されてい
る。データの書込は、ドレインの接合におけるなだれ降
伏で発生した電子の浮遊ゲート電極３２への注入で行
い、データの消去は、ファウラー−ノルドハイム電流と
しての電子の放出で行う。非書込状態における正の閾値
電圧は、電子の注入量には依存せず、製造プロセス上の
因子のみによって決定され、この正の閾値電圧のばらつ
きを小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、データの書込及び消去
を電気的に行うことができる不揮発性の半導体記憶装
置、特にＮＡＮＤ型の浮遊ゲート型ＥＥＰＲＯＭに関す
るものである。
を電気的に行うことができる不揮発性の半導体記憶装
置、特にＮＡＮＤ型の浮遊ゲート型ＥＥＰＲＯＭに関す
るものである。
【０００２】
【従来の技術】図５は、ＮＡＮＤ型の浮遊ゲート型ＥＥ
ＰＲＯＭのメモリセルアレイの等価回路を示している。
このＥＥＰＲＯＭでは、１個のトランジスタで１個のメ
モリセル１１が形成されており、１バイト分つまり８ビ
ット分の８個のメモリセル１１のトランジスタが隣接し
ているメモリセル１１のトランジスタと拡散層を共有す
ることによって、これら８個のメモリセル１１が直列に
接続されている。
ＰＲＯＭのメモリセルアレイの等価回路を示している。
このＥＥＰＲＯＭでは、１個のトランジスタで１個のメ
モリセル１１が形成されており、１バイト分つまり８ビ
ット分の８個のメモリセル１１のトランジスタが隣接し
ているメモリセル１１のトランジスタと拡散層を共有す
ることによって、これら８個のメモリセル１１が直列に
接続されている。
【０００３】８個のメモリセル１１の一端側は選択用ト
ランジスタ１２を介してビット線１３に接続されてお
り、他端側は選択用トランジスタ１４を介して接地線１
５に接続されている。ワード線１６が各メモリセル１１
のトランジスタの制御ゲート電極になっており、このワ
ード線１６はＸデコーダ１７と高耐圧トランジスタ１８
とに接続されている。また、ビット線１３はＹデコーダ
２１とセンスアンプ２２とに接続されている。
ランジスタ１２を介してビット線１３に接続されてお
り、他端側は選択用トランジスタ１４を介して接地線１
５に接続されている。ワード線１６が各メモリセル１１
のトランジスタの制御ゲート電極になっており、このワ
ード線１６はＸデコーダ１７と高耐圧トランジスタ１８
とに接続されている。また、ビット線１３はＹデコーダ
２１とセンスアンプ２２とに接続されている。
【０００４】ところで、このようなＥＥＰＲＯＭの従来
例では、図６（ｂ）に示すように、メモリセル１１を形
成しているトランジスタがＮチャネルトランジスタであ
り、選択用トランジスタ１２、１４もＮチャネルトラン
ジスタである。このため、Ｎ型の半導体基板２３にＰウ
ェル２４が形成されており、ソース及びドレインとして
のＮ型の拡散層２５がＰウェル２４に形成されている。
例では、図６（ｂ）に示すように、メモリセル１１を形
成しているトランジスタがＮチャネルトランジスタであ
り、選択用トランジスタ１２、１４もＮチャネルトラン
ジスタである。このため、Ｎ型の半導体基板２３にＰウ
ェル２４が形成されており、ソース及びドレインとして
のＮ型の拡散層２５がＰウェル２４に形成されている。
【０００５】また、拡散層２５間のチャネル領域２６上
にゲート絶縁膜３１を介して浮遊ゲート電極３２が形成
されており、この浮遊ゲート電極３２上にゲート絶縁膜
３３を介してワード線１６が積層されている。そして、
メモリセル１１の閾値電圧の初期値つまり非書込状態に
おける閾値電圧は、負に設定されている。
にゲート絶縁膜３１を介して浮遊ゲート電極３２が形成
されており、この浮遊ゲート電極３２上にゲート絶縁膜
３３を介してワード線１６が積層されている。そして、
メモリセル１１の閾値電圧の初期値つまり非書込状態に
おける閾値電圧は、負に設定されている。
【０００６】このような従来例のＥＥＰＲＯＭにおいて
選択メモリセルＭi,j にデータを書き込むためには、図
６（ａ）及び（ｂ）に示すように、半導体基板２３及び
Ｐウェル２４に０Ｖの電位を印加した状態で、選択メモ
リセルＭi,j のワード線Ｘi及び選択用トランジスタ１
２のゲート電極に２０Ｖの電位を印加し、非選択メモリ
セルのワード線に７Ｖの電位を印加し、更に選択用トラ
ンジスタ１４のゲート電極に０Ｖの電位を印加する。ま
た、選択ビット線Ｙj に０Ｖの電位を印加し、非選択ビ
ット線Ｙj+1 に７Ｖの電位を印加する。
選択メモリセルＭi,j にデータを書き込むためには、図
６（ａ）及び（ｂ）に示すように、半導体基板２３及び
Ｐウェル２４に０Ｖの電位を印加した状態で、選択メモ
リセルＭi,j のワード線Ｘi及び選択用トランジスタ１
２のゲート電極に２０Ｖの電位を印加し、非選択メモリ
セルのワード線に７Ｖの電位を印加し、更に選択用トラ
ンジスタ１４のゲート電極に０Ｖの電位を印加する。ま
た、選択ビット線Ｙj に０Ｖの電位を印加し、非選択ビ
ット線Ｙj+1 に７Ｖの電位を印加する。
【０００７】すると、選択用トランジスタ１２から選択
メモリセルＭi,j までの総てのトランジスタが導通状態
になり、選択メモリセルＭi,j のドレインに選択ビット
線Ｙj の０Ｖの電位が伝達されて、選択メモリセルＭ
i,j のチャネル領域２６の電位も０Ｖになる。このた
め、チャネル領域２６とワード線Ｘi との電位差が２０
Ｖになり、ゲート絶縁膜３１をファウラー−ノルドハイ
ム電流が流れて、選択メモリセルＭi,j の浮遊ゲート電
極３２に電子が注入される。この結果、選択メモリセル
Ｍi,j の閾値電圧は正（通常は０〜３．５Ｖ）になる。
メモリセルＭi,j までの総てのトランジスタが導通状態
になり、選択メモリセルＭi,j のドレインに選択ビット
線Ｙj の０Ｖの電位が伝達されて、選択メモリセルＭ
i,j のチャネル領域２６の電位も０Ｖになる。このた
め、チャネル領域２６とワード線Ｘi との電位差が２０
Ｖになり、ゲート絶縁膜３１をファウラー−ノルドハイ
ム電流が流れて、選択メモリセルＭi,j の浮遊ゲート電
極３２に電子が注入される。この結果、選択メモリセル
Ｍi,j の閾値電圧は正（通常は０〜３．５Ｖ）になる。
【０００８】これに対して、例えばメモリセルＭi,j+1
のワード線Ｘi にも２０Ｖの電位が印加されているが、
非選択ビット線Ｙj+1 には７Ｖの電位が印加されてお
り、メモリセルＭi,j+1 のチャネル領域２６の電位も７
Ｖになっている。このため、チャネル領域２６とワード
線Ｘi との電位差が１３Ｖしかなく、ゲート絶縁膜３１
をファウラー−ノルドハイム電流が流れなくて、誤書込
は生じない。
のワード線Ｘi にも２０Ｖの電位が印加されているが、
非選択ビット線Ｙj+1 には７Ｖの電位が印加されてお
り、メモリセルＭi,j+1 のチャネル領域２６の電位も７
Ｖになっている。このため、チャネル領域２６とワード
線Ｘi との電位差が１３Ｖしかなく、ゲート絶縁膜３１
をファウラー−ノルドハイム電流が流れなくて、誤書込
は生じない。
【０００９】また、メモリセルＭi+1,j のワード線Ｘ
i+1 には非選択時の７Ｖの電位が印加されているが、こ
の状態でもチャネル領域２６とワード線Ｘi+1 との電位
差が７Ｖしかないので、ゲート絶縁膜３１をファウラー
−ノルドハイム電流が流れなくて、誤書込は生じない。
i+1 には非選択時の７Ｖの電位が印加されているが、こ
の状態でもチャネル領域２６とワード線Ｘi+1 との電位
差が７Ｖしかないので、ゲート絶縁膜３１をファウラー
−ノルドハイム電流が流れなくて、誤書込は生じない。
【００１０】次に、選択メモリセルＭi,j からデータを
読み出すためには、図７に示すように、選択用トランジ
スタ１２、１４のゲート電極と非選択メモリセルのワー
ド線とに５Ｖの電位を印加して、これらの選択用トラン
ジスタ１２、１４と非選択メモリセルとを導通させ、選
択メモリセルＭi,j のワード線Ｘi には０Ｖの電位を印
加する。また、選択ビット線Ｙj に５Ｖの電位を印加
し、非選択ビット線Ｙj+1 は開放状態にする。
読み出すためには、図７に示すように、選択用トランジ
スタ１２、１４のゲート電極と非選択メモリセルのワー
ド線とに５Ｖの電位を印加して、これらの選択用トラン
ジスタ１２、１４と非選択メモリセルとを導通させ、選
択メモリセルＭi,j のワード線Ｘi には０Ｖの電位を印
加する。また、選択ビット線Ｙj に５Ｖの電位を印加
し、非選択ビット線Ｙj+1 は開放状態にする。
【００１１】この時、選択メモリセルＭi,j にデータが
書き込まれていてその閾値電圧が正であれば、選択メモ
リセルＭi,j のトランジスタが導通せず、「０」のデー
タが出力される。これに対して、選択メモリセルＭi,j
にデータが書き込まれていなくてその閾値電圧が負であ
れば、選択メモリセルＭi,j のトランジスタが導通し
て、「１」のデータが出力される。
書き込まれていてその閾値電圧が正であれば、選択メモ
リセルＭi,j のトランジスタが導通せず、「０」のデー
タが出力される。これに対して、選択メモリセルＭi,j
にデータが書き込まれていなくてその閾値電圧が負であ
れば、選択メモリセルＭi,j のトランジスタが導通し
て、「１」のデータが出力される。
【００１２】次に、メモリセル１１のデータを消去する
ためには、Ｐウェル２４に１２Ｖの電位を印加すると共
に選択ワード線Ｘi に０Ｖの電位を印加して、浮遊ゲー
ト電極３２中の電子をファウラー−ノルドハイム電流と
してＰウェル２４へ放出する。従って、ワード線１６単
位に消去が可能である。
ためには、Ｐウェル２４に１２Ｖの電位を印加すると共
に選択ワード線Ｘi に０Ｖの電位を印加して、浮遊ゲー
ト電極３２中の電子をファウラー−ノルドハイム電流と
してＰウェル２４へ放出する。従って、ワード線１６単
位に消去が可能である。
【００１３】
【発明が解決しようとする課題】ところで、上述の従来
例では、非書込状態のメモリセル１１の閾値電圧を負に
設定すると共に書込によって閾値電圧を正にしている
が、データの読出し時には非選択メモリセルのワード線
に５Ｖの電位を印加して、非選択メモリセルを導通させ
ている。このため、メモリセル１１の閾値電圧を書込状
態でも３．５Ｖ以下にしないと、メモリセル１１の導通
時の電流が少なくて、選択メモリセルＭi,jへのアクセ
ス速度が低下する。
例では、非書込状態のメモリセル１１の閾値電圧を負に
設定すると共に書込によって閾値電圧を正にしている
が、データの読出し時には非選択メモリセルのワード線
に５Ｖの電位を印加して、非選択メモリセルを導通させ
ている。このため、メモリセル１１の閾値電圧を書込状
態でも３．５Ｖ以下にしないと、メモリセル１１の導通
時の電流が少なくて、選択メモリセルＭi,jへのアクセ
ス速度が低下する。
【００１４】一方、データの書込状態におけるメモリセ
ル１１の正の閾値電圧は電子の注入量に依存するが、電
子の注入量はばらつきが大きい。このため、電子の注入
量が多過ぎる過剰書込が生じて、メモリセル１１の閾値
電圧が書込状態で３．５Ｖ以上になる場合がある。この
結果、上述の従来例では、選択メモリセルＭi,j へのア
クセス速度が必ずしも速くなかった。
ル１１の正の閾値電圧は電子の注入量に依存するが、電
子の注入量はばらつきが大きい。このため、電子の注入
量が多過ぎる過剰書込が生じて、メモリセル１１の閾値
電圧が書込状態で３．５Ｖ以上になる場合がある。この
結果、上述の従来例では、選択メモリセルＭi,j へのア
クセス速度が必ずしも速くなかった。
【００１５】そこで、本発明の目的は、選択メモリセル
へのアクセス速度が速い半導体記憶装置及びその使用方
法を提供することである。
へのアクセス速度が速い半導体記憶装置及びその使用方
法を提供することである。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体記憶装置は、浮遊ゲート電極上に絶
縁膜を介して制御ゲート電極が積層されているトランジ
スタでメモリセルが形成されており、複数の前記メモリ
セルが互いに直列に接続されており、前記複数のメモリ
セルの一端側が第１の選択用トランジスタを介してビッ
ト線に接続されており、前記複数のメモリセルの他端側
が第２の選択用トランジスタを介して電源線に接続され
ている半導体記憶装置において、前記メモリセルを形成
している前記トランジスタがＰチャネルトランジスタで
ある。
に、本発明の半導体記憶装置は、浮遊ゲート電極上に絶
縁膜を介して制御ゲート電極が積層されているトランジ
スタでメモリセルが形成されており、複数の前記メモリ
セルが互いに直列に接続されており、前記複数のメモリ
セルの一端側が第１の選択用トランジスタを介してビッ
ト線に接続されており、前記複数のメモリセルの他端側
が第２の選択用トランジスタを介して電源線に接続され
ている半導体記憶装置において、前記メモリセルを形成
している前記トランジスタがＰチャネルトランジスタで
ある。
【００１７】また、本発明の半導体記憶装置の使用方法
では、請求項１の半導体記憶装置において、前記複数の
メモリセルのうちの選択したメモリセルの前記トランジ
スタにおける前記制御ゲート電極を正電位にし、前記選
択したメモリセルのトランジスタにおけるドレインの接
合でなだれ降伏を生じさせ、前記なだれ降伏で発生した
電子を前記選択したメモリセルのトランジスタにおける
前記浮遊ゲート電極へ注入することによってデータの書
込を行う。
では、請求項１の半導体記憶装置において、前記複数の
メモリセルのうちの選択したメモリセルの前記トランジ
スタにおける前記制御ゲート電極を正電位にし、前記選
択したメモリセルのトランジスタにおけるドレインの接
合でなだれ降伏を生じさせ、前記なだれ降伏で発生した
電子を前記選択したメモリセルのトランジスタにおける
前記浮遊ゲート電極へ注入することによってデータの書
込を行う。
【００１８】更に、本発明の半導体記憶装置の使用方法
では、請求項１の半導体記憶装置において、前記複数の
メモリセルの前記一端側と前記他端側とに電位差を生じ
させ、前記複数のメモリセルのうちの選択していないメ
モリセルにおける前記トランジスタ及び前記第１及び第
２の選択用トランジスタを導通状態にし、前記複数のメ
モリセルのうちの選択したメモリセルの前記トランジス
タにおける前記制御ゲート電極を、データの書込状態の
閾値電圧と非書込状態の閾値電圧との中間の電位にし、
ビット線に流れる電流の有無によって、前記選択したメ
モリセルが記憶しているデータの読出しを行う。
では、請求項１の半導体記憶装置において、前記複数の
メモリセルの前記一端側と前記他端側とに電位差を生じ
させ、前記複数のメモリセルのうちの選択していないメ
モリセルにおける前記トランジスタ及び前記第１及び第
２の選択用トランジスタを導通状態にし、前記複数のメ
モリセルのうちの選択したメモリセルの前記トランジス
タにおける前記制御ゲート電極を、データの書込状態の
閾値電圧と非書込状態の閾値電圧との中間の電位にし、
ビット線に流れる電流の有無によって、前記選択したメ
モリセルが記憶しているデータの読出しを行う。
【００１９】
【作用】本発明による半導体記憶装置においては、Ｐチ
ャネルトランジスタでメモリセルを形成しているので、
データの非書込状態におけるメモリセルの閾値電圧を正
に設定し、データの書込によって閾値電圧を負にするこ
とができる。浮遊ゲート電極から電子を放出すると、そ
れに伴って浮遊ゲート電極の電位が上昇し、電子の放出
が自己収束して停止する。このため、非書込状態におけ
る正の閾値電圧は、電子の注入量には依存せず、半導体
基板の表面における不純物濃度やゲート絶縁膜の膜厚等
の製造プロセス上の因子のみによって決定され、この正
の閾値電圧のばらつきを小さくすることができる。
ャネルトランジスタでメモリセルを形成しているので、
データの非書込状態におけるメモリセルの閾値電圧を正
に設定し、データの書込によって閾値電圧を負にするこ
とができる。浮遊ゲート電極から電子を放出すると、そ
れに伴って浮遊ゲート電極の電位が上昇し、電子の放出
が自己収束して停止する。このため、非書込状態におけ
る正の閾値電圧は、電子の注入量には依存せず、半導体
基板の表面における不純物濃度やゲート絶縁膜の膜厚等
の製造プロセス上の因子のみによって決定され、この正
の閾値電圧のばらつきを小さくすることができる。
【００２０】一方、データの読出しに際しては選択して
いないメモリセルにおけるトランジスタを導通状態にす
るが、データの書込によってメモリセルの閾値電圧を負
にすることによって、電子の注入量が多過ぎる過剰書込
が生じたとしても、データの読出しに何ら支障が生じな
いようにすることができる。
いないメモリセルにおけるトランジスタを導通状態にす
るが、データの書込によってメモリセルの閾値電圧を負
にすることによって、電子の注入量が多過ぎる過剰書込
が生じたとしても、データの読出しに何ら支障が生じな
いようにすることができる。
【００２１】また、Ｐチャネルトランジスタでメモリセ
ルを形成しているので、データの消去に際してはＮウェ
ルにバイアスを印加するために、Ｐ型の半導体基板を用
いることになる。
ルを形成しているので、データの消去に際してはＮウェ
ルにバイアスを印加するために、Ｐ型の半導体基板を用
いることになる。
【００２２】
【実施例】以下、本発明の一実施例を、図１〜図５を参
照しながら説明する。なお、図１〜図５の実施例におい
て、図６及び図７の従来例と対応する構成部分には、同
一の符号を付した。
照しながら説明する。なお、図１〜図５の実施例におい
て、図６及び図７の従来例と対応する構成部分には、同
一の符号を付した。
【００２３】本実施例におけるＮＡＮＤ型の浮遊ゲート
型ＥＥＰＲＯＭのメモリセルアレイの等価回路も、メモ
リセル１１を形成しているトランジスタ、選択用トラン
ジスタ１２、１４、及びワード線１６に負の高電圧を印
加できるようにするための高耐圧トランジスタ１８の何
れもがＰチャネルトランジスタであることを除いて、既
述の図５と実質的に同様の構成を有している。
型ＥＥＰＲＯＭのメモリセルアレイの等価回路も、メモ
リセル１１を形成しているトランジスタ、選択用トラン
ジスタ１２、１４、及びワード線１６に負の高電圧を印
加できるようにするための高耐圧トランジスタ１８の何
れもがＰチャネルトランジスタであることを除いて、既
述の図５と実質的に同様の構成を有している。
【００２４】このため、図１に示すように、Ｐ型の半導
体基板４１にＮウェル４２が形成されており、このＮウ
ェル４２に形成されている素子分離領域４３に囲まれて
いる素子形成領域に、ソース及びドレインとしてのＰ型
の拡散層４４が形成されている。
体基板４１にＮウェル４２が形成されており、このＮウ
ェル４２に形成されている素子分離領域４３に囲まれて
いる素子形成領域に、ソース及びドレインとしてのＰ型
の拡散層４４が形成されている。
【００２５】また、拡散層４４間のチャネル領域４５上
にゲート絶縁膜３１を介して浮遊ゲート電極３２が形成
されており、この浮遊ゲート電極３２上にゲート絶縁膜
３３を介してワード線１６が積層されている。ゲート絶
縁膜３１は、膜厚が１００〜１２０Åであり、１０ＭＶ
／ｃｍ程度の電界でファウラー−ノルドハイム電流が流
れる。
にゲート絶縁膜３１を介して浮遊ゲート電極３２が形成
されており、この浮遊ゲート電極３２上にゲート絶縁膜
３３を介してワード線１６が積層されている。ゲート絶
縁膜３１は、膜厚が１００〜１２０Åであり、１０ＭＶ
／ｃｍ程度の電界でファウラー−ノルドハイム電流が流
れる。
【００２６】このような本実施例のＥＥＰＲＯＭにおい
て選択メモリセルＭi,j にデータを書き込むためには、
図２（ａ）及び（ｂ）に示すように、半導体基板４１及
びＮウェル４２に夫々０Ｖ及び１０Ｖの電位を印加した
状態で、選択メモリセルＭi,j のワード線Ｘi 及び選択
用トランジスタ１４のゲート電極に１０Ｖの電位を印加
し、非選択メモリセルのワード線及び選択用トランジス
タ１２のゲート電極に−１０Ｖの電位を印加する。ま
た、選択ビット線Ｙj に０Ｖの電位を印加し、非選択ビ
ット線Ｙj+1 に１０Ｖの電位を印加する。
て選択メモリセルＭi,j にデータを書き込むためには、
図２（ａ）及び（ｂ）に示すように、半導体基板４１及
びＮウェル４２に夫々０Ｖ及び１０Ｖの電位を印加した
状態で、選択メモリセルＭi,j のワード線Ｘi 及び選択
用トランジスタ１４のゲート電極に１０Ｖの電位を印加
し、非選択メモリセルのワード線及び選択用トランジス
タ１２のゲート電極に−１０Ｖの電位を印加する。ま
た、選択ビット線Ｙj に０Ｖの電位を印加し、非選択ビ
ット線Ｙj+1 に１０Ｖの電位を印加する。
【００２７】すると、選択用トランジスタ１２からメモ
リセルＭi-1,j までの総てのトランジスタが導通状態に
なり、選択メモリセルＭi,j のドレインに選択ビット線
Ｙjの０Ｖの電位が伝達される。一方、選択メモリセル
Ｍi,j のトランジスタと選択用トランジスタ１４とが非
導通状態になるので、選択メモリセルＭi,j のソースは
開放状態になる。
リセルＭi-1,j までの総てのトランジスタが導通状態に
なり、選択メモリセルＭi,j のドレインに選択ビット線
Ｙjの０Ｖの電位が伝達される。一方、選択メモリセル
Ｍi,j のトランジスタと選択用トランジスタ１４とが非
導通状態になるので、選択メモリセルＭi,j のソースは
開放状態になる。
【００２８】この状態で、選択メモリセルＭi,j のドレ
インとＮウェル４２との間でなだれ降伏が生じ、このな
だれ降伏で発生した電子・正孔対のうちの電子のみが、
選択メモリセルＭi,j のワード線Ｘi の１０Ｖの電位に
引かれて、選択メモリセルＭi,j の浮遊ゲート電極３２
に注入される。この結果、選択メモリセルＭi,j の閾値
電圧は正から負になる。
インとＮウェル４２との間でなだれ降伏が生じ、このな
だれ降伏で発生した電子・正孔対のうちの電子のみが、
選択メモリセルＭi,j のワード線Ｘi の１０Ｖの電位に
引かれて、選択メモリセルＭi,j の浮遊ゲート電極３２
に注入される。この結果、選択メモリセルＭi,j の閾値
電圧は正から負になる。
【００２９】次に、読出し動作について説明する。本動
作は、図７を用いて説明した従来例の場合と基本的に同
様で、書込状態と消去状態との各々の閾値電圧の定義が
異なるだけである。
作は、図７を用いて説明した従来例の場合と基本的に同
様で、書込状態と消去状態との各々の閾値電圧の定義が
異なるだけである。
【００３０】従って、メモリセルＭi,j を選択する場合
は、図３に示すように、選択用トランジスタ１２、１４
のゲート電極と非選択メモリセルのワード線とに０Ｖの
電位を印加して、これらの選択用トランジスタ１２、１
４と非選択メモリセルとを導通させ、選択メモリセルＭ
i,j のワード線Ｘi には５Ｖの電位を印加する。また、
選択ビット線Ｙj に０Ｖの電位を印加し、非選択ビット
線Ｙj+1 は開放状態にする。そして、選択メモリセルＭ
i,j の閾値電圧に応じてデータを読み出す。
は、図３に示すように、選択用トランジスタ１２、１４
のゲート電極と非選択メモリセルのワード線とに０Ｖの
電位を印加して、これらの選択用トランジスタ１２、１
４と非選択メモリセルとを導通させ、選択メモリセルＭ
i,j のワード線Ｘi には５Ｖの電位を印加する。また、
選択ビット線Ｙj に０Ｖの電位を印加し、非選択ビット
線Ｙj+1 は開放状態にする。そして、選択メモリセルＭ
i,j の閾値電圧に応じてデータを読み出す。
【００３１】次に、メモリセル１１のデータを消去する
ためには、図４（ａ）及び（ｂ）に示すように、Ｎウェ
ル４２に５Ｖの電位を印加し、非選択メモリセルのワー
ド線に０Ｖの電位を印加し、更に選択用トランジスタ１
２、１４のゲート電極に５Ｖの電位を印加する。また、
各ビット線を開放状態にする。すると、非選択メモリセ
ルのトランジスタが導通状態になるが、選択用トランジ
スタ１２、１４が非導通状態でなるので、全メモリセル
１１の拡散層４４が開放状態になる。
ためには、図４（ａ）及び（ｂ）に示すように、Ｎウェ
ル４２に５Ｖの電位を印加し、非選択メモリセルのワー
ド線に０Ｖの電位を印加し、更に選択用トランジスタ１
２、１４のゲート電極に５Ｖの電位を印加する。また、
各ビット線を開放状態にする。すると、非選択メモリセ
ルのトランジスタが導通状態になるが、選択用トランジ
スタ１２、１４が非導通状態でなるので、全メモリセル
１１の拡散層４４が開放状態になる。
【００３２】この状態で、選択ワード線Ｘi に−７Ｖの
電位を印加することによって、浮遊ゲート電極３２とＮ
ウェル４２との間のゲート絶縁膜３１に約１２ＭＶ／ｃ
ｍの電界を印加する。この結果、浮遊ゲート電極３２中
の電子がファウラー−ノルドハイム電流としてＮウェル
４２へ放出され、メモリセル１１の閾値電圧も負から正
へシフトする。
電位を印加することによって、浮遊ゲート電極３２とＮ
ウェル４２との間のゲート絶縁膜３１に約１２ＭＶ／ｃ
ｍの電界を印加する。この結果、浮遊ゲート電極３２中
の電子がファウラー−ノルドハイム電流としてＮウェル
４２へ放出され、メモリセル１１の閾値電圧も負から正
へシフトする。
【００３３】この時、浮遊ゲート電極３２中の電子が放
出されるに連れて、浮遊ゲート電極３２の電位が上昇
し、ゲート絶縁膜３１に印加される電界の強度も弱まる
ので、ファウラー−ノルドハイム電流は自己収束して停
止する。従って、消去後の正の閾値電圧はゲート絶縁膜
３１の膜厚やＮウェル４２の不純物濃度等にのみ依存
し、浮遊ゲート電極３２に対する電子の注入量には依存
しないので、消去後の正の閾値電圧のばらつきが小さ
い。
出されるに連れて、浮遊ゲート電極３２の電位が上昇
し、ゲート絶縁膜３１に印加される電界の強度も弱まる
ので、ファウラー−ノルドハイム電流は自己収束して停
止する。従って、消去後の正の閾値電圧はゲート絶縁膜
３１の膜厚やＮウェル４２の不純物濃度等にのみ依存
し、浮遊ゲート電極３２に対する電子の注入量には依存
しないので、消去後の正の閾値電圧のばらつきが小さ
い。
【００３４】
【発明の効果】本発明による半導体記憶装置によれば、
データの非書込状態におけるメモリセルの正の閾値電圧
のばらつきを小さくすることができ、一方、データの書
込によってメモリセルの閾値電圧を負にすることについ
ては何ら制約がない。従って、メモリセルのトランジス
タの導通時における電流を多くして、選択したメモリセ
ルへのアクセス速度を速めることができる。
データの非書込状態におけるメモリセルの正の閾値電圧
のばらつきを小さくすることができ、一方、データの書
込によってメモリセルの閾値電圧を負にすることについ
ては何ら制約がない。従って、メモリセルのトランジス
タの導通時における電流を多くして、選択したメモリセ
ルへのアクセス速度を速めることができる。
【００３５】また、Ｐ型の半導体基板とＮウェルとを用
いるで、一般的なＣＭＯＳ型半導体装置と同一の半導体
チップに搭載する場合はこのＣＭＯＳ型半導体装置と同
時に形成することが容易であり、ラッチアップに対して
も強い。
いるで、一般的なＣＭＯＳ型半導体装置と同一の半導体
チップに搭載する場合はこのＣＭＯＳ型半導体装置と同
時に形成することが容易であり、ラッチアップに対して
も強い。
【図１】本発明の一実施例を示しており、（ａ）は平面
図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置における断面
図である。
図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置における断面
図である。
【図２】一実施例におけるデータの書込方法を示してお
り、（ａ）はメモリセルアレイの等価回路図、（ｂ）は
メモリセルの断面図である。
り、（ａ）はメモリセルアレイの等価回路図、（ｂ）は
メモリセルの断面図である。
【図３】一実施例におけるデータの読出し時におけるメ
モリセルアレイの等価回路図である。
モリセルアレイの等価回路図である。
【図４】一実施例におけるデータの消去方法を示してお
り、（ａ）はメモリセルアレイの等価回路図、（ｂ）は
メモリセルの断面図である。
り、（ａ）はメモリセルアレイの等価回路図、（ｂ）は
メモリセルの断面図である。
【図５】本発明を適用し得るＮＡＮＤ型の浮遊ゲート型
ＥＥＰＲＯＭのメモリセルアレイの等価回路図である。
ＥＥＰＲＯＭのメモリセルアレイの等価回路図である。
【図６】本発明の従来例におけるデータの書込方法を示
しており、（ａ）はメモリセルアレイの等価回路図、
（ｂ）はメモリセルの断面図である。
しており、（ａ）はメモリセルアレイの等価回路図、
（ｂ）はメモリセルの断面図である。
【図７】従来例におけるデータの読出し時におけるメモ
リセルアレイの等価回路図である。
リセルアレイの等価回路図である。
１１ メモリセル １２ 選択用トランジスタ １３ ビット線 １４ 選択用トランジスタ １５ 接地線 １６ ワード線 ３２ 浮遊ゲート電極 ３３ ゲート絶縁膜 ４４ 拡散層
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (3)
- 【請求項１】 浮遊ゲート電極上に絶縁膜を介して制御
ゲート電極が積層されているトランジスタでメモリセル
が形成されており、 複数の前記メモリセルが互いに直列に接続されており、 前記複数のメモリセルの一端側が第１の選択用トランジ
スタを介してビット線に接続されており、 前記複数のメモリセルの他端側が第２の選択用トランジ
スタを介して電源線に接続されている半導体記憶装置に
おいて、 前記メモリセルを形成している前記トランジスタがＰチ
ャネルトランジスタであることを特徴とする半導体記憶
装置。 - 【請求項２】 前記複数のメモリセルのうちの選択した
メモリセルの前記トランジスタにおける前記制御ゲート
電極を正電位にし、 前記選択したメモリセルのトランジスタにおけるドレイ
ンの接合でなだれ降伏を生じさせ、 前記なだれ降伏で発生した電子を前記選択したメモリセ
ルのトランジスタにおける前記浮遊ゲート電極へ注入す
ることによってデータの書込を行うことを特徴とする請
求項１記載の半導体記憶装置の使用方法。 - 【請求項３】 前記複数のメモリセルの前記一端側と前
記他端側とに電位差を生じさせ、 前記複数のメモリセルのうちの選択していないメモリセ
ルにおける前記トランジスタ及び前記第１及び第２の選
択用トランジスタを導通状態にし、 前記複数のメモリセルのうちの選択したメモリセルの前
記トランジスタにおける前記制御ゲート電極を、データ
の書込状態の閾値電圧と非書込状態の閾値電圧との中間
の電位にし、 ビット線に流れる電流の有無によって、前記選択したメ
モリセルが記憶しているデータの読出しを行うことを特
徴とする請求項１記載の半導体記憶装置の使用方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348893A JPH06291332A (ja) | 1993-04-06 | 1993-04-06 | 半導体記憶装置及びその使用方法 |
| US08/415,767 US5572464A (en) | 1993-04-06 | 1995-04-03 | Semiconductor memory device and method of using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348893A JPH06291332A (ja) | 1993-04-06 | 1993-04-06 | 半導体記憶装置及びその使用方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291332A true JPH06291332A (ja) | 1994-10-18 |
Family
ID=14355396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10348893A Pending JPH06291332A (ja) | 1993-04-06 | 1993-04-06 | 半導体記憶装置及びその使用方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5572464A (ja) |
| JP (1) | JPH06291332A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19600544A1 (de) * | 1995-06-15 | 1996-12-19 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichereinrichtung |
| JP2002329397A (ja) * | 2001-04-27 | 2002-11-15 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリとそのベリファイ方法、及び半導体装置 |
| JP2006128594A (ja) * | 2005-02-07 | 2006-05-18 | Genusion:Kk | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の書込方法、読出方法、消去方法 |
| JP2006216215A (ja) * | 2005-01-27 | 2006-08-17 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
| JP2007013197A (ja) * | 2006-08-24 | 2007-01-18 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US7224612B2 (en) | 1997-05-14 | 2007-05-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7688626B2 (en) | 2005-01-03 | 2010-03-30 | Macronix International Co., Ltd. | Depletion mode bandgap engineered memory |
| JP2013153049A (ja) * | 2012-01-25 | 2013-08-08 | Seiko Instruments Inc | 不揮発性半導体記憶装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6347051B2 (en) * | 1991-11-26 | 2002-02-12 | Hitachi, Ltd. | Storage device employing a flash memory |
| US5703808A (en) * | 1996-02-21 | 1997-12-30 | Motorola, Inc. | Non-volatile memory cell and method of programming |
| US5715194A (en) * | 1996-07-24 | 1998-02-03 | Advanced Micro Devices, Inc. | Bias scheme of program inhibit for random programming in a nand flash memory |
| KR100206709B1 (ko) * | 1996-09-21 | 1999-07-01 | 윤종용 | 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법 |
| US6005804A (en) * | 1997-12-18 | 1999-12-21 | Advanced Micro Devices, Inc. | Split voltage for NAND flash |
| US5978267A (en) * | 1998-10-20 | 1999-11-02 | Advanced Micro Devices, Inc. | Bit line biasing method to eliminate program disturbance in a non-volatile memory device and memory device employing the same |
| US7133316B2 (en) * | 2004-06-02 | 2006-11-07 | Macronix International Co., Ltd. | Program/erase method for P-channel charge trapping memory device |
| US7391652B2 (en) * | 2006-05-05 | 2008-06-24 | Macronix International Co., Ltd. | Method of programming and erasing a p-channel BE-SONOS NAND flash memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685770B2 (ja) * | 1987-12-28 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1993
- 1993-04-06 JP JP10348893A patent/JPH06291332A/ja active Pending
-
1995
- 1995-04-03 US US08/415,767 patent/US5572464A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877524A (en) * | 1995-06-15 | 1999-03-02 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device |
| US6172397B1 (en) | 1995-06-15 | 2001-01-09 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device |
| DE19600544C2 (de) * | 1995-06-15 | 2001-12-13 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichereinrichtungen mit einer p-Kanaltyp-Speicherzelle |
| DE19600544A1 (de) * | 1995-06-15 | 1996-12-19 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichereinrichtung |
| US7310270B2 (en) | 1997-05-14 | 2007-12-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US8223558B2 (en) | 1997-05-14 | 2012-07-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US8000147B2 (en) | 1997-05-14 | 2011-08-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7746707B2 (en) | 1997-05-14 | 2010-06-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7224612B2 (en) | 1997-05-14 | 2007-05-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2002329397A (ja) * | 2001-04-27 | 2002-11-15 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリとそのベリファイ方法、及び半導体装置 |
| US7978531B2 (en) | 2001-04-27 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory, verify method therefor, and semiconductor device using the nonvolatile memory |
| US7688626B2 (en) | 2005-01-03 | 2010-03-30 | Macronix International Co., Ltd. | Depletion mode bandgap engineered memory |
| US8094497B2 (en) | 2005-01-03 | 2012-01-10 | Macronix International Co., Ltd. | Multi-gate bandgap engineered memory |
| US8315095B2 (en) | 2005-01-03 | 2012-11-20 | Macronix International Co., Ltd. | Multi-gate bandgap engineered memory |
| JP2011155266A (ja) * | 2005-01-27 | 2011-08-11 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
| JP2006216215A (ja) * | 2005-01-27 | 2006-08-17 | Micronics Internatl Co Ltd | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 |
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| JP2007013197A (ja) * | 2006-08-24 | 2007-01-18 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2013153049A (ja) * | 2012-01-25 | 2013-08-08 | Seiko Instruments Inc | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5572464A (en) | 1996-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020423 |