JPH09190697A - 不揮発性半導体メモリの読出回路 - Google Patents
不揮発性半導体メモリの読出回路Info
- Publication number
- JPH09190697A JPH09190697A JP27466596A JP27466596A JPH09190697A JP H09190697 A JPH09190697 A JP H09190697A JP 27466596 A JP27466596 A JP 27466596A JP 27466596 A JP27466596 A JP 27466596A JP H09190697 A JPH09190697 A JP H09190697A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- voltage
- data
- semiconductor memory
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 ページバッファの感知ノードに対する電流不
安定に起因した読出エラーの低減を図る。 【解決手段】 プリチャージしたビットラインへ分離手
段Ｎ２を介しＰ１による感知電流を流すことでセルデー
タに応じたビットラインの電圧変化を感知しデータを読
出す不揮発性メモリにおいて、ビットラインの電圧変化
に従い感知ノードＢＳＯ０〜３１が論理変化することで
読出されるセルデータをラッチ動作せずに遅延して感知
する判読手段として、感知ノードの電圧及び列アドレス
デコーディング信号に応答する第１導電形トランジスタ
Ｐ２〜Ｐ４と、定電圧信号Ｓirefに応答する電流源とし
ての第２導電形トランジスタＮ３と、からなるインバー
タを設ける。ラッチに代えてインバータを使用した読出
動作としたことにより、Ｐ１による負荷電流の不安定化
に起因した誤データをタイミング悪くラッチしてしまう
可能性がなくなり、エラー発生がなくなる。
安定に起因した読出エラーの低減を図る。 【解決手段】 プリチャージしたビットラインへ分離手
段Ｎ２を介しＰ１による感知電流を流すことでセルデー
タに応じたビットラインの電圧変化を感知しデータを読
出す不揮発性メモリにおいて、ビットラインの電圧変化
に従い感知ノードＢＳＯ０〜３１が論理変化することで
読出されるセルデータをラッチ動作せずに遅延して感知
する判読手段として、感知ノードの電圧及び列アドレス
デコーディング信号に応答する第１導電形トランジスタ
Ｐ２〜Ｐ４と、定電圧信号Ｓirefに応答する電流源とし
ての第２導電形トランジスタＮ３と、からなるインバー
タを設ける。ラッチに代えてインバータを使用した読出
動作としたことにより、Ｐ１による負荷電流の不安定化
に起因した誤データをタイミング悪くラッチしてしまう
可能性がなくなり、エラー発生がなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＮＡＮＤ構造をも
つＥＥＰＲＯＭのような不揮発性半導体メモリに関する
もので、特に、セルデータを読出して内部に一時的に貯
蔵した後に順次出力するページバッファ等の読出回路に
関するものである。
つＥＥＰＲＯＭのような不揮発性半導体メモリに関する
もので、特に、セルデータを読出して内部に一時的に貯
蔵した後に順次出力するページバッファ等の読出回路に
関するものである。
【０００２】
【従来の技術】複数のメモリセルを直列に接続したスト
リング単位で構成されたセルアレイを有するＮＡＮＤ構
造の不揮発性半導体メモリにおいてはページ読出動作が
実行されるが、これは、選択行のすべてのメモリセルの
データを同時に判読して装置内部に設けた貯蔵手段へ一
旦貯蔵した後、外部印加の連続的な出力信号に従い順次
出力する読出方法である。このようなページ読出動作の
ためにメモリ装置内に設けられるページバッファについ
て、図１に示している。
リング単位で構成されたセルアレイを有するＮＡＮＤ構
造の不揮発性半導体メモリにおいてはページ読出動作が
実行されるが、これは、選択行のすべてのメモリセルの
データを同時に判読して装置内部に設けた貯蔵手段へ一
旦貯蔵した後、外部印加の連続的な出力信号に従い順次
出力する読出方法である。このようなページ読出動作の
ためにメモリ装置内に設けられるページバッファについ
て、図１に示している。
【０００３】図１に示すのは、ＮＡＮＤ構造のフラッシ
ュメモリにおけるページバッファの読出パスに関連した
部分の構成である。このページバッファは、１ビットラ
インごとに、ビットラインのプリチャージレベルを制御
するＮＭＯＳトランジスタＮ０、ビットライン電圧を放
電するＮＭＯＳトランジスタＮ１、ビットラインをプリ
チャージし、そしてセンシングに必要な負荷電流を供給
するＰＭＯＳトランジスタＰ１、データラッチ経路を開
放するＮＭＯＳトランジスタＮ３，Ｎ４、データをラッ
チする２つのインバータのラッチＩ１，Ｉ２、及びこの
ラッチをリセットするためのＮＭＯＳトランジスタＮ２
を設置して構成される。この図１に示す各制御信号の動
作波形について図２に示してある。
ュメモリにおけるページバッファの読出パスに関連した
部分の構成である。このページバッファは、１ビットラ
インごとに、ビットラインのプリチャージレベルを制御
するＮＭＯＳトランジスタＮ０、ビットライン電圧を放
電するＮＭＯＳトランジスタＮ１、ビットラインをプリ
チャージし、そしてセンシングに必要な負荷電流を供給
するＰＭＯＳトランジスタＰ１、データラッチ経路を開
放するＮＭＯＳトランジスタＮ３，Ｎ４、データをラッ
チする２つのインバータのラッチＩ１，Ｉ２、及びこの
ラッチをリセットするためのＮＭＯＳトランジスタＮ２
を設置して構成される。この図１に示す各制御信号の動
作波形について図２に示してある。
【０００４】メモリセルに記憶されたデータの判読動
作、即ち読出動作が始まると、ビットラインのプリチャ
ージレベルを一定電圧に制御するための電圧制御信号Ｖ
biasは、図２に示すように接地レベルから所定の電圧
（例えば２Ｖ）になって分離手段のＮＭＯＳトランジス
タＮ０のゲートに印加される。ビットラインプリチャー
ジ信号ＤＣＢ及びページバッファを初期化させる初期化
信号ＤＣＬは、それぞれ図２に示すようなタイミングで
論理“ロウ”から論理“ハイ”へ一定期間活性化され、
ＮＭＯＳトランジスタＮ１，Ｎ２のゲートに提供され
る。これにより、すべてのビットラインが接地レベルに
放電され且つすべてのラッチが初期化される。このビッ
トラインの放電及びページバッファの初期化が完了する
と、ビットラインプリチャージの活性化信号Ｐbpreが論
理“ハイ”から論理“ロウ”に遷移してＰＭＯＳトラン
ジスタＰ１のゲートに印加される。これによるＰＭＯＳ
トランジスタＰ１の導通で電流がビットラインへ供給さ
れ、すべてのビットラインが一定電圧レベルへ迅速にプ
リチャージされる。これに従って、全ページバッファの
感知ノードＢＳＯｉ（ｉは０〜３１の整数）は電源電圧
Ｖccレベルとなる。
作、即ち読出動作が始まると、ビットラインのプリチャ
ージレベルを一定電圧に制御するための電圧制御信号Ｖ
biasは、図２に示すように接地レベルから所定の電圧
（例えば２Ｖ）になって分離手段のＮＭＯＳトランジス
タＮ０のゲートに印加される。ビットラインプリチャー
ジ信号ＤＣＢ及びページバッファを初期化させる初期化
信号ＤＣＬは、それぞれ図２に示すようなタイミングで
論理“ロウ”から論理“ハイ”へ一定期間活性化され、
ＮＭＯＳトランジスタＮ１，Ｎ２のゲートに提供され
る。これにより、すべてのビットラインが接地レベルに
放電され且つすべてのラッチが初期化される。このビッ
トラインの放電及びページバッファの初期化が完了する
と、ビットラインプリチャージの活性化信号Ｐbpreが論
理“ハイ”から論理“ロウ”に遷移してＰＭＯＳトラン
ジスタＰ１のゲートに印加される。これによるＰＭＯＳ
トランジスタＰ１の導通で電流がビットラインへ供給さ
れ、すべてのビットラインが一定電圧レベルへ迅速にプ
リチャージされる。これに従って、全ページバッファの
感知ノードＢＳＯｉ（ｉは０〜３１の整数）は電源電圧
Ｖccレベルとなる。
【０００５】このようにして全ビットラインのプリチャ
ージが遂行された後には、活性化信号Ｐbpreが図２に示
すように接地レベルから一定の電圧（例えば１．８Ｖ）
へ上昇し、これに応じＰＭＯＳトランジスタＰ１のチャ
ネル電流が減少してビットラインには微少電流が供給さ
れることになる。この状態になると、一定電圧にプリチ
ャージされている各ビットラインは、該当する選択メモ
リセルのデータ論理に従い異なる電圧へ変化する。即
ち、フローティングゲートトランジスタのメモリセルを
介し接地へ流れる電流がビットラインに流入する電流よ
り大きい場合（例えばデータ“１”）には当該ビットラ
インは接地レベルになる。一方、メモリセルを介し接地
へ流れる電流がビットラインに流入する電流より小さい
場合（例えばデータ“０”）には当該ビットラインはプ
リチャージ電圧を維持する。
ージが遂行された後には、活性化信号Ｐbpreが図２に示
すように接地レベルから一定の電圧（例えば１．８Ｖ）
へ上昇し、これに応じＰＭＯＳトランジスタＰ１のチャ
ネル電流が減少してビットラインには微少電流が供給さ
れることになる。この状態になると、一定電圧にプリチ
ャージされている各ビットラインは、該当する選択メモ
リセルのデータ論理に従い異なる電圧へ変化する。即
ち、フローティングゲートトランジスタのメモリセルを
介し接地へ流れる電流がビットラインに流入する電流よ
り大きい場合（例えばデータ“１”）には当該ビットラ
インは接地レベルになる。一方、メモリセルを介し接地
へ流れる電流がビットラインに流入する電流より小さい
場合（例えばデータ“０”）には当該ビットラインはプ
リチャージ電圧を維持する。
【０００６】上記の例で選択メモリセルのデータが
“１”の場合、ビットラインのプリチャージ電圧が当該
メモリセルに従い少しでも低くなると、ビットラインに
比べて寄生キャパシタンスが大幅に小さい感知ノードＢ
ＳＯｉは、短時間の内に電源電圧Ｖccレベルからビット
ライン電圧へ変化することになる。一方、選択メモリセ
ルのデータが“０”の場合、ビットラインのプリチャー
ジ電圧に変化がないので、該当感知ノードＢＳＯｉはプ
リチャージされたＶccレベルを維持する。このようにし
て選択メモリセルのデータに従いすべてのビットライン
に接続されたページバッファの感知ノードＢＳＯｉの電
圧が決定されると、メモリセルの読出データをページバ
ッファに貯蔵する貯蔵制御信号Ｐlch が論理“ロウ”か
ら論理“ハイ”へ活性化される。すると、Ｖccレベル
（＝データ“０”）の感知ノードＢＳＯｉに該当のラッ
チＩ１，Ｉ２では、ＮＭＯＳトランジスタＮ３，Ｎ４が
導通するので初期化論理が反転し、接地レベル（データ
“１”の場合）の感知ノードＢＳＯｉに該当のラッチＩ
１，Ｉ２では、ＮＭＯＳトランジスタＮ３が非導通にな
るので初期化論理をそのまま維持することになる。
“１”の場合、ビットラインのプリチャージ電圧が当該
メモリセルに従い少しでも低くなると、ビットラインに
比べて寄生キャパシタンスが大幅に小さい感知ノードＢ
ＳＯｉは、短時間の内に電源電圧Ｖccレベルからビット
ライン電圧へ変化することになる。一方、選択メモリセ
ルのデータが“０”の場合、ビットラインのプリチャー
ジ電圧に変化がないので、該当感知ノードＢＳＯｉはプ
リチャージされたＶccレベルを維持する。このようにし
て選択メモリセルのデータに従いすべてのビットライン
に接続されたページバッファの感知ノードＢＳＯｉの電
圧が決定されると、メモリセルの読出データをページバ
ッファに貯蔵する貯蔵制御信号Ｐlch が論理“ロウ”か
ら論理“ハイ”へ活性化される。すると、Ｖccレベル
（＝データ“０”）の感知ノードＢＳＯｉに該当のラッ
チＩ１，Ｉ２では、ＮＭＯＳトランジスタＮ３，Ｎ４が
導通するので初期化論理が反転し、接地レベル（データ
“１”の場合）の感知ノードＢＳＯｉに該当のラッチＩ
１，Ｉ２では、ＮＭＯＳトランジスタＮ３が非導通にな
るので初期化論理をそのまま維持することになる。
【０００７】こうして判読されたメモリセルデータがペ
ージバッファにすべて貯蔵されると、貯蔵制御信号Ｐlc
h が論理“ハイ”から論理“ロウ”へ遷移してＮＭＯＳ
トランジスタＮ４が非導通化され、列アドレスデコーデ
ィング信号Ｙが順番にトグル(toggle)されることにより
貯蔵データが順次出力される。
ージバッファにすべて貯蔵されると、貯蔵制御信号Ｐlc
h が論理“ハイ”から論理“ロウ”へ遷移してＮＭＯＳ
トランジスタＮ４が非導通化され、列アドレスデコーデ
ィング信号Ｙが順番にトグル(toggle)されることにより
貯蔵データが順次出力される。
【０００８】
【発明が解決しようとする課題】上記図１に示す従来の
読出回路では、貯蔵制御信号Ｐlch が活性化されている
間にメモリセルのデータがラッチされるようにしてある
が、このときに、ＰＭＯＳトランジスタＰ１による負荷
電流やメモリセルの電流が変化してしまうと、データの
読出エラーが発生するという解決課題がある。即ち、こ
れら素子の電流変化が感知ノードＢＳＯｉの電圧を不安
定にすることがあり、これがデータのラッチ期間でラッ
チされると、図２に示すＢＳＯ（Ｅ）の波形のように読
出エラーを誘発させてしまう。
読出回路では、貯蔵制御信号Ｐlch が活性化されている
間にメモリセルのデータがラッチされるようにしてある
が、このときに、ＰＭＯＳトランジスタＰ１による負荷
電流やメモリセルの電流が変化してしまうと、データの
読出エラーが発生するという解決課題がある。即ち、こ
れら素子の電流変化が感知ノードＢＳＯｉの電圧を不安
定にすることがあり、これがデータのラッチ期間でラッ
チされると、図２に示すＢＳＯ（Ｅ）の波形のように読
出エラーを誘発させてしまう。
【０００９】そこで本発明では、ページバッファの感知
ノードに対する電流不安定に起因した読出エラーの低減
を図り、不揮発性メモリの読出動作安定化に寄与するデ
ータの読出回路を提供する。
ノードに対する電流不安定に起因した読出エラーの低減
を図り、不揮発性メモリの読出動作安定化に寄与するデ
ータの読出回路を提供する。
【００１０】
【課題を解決するための手段】この目的のために本発明
によれば、ビットラインを所定電圧に充電した後に分離
手段を介して所定量の電流を前記ビットラインへ流すこ
とによりメモリセルデータに応じた前記ビットラインの
電圧変化を感知してデータを読出すようにした不揮発性
半導体メモリ装置において、前記分離手段を介し前記ビ
ットラインと接続された感知ノードが前記ビットライン
の電圧変化に従い論理変化することで読出されるメモリ
セルデータをラッチ動作せずに遅延して感知する判読手
段を備えることを特徴とする。このような判読手段は、
感知ノードの電圧及び列アドレスデコーディング信号に
応答する第１導電形トランジスタと、一定電圧の信号に
応答する電流源としての第２導電形トランジスタと、か
らなるインバータ素子で構成することができる。この場
合、第１導電形トランジスタをＰＭＯＳトランジスタ、
第２導電形トランジスタをＮＭＯＳトランジスタとする
とよい。
によれば、ビットラインを所定電圧に充電した後に分離
手段を介して所定量の電流を前記ビットラインへ流すこ
とによりメモリセルデータに応じた前記ビットラインの
電圧変化を感知してデータを読出すようにした不揮発性
半導体メモリ装置において、前記分離手段を介し前記ビ
ットラインと接続された感知ノードが前記ビットライン
の電圧変化に従い論理変化することで読出されるメモリ
セルデータをラッチ動作せずに遅延して感知する判読手
段を備えることを特徴とする。このような判読手段は、
感知ノードの電圧及び列アドレスデコーディング信号に
応答する第１導電形トランジスタと、一定電圧の信号に
応答する電流源としての第２導電形トランジスタと、か
らなるインバータ素子で構成することができる。この場
合、第１導電形トランジスタをＰＭＯＳトランジスタ、
第２導電形トランジスタをＮＭＯＳトランジスタとする
とよい。
【００１１】即ち本発明では、ページバッファを備える
不揮発性半導体メモリ装置において、エラー要因となる
データラッチを行わずに、例えばインバータの判読手段
を用いた遅延駆動によりデータを感知出力することによ
り、データ読出エラーを減少させる読出方法とするもの
である。
不揮発性半導体メモリ装置において、エラー要因となる
データラッチを行わずに、例えばインバータの判読手段
を用いた遅延駆動によりデータを感知出力することによ
り、データ読出エラーを減少させる読出方法とするもの
である。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１３】図３には、本発明に係るページバッファに
ついて、３２ビットラインで構成された１つのサブブロ
ックにおける構成を示す。このページバッファは、各ビ
ットラインのプリチャージレベルを一定電圧にそれぞれ
制御する分離手段のＮＭＯＳトランジスタＮ２、各ビッ
トラインをそれぞれプリチャージするＰＭＯＳトランジ
スタＰ１、各ビットラインをそれぞれ放電するＮＭＯＳ
トランジスタＮ１、そして、各ビットラインにつき設け
られた多数のＰＭＯＳトランジスタＰ２，Ｐ３，Ｐ４及
びＮＭＯＳトランジスタＮ３からなる判読手段のインバ
ータを含んで構成されている。
ついて、３２ビットラインで構成された１つのサブブロ
ックにおける構成を示す。このページバッファは、各ビ
ットラインのプリチャージレベルを一定電圧にそれぞれ
制御する分離手段のＮＭＯＳトランジスタＮ２、各ビッ
トラインをそれぞれプリチャージするＰＭＯＳトランジ
スタＰ１、各ビットラインをそれぞれ放電するＮＭＯＳ
トランジスタＮ１、そして、各ビットラインにつき設け
られた多数のＰＭＯＳトランジスタＰ２，Ｐ３，Ｐ４及
びＮＭＯＳトランジスタＮ３からなる判読手段のインバ
ータを含んで構成されている。
【００１４】読出動作が始まると、ビットラインのプリ
チャージレベルを一定電圧レベルに制御するための電圧
制御信号Ｖbiasは、図４に示すように接地レベルから所
定の電圧（例えば２Ｖ）になってＮＭＯＳトランジスタ
Ｎ２のゲートに印加される。そして、ビットラインプリ
チャージ信号ＤＣＢは、図４に示すタイミングで論理
“ロウ”から論理“ハイ”へ一定期間活性化され、ＮＭ
ＯＳトランジスタＮ１のゲートに提供される。これによ
り、すべてのビットラインが接地レベルに放電される。
このビットラインの放電が完了すると、ビットラインを
プリチャージするための活性化信号Ｐbpreが論理“ハ
イ”から論理“ロウ”に遷移して負荷電流供給用のＰＭ
ＯＳトランジスタＰ１のゲートに印加される。これに応
じるＰＭＯＳトランジスタＰ１の導通で電流がビットラ
インへ供給され、従って、すべてのビットラインは一定
電圧レベル（例えば１Ｖ）まで迅速にプリチャージされ
る。またこのとき、すべての感知ノードＢＳＯｉ（ｉは
０〜３１の整数）は電源電圧Ｖccレベルとなる。
チャージレベルを一定電圧レベルに制御するための電圧
制御信号Ｖbiasは、図４に示すように接地レベルから所
定の電圧（例えば２Ｖ）になってＮＭＯＳトランジスタ
Ｎ２のゲートに印加される。そして、ビットラインプリ
チャージ信号ＤＣＢは、図４に示すタイミングで論理
“ロウ”から論理“ハイ”へ一定期間活性化され、ＮＭ
ＯＳトランジスタＮ１のゲートに提供される。これによ
り、すべてのビットラインが接地レベルに放電される。
このビットラインの放電が完了すると、ビットラインを
プリチャージするための活性化信号Ｐbpreが論理“ハ
イ”から論理“ロウ”に遷移して負荷電流供給用のＰＭ
ＯＳトランジスタＰ１のゲートに印加される。これに応
じるＰＭＯＳトランジスタＰ１の導通で電流がビットラ
インへ供給され、従って、すべてのビットラインは一定
電圧レベル（例えば１Ｖ）まで迅速にプリチャージされ
る。またこのとき、すべての感知ノードＢＳＯｉ（ｉは
０〜３１の整数）は電源電圧Ｖccレベルとなる。
【００１５】このようにしてすべてのビットラインのプ
リチャージが十分に遂行された後には、活性化信号Ｐbp
reが図４の波形から分かるように接地レベルから一定の
電圧（例えば１．８Ｖ）に上昇する。これによりＰＭＯ
ＳトランジスタＰ１のチャネル電流が減少し、ビットラ
インには微少電流が供給されることになる。この状態に
おいて、一定電圧にプリチャージされている各ビットラ
インは、該当する選択メモリセルのデータ論理に従い異
なる電圧となる。即ち、フローティングゲートトランジ
スタ或いはマスクタイプのメモリセルを介し接地へ流れ
る電流がビットラインに流入する電流より大きい場合
（例えばデータ“１”）には当該ビットラインは接地レ
ベルになり、逆にメモリセルを介し接地へ流れる電流が
ビットラインに流入する電流より少ない場合（例えばデ
ータ“０”）には当該ビットラインはプリチャージ電圧
を維持する。
リチャージが十分に遂行された後には、活性化信号Ｐbp
reが図４の波形から分かるように接地レベルから一定の
電圧（例えば１．８Ｖ）に上昇する。これによりＰＭＯ
ＳトランジスタＰ１のチャネル電流が減少し、ビットラ
インには微少電流が供給されることになる。この状態に
おいて、一定電圧にプリチャージされている各ビットラ
インは、該当する選択メモリセルのデータ論理に従い異
なる電圧となる。即ち、フローティングゲートトランジ
スタ或いはマスクタイプのメモリセルを介し接地へ流れ
る電流がビットラインに流入する電流より大きい場合
（例えばデータ“１”）には当該ビットラインは接地レ
ベルになり、逆にメモリセルを介し接地へ流れる電流が
ビットラインに流入する電流より少ない場合（例えばデ
ータ“０”）には当該ビットラインはプリチャージ電圧
を維持する。
【００１６】上記の例で選択メモリセルのデータが
“１”の場合、ビットラインのプリチャージ電圧がメモ
リセルに従い少しでも低くなると、ビットラインに比べ
て寄生キャパシタンスが格段に小さい感知ノードＢＳＯ
ｉは短時間の内に電源電圧Ｖccレベルからビットライン
電圧に応じ変化する。一方、選択メモリセルのデータが
“０”の場合、ビットラインのプリチャージ電圧に変化
がないので、感知ノードＢＳＯｉはプリチャージされた
Ｖccレベルを維持する。
“１”の場合、ビットラインのプリチャージ電圧がメモ
リセルに従い少しでも低くなると、ビットラインに比べ
て寄生キャパシタンスが格段に小さい感知ノードＢＳＯ
ｉは短時間の内に電源電圧Ｖccレベルからビットライン
電圧に応じ変化する。一方、選択メモリセルのデータが
“０”の場合、ビットラインのプリチャージ電圧に変化
がないので、感知ノードＢＳＯｉはプリチャージされた
Ｖccレベルを維持する。
【００１７】このようにして選択メモリセルのデータに
従い感知ノードＢＳＯｉの電圧が決定されると、該電圧
及び列アドレスデコーディング信号によりインバータが
動作開始する。例えば、列アドレスデコーディング信号
ＹＡ０により選択される読出パスの感知ノードＢＳＯ０
の電圧レベルは、インバータ内のＮＭＯＳトランジスタ
Ｎ３のドレインノードつまりインバータ出力端のレベル
を決定する。このインバータのＮＭＯＳトランジスタＮ
３のゲートには一定の電圧（例えば１．７Ｖ）とされる
定電圧信号Ｓirefが印加され、該トランジスタＮ３のチ
ャネルには、その定電圧信号Ｓirefにより一定量の電流
（例えば２０μＡ）が流れるように設計されている。従
って、感知ノードＢＳＯ０がＶccレベルの場合にはＰＭ
ＯＳトランジスタＰ２が非導通になり、このためＰＭＯ
ＳトランジスタＰ３，Ｐ４のゲートに論理“ロウ”電圧
が印加されても当該インバータの出力は論理“ロウ”と
なる。一方、感知ノードＢＳＯ０のレベルがビットライ
ン電圧に従い変化している場合にはＰＭＯＳトランジス
タＰ２が導通し、従ってＰＭＯＳトランジスタＰ３，Ｐ
４のゲートに論理“ロウ”電圧が印加されると当該イン
バータの出力は論理“ハイ”となる。
従い感知ノードＢＳＯｉの電圧が決定されると、該電圧
及び列アドレスデコーディング信号によりインバータが
動作開始する。例えば、列アドレスデコーディング信号
ＹＡ０により選択される読出パスの感知ノードＢＳＯ０
の電圧レベルは、インバータ内のＮＭＯＳトランジスタ
Ｎ３のドレインノードつまりインバータ出力端のレベル
を決定する。このインバータのＮＭＯＳトランジスタＮ
３のゲートには一定の電圧（例えば１．７Ｖ）とされる
定電圧信号Ｓirefが印加され、該トランジスタＮ３のチ
ャネルには、その定電圧信号Ｓirefにより一定量の電流
（例えば２０μＡ）が流れるように設計されている。従
って、感知ノードＢＳＯ０がＶccレベルの場合にはＰＭ
ＯＳトランジスタＰ２が非導通になり、このためＰＭＯ
ＳトランジスタＰ３，Ｐ４のゲートに論理“ロウ”電圧
が印加されても当該インバータの出力は論理“ロウ”と
なる。一方、感知ノードＢＳＯ０のレベルがビットライ
ン電圧に従い変化している場合にはＰＭＯＳトランジス
タＰ２が導通し、従ってＰＭＯＳトランジスタＰ３，Ｐ
４のゲートに論理“ロウ”電圧が印加されると当該イン
バータの出力は論理“ハイ”となる。
【００１８】このようなインバータの出力はＮＡＮＤゲ
ートＮＡ１を通じて出力端ＳＡoutに出力され、或いは
直接出力され得る。このように、本実施形態の読出回路
では、データのラッチ動作を行わずにインバータを使用
してメモリセルの記憶データを遅延感知し読出すように
している。
ートＮＡ１を通じて出力端ＳＡoutに出力され、或いは
直接出力され得る。このように、本実施形態の読出回路
では、データのラッチ動作を行わずにインバータを使用
してメモリセルの記憶データを遅延感知し読出すように
している。
【００１９】
【発明の効果】本発明によれば、ラッチに代えてインバ
ータを使用した読出動作としたことにより、負荷電流の
不安定化に起因した誤データをタイミング悪くラッチし
てしまう可能性がなくなり、エラー発生がなくなる効果
があるので、より信頼性の高いデータ読出を実行するこ
とができる長所がある。
ータを使用した読出動作としたことにより、負荷電流の
不安定化に起因した誤データをタイミング悪くラッチし
てしまう可能性がなくなり、エラー発生がなくなる効果
があるので、より信頼性の高いデータ読出を実行するこ
とができる長所がある。
【図１】従来のデータ読出回路を示す回路図。
【図２】図１の回路の動作タイミングを示す信号波形
図。
図。
【図３】本発明によるデータ読出回路の回路図。
【図４】図３の回路の動作タイミングを示す信号波形
図。
図。
ＢＳＯ０〜３１ 感知ノード Ｎ２ 分離手段 Ｐ２，Ｐ３，Ｐ４，Ｎ３ 判読手段
Claims (4)
- 【請求項１】 ビットラインを所定電圧に充電した後に
分離手段を介して所定量の電流を前記ビットラインへ流
すことによりメモリセルデータに応じた前記ビットライ
ンの電圧変化を感知してデータを読出すようにした不揮
発性半導体メモリ装置において、前記分離手段を介し前
記ビットラインと接続された感知ノードが前記ビットラ
インの電圧変化に従い論理変化することで読出されるメ
モリセルデータをラッチ動作せずに遅延して感知する判
読手段を備えたことを特徴とする不揮発性半導体メモリ
装置。 - 【請求項２】 判読手段は、感知ノードの電圧及び列ア
ドレスデコーディング信号に応答する第１導電形トラン
ジスタと、一定電圧の信号に応答する電流源としての第
２導電形トランジスタと、からなるインバータ素子で構
成される請求項１記載の不揮発性半導体メモリ装置。 - 【請求項３】 第１導電形トランジスタがＰＭＯＳトラ
ンジスタである請求項２記載の不揮発性半導体メモリ装
置。 - 【請求項４】 第２導電形トランジスタがＮＭＯＳトラ
ンジスタである請求項３記載の不揮発性半導体メモリ装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P35826 | 1995-10-17 | ||
| KR1019950035826A KR0169420B1 (ko) | 1995-10-17 | 1995-10-17 | 불 휘발성 반도체 메모리의 데이타 리드 방법 및 그에 따른 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09190697A true JPH09190697A (ja) | 1997-07-22 |
| JP3647994B2 JP3647994B2 (ja) | 2005-05-18 |
Family
ID=19430436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27466596A Expired - Fee Related JP3647994B2 (ja) | 1995-10-17 | 1996-10-17 | 不揮発性半導体メモリの読出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5761132A (ja) |
| JP (1) | JP3647994B2 (ja) |
| KR (1) | KR0169420B1 (ja) |
| TW (1) | TW312017B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0172403B1 (ko) * | 1995-11-15 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리의 데이타 리드회로 |
| US5973967A (en) * | 1997-01-03 | 1999-10-26 | Programmable Microelectronics Corporation | Page buffer having negative voltage level shifter |
| US6137726A (en) * | 1997-11-25 | 2000-10-24 | Samsung Electronics Co., Ltd. | Multi-level memory devices having memory cell referenced word line voltage generations |
| KR100283029B1 (ko) * | 1997-12-29 | 2001-03-02 | 윤종용 | 반도체 메모리 장치의 워드 라인 전압 발생 회로 |
| KR100266745B1 (ko) * | 1997-12-29 | 2000-09-15 | 윤종용 | 멀티-비트 데이터를 저장하기 위한 반도체 메모리 장치 |
| KR100266744B1 (ko) * | 1997-12-29 | 2000-09-15 | 윤종용 | 고집적 가능한 멀티-비트 데이터 래치 회로를 갖는 반도체 메모리 장치 |
| KR100282707B1 (ko) * | 1997-12-29 | 2001-02-15 | 윤종용 | 멀티-비트 데이터를 저장하는 반도체 메모리 장치 (semiconductor memory device for storing a multi-bit data) |
| EP0974976B1 (en) * | 1998-07-20 | 2003-12-03 | STMicroelectronics S.r.l. | Circuit and method for reading a non-volatile memory |
| KR100388318B1 (ko) | 1998-12-24 | 2003-10-10 | 주식회사 하이닉스반도체 | 비트라인디커플링방법 |
| US6115278A (en) | 1999-02-09 | 2000-09-05 | Silicon Graphics, Inc. | Memory system with switching for data isolation |
| KR100437461B1 (ko) | 2002-01-12 | 2004-06-23 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법 |
| KR100512178B1 (ko) * | 2003-05-28 | 2005-09-02 | 삼성전자주식회사 | 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치 |
| KR100680478B1 (ko) * | 2005-03-22 | 2007-02-08 | 주식회사 하이닉스반도체 | 면적이 감소된 플래시 메모리 장치와 그 액세스 제어 방법 |
| KR100706247B1 (ko) * | 2005-06-03 | 2007-04-11 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 독출 방법 |
| KR101416740B1 (ko) | 2007-11-26 | 2014-07-09 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 읽기 방법 |
| US9519591B2 (en) | 2013-06-22 | 2016-12-13 | Microsoft Technology Licensing, Llc | Latch-free, log-structured storage for multiple access methods |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910007434B1 (ko) * | 1988-12-15 | 1991-09-26 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법 |
| KR930000869B1 (ko) * | 1989-11-30 | 1993-02-08 | 삼성전자 주식회사 | 페이지 소거 가능한 플래쉬형 이이피롬 장치 |
| KR940006611B1 (ko) * | 1990-08-20 | 1994-07-23 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 |
| KR940008204B1 (ko) * | 1991-08-14 | 1994-09-08 | 삼성전자 주식회사 | 낸드형 플래쉬 메모리의 과도소거 방지장치 및 방법 |
| KR950000273B1 (ko) * | 1992-02-21 | 1995-01-12 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치 및 그 최적화 기입방법 |
| KR960000616B1 (ko) * | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| US5463586A (en) * | 1993-05-28 | 1995-10-31 | Macronix International Co., Ltd. | Erase and program verification circuit for non-volatile memory |
| US5414664A (en) * | 1993-05-28 | 1995-05-09 | Macronix International Co., Ltd. | Flash EPROM with block erase flags for over-erase protection |
-
1995
- 1995-10-17 KR KR1019950035826A patent/KR0169420B1/ko not_active Expired - Fee Related
-
1996
- 1996-10-15 US US08/725,641 patent/US5761132A/en not_active Expired - Lifetime
- 1996-10-17 JP JP27466596A patent/JP3647994B2/ja not_active Expired - Fee Related
- 1996-10-17 TW TW085112703A patent/TW312017B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0169420B1 (ko) | 1999-02-01 |
| KR970023454A (ko) | 1997-05-30 |
| JP3647994B2 (ja) | 2005-05-18 |
| TW312017B (ja) | 1997-08-01 |
| US5761132A (en) | 1998-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3098189B2 (ja) | 不揮発性半導体メモリのデータ読出回路 | |
| JP3373632B2 (ja) | 不揮発性半導体記憶装置 | |
| CN114783496B (zh) | 单次可编程存储器架构中的自锁存感测时序 | |
| US4783764A (en) | Semiconductor integrated circuit device with built-in memories, and peripheral circuit which may be statically or dynamically operated | |
| KR950014093B1 (ko) | 반도체 메모리장치 | |
| JP3647994B2 (ja) | 不揮発性半導体メモリの読出回路 | |
| US6504761B2 (en) | Non-volatile semiconductor memory device improved sense amplification configuration | |
| KR0172403B1 (ko) | 불휘발성 반도체 메모리의 데이타 리드회로 | |
| US5491656A (en) | Non-volatile semiconductor memory device and a method of using the same | |
| JPH08227586A (ja) | 集積回路メモリ装置 | |
| KR940006611B1 (ko) | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 | |
| US6735120B2 (en) | Semiconductor device having a high-speed data read operation | |
| CN100514489C (zh) | 具有位线预充电电路的存储器件和相关的位线预充电方法 | |
| JPH10177792A (ja) | センスアンプタイミング回路 | |
| JPH0917183A (ja) | 半導体記憶装置 | |
| KR100206921B1 (ko) | 출력버퍼회로 | |
| JPH09320286A (ja) | 半導体記憶装置 | |
| US6580653B2 (en) | Current saving semiconductor memory and method | |
| JP3548830B2 (ja) | 擾乱が減ぜられたフラッシュ・メモリ・システム及びその方法 | |
| US7580305B2 (en) | Semiconductor memory | |
| US6078531A (en) | Word line voltage supply circuit | |
| JP3583052B2 (ja) | 半導体記憶装置 | |
| JPH08185698A (ja) | 半導体記憶装置 | |
| JP4452529B2 (ja) | タイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置及びその制御方法 | |
| JP4399081B2 (ja) | 不揮発性メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040913 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040922 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041221 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050210 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |