JPH09190700A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09190700A JPH09190700A JP8002169A JP216996A JPH09190700A JP H09190700 A JPH09190700 A JP H09190700A JP 8002169 A JP8002169 A JP 8002169A JP 216996 A JP216996 A JP 216996A JP H09190700 A JPH09190700 A JP H09190700A
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Abstract
(57)【要約】
【課題】 通常動作は従来と同様であり且つバーンイン
によるスクリーニングを従来よりも短時間で行うことが
できる半導体記憶装置を提供する。 【解決手段】第１のリフレッシュタイマー１１は通常動
作用のリフレッシュ要求信号ＲＥＦＳＨ１を出力し、第
２のリフレッシュタイマー１２はバーンイン用のリフレ
ッシュ要求信号ＲＥＦＳＨ２を出力する。セレクタ１３
は、外部からの指示信号に従ってリフレッシュ要求信号
を選択しアービタ１４に出力する。信号ＲＥＦＳＨ２の
周波数は信号ＲＥＦＳＨ１よりも高いので、バーンイン
モードにおいてＤＲＡＭアクセス信号発生回路１５から
ＤＲＡＭアクセス信号Φｗが出力される頻度が通常動作
のときよりも高くなり、単位時間におけるＤＲＡＭアク
セス時間が長くなる。
によるスクリーニングを従来よりも短時間で行うことが
できる半導体記憶装置を提供する。 【解決手段】第１のリフレッシュタイマー１１は通常動
作用のリフレッシュ要求信号ＲＥＦＳＨ１を出力し、第
２のリフレッシュタイマー１２はバーンイン用のリフレ
ッシュ要求信号ＲＥＦＳＨ２を出力する。セレクタ１３
は、外部からの指示信号に従ってリフレッシュ要求信号
を選択しアービタ１４に出力する。信号ＲＥＦＳＨ２の
周波数は信号ＲＥＦＳＨ１よりも高いので、バーンイン
モードにおいてＤＲＡＭアクセス信号発生回路１５から
ＤＲＡＭアクセス信号Φｗが出力される頻度が通常動作
のときよりも高くなり、単位時間におけるＤＲＡＭアク
セス時間が長くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭを有する
半導体記憶装置に関するものである。
半導体記憶装置に関するものである。
【０００２】
【従来の技術】ＤＲＡＭを有する半導体記憶装置は、大
きく汎用型メモリーと専用型メモリーとに分けることが
できる。このうち、特定用途に用いられる専用型メモリ
ーにおいてはその仕様は様々であり、外部クロックによ
りＤＲＡＭを制御するものや装置内部で発生したクロッ
クによりＤＲＡＭを制御しなければならないもの等があ
る。
きく汎用型メモリーと専用型メモリーとに分けることが
できる。このうち、特定用途に用いられる専用型メモリ
ーにおいてはその仕様は様々であり、外部クロックによ
りＤＲＡＭを制御するものや装置内部で発生したクロッ
クによりＤＲＡＭを制御しなければならないもの等があ
る。
【０００３】図８はＤＲＡＭを有する半導体記憶装置の
構成例を示すブロック図であり、装置内部で発生したク
ロックによりＤＲＡＭを制御するメモリーの例として、
ファーストイン・ファーストアウトメモリー（以下、Ｆ
ＩＦＯメモリーという）の構成を示している。ＦＩＦＯ
メモリーとは、メモリーに書き込んだデータを書き込ん
だ順番通りに読み出す機能を有するメモリーである。そ
の仕様から、外部からのアドレス入力やメモリーセルへ
のランダムアクセス入力等を特に必要としないが、その
代わりにアドレス発生やＤＲＡＭのアクセス制御を行う
回路がメモリーの内部に必要となる。一般的には、図８
に示すような構成となり、ライトレジスタ５０、ＤＲＡ
Ｍ５１、リードレジスタ５２、書き込み要求信号ＷＲＩ
ＴＥを発生するライトコントローラ５３、読み出し要求
信号ＲＥＡＤを発生するリードコントローラ５４、ＤＲ
ＡＭ５１のアクセス制御を行うＤＲＡＭコントロール部
５５、データ入力端子５６、及びデータ出力端子５７か
らなる。
構成例を示すブロック図であり、装置内部で発生したク
ロックによりＤＲＡＭを制御するメモリーの例として、
ファーストイン・ファーストアウトメモリー（以下、Ｆ
ＩＦＯメモリーという）の構成を示している。ＦＩＦＯ
メモリーとは、メモリーに書き込んだデータを書き込ん
だ順番通りに読み出す機能を有するメモリーである。そ
の仕様から、外部からのアドレス入力やメモリーセルへ
のランダムアクセス入力等を特に必要としないが、その
代わりにアドレス発生やＤＲＡＭのアクセス制御を行う
回路がメモリーの内部に必要となる。一般的には、図８
に示すような構成となり、ライトレジスタ５０、ＤＲＡ
Ｍ５１、リードレジスタ５２、書き込み要求信号ＷＲＩ
ＴＥを発生するライトコントローラ５３、読み出し要求
信号ＲＥＡＤを発生するリードコントローラ５４、ＤＲ
ＡＭ５１のアクセス制御を行うＤＲＡＭコントロール部
５５、データ入力端子５６、及びデータ出力端子５７か
らなる。
【０００４】図８に示すＦＩＦＯメモリーの動作を簡単
に説明する。まず、データ入力端子５６から入力された
データは、クロック信号に同期してＮ段のライトレジス
タ５０に一旦取り込まれる。ライトレジスタ５０の全て
の段にデータが取り込まれると、ライトコントローラ５
３からＤＲＡＭコントロール部５５にＤＲＡＭ５１への
データの書き込みを要求する書き込み要求信号ＷＲＩＴ
Ｅが出力され、これに伴いＤＲＡＭコントロール部５５
からＤＲＡＭ５１にＤＲＡＭアクセス信号Φｗが出力さ
れ、ライトレジスタ５０からＤＲＡＭ５１へのデータの
書き込みが行われる。
に説明する。まず、データ入力端子５６から入力された
データは、クロック信号に同期してＮ段のライトレジス
タ５０に一旦取り込まれる。ライトレジスタ５０の全て
の段にデータが取り込まれると、ライトコントローラ５
３からＤＲＡＭコントロール部５５にＤＲＡＭ５１への
データの書き込みを要求する書き込み要求信号ＷＲＩＴ
Ｅが出力され、これに伴いＤＲＡＭコントロール部５５
からＤＲＡＭ５１にＤＲＡＭアクセス信号Φｗが出力さ
れ、ライトレジスタ５０からＤＲＡＭ５１へのデータの
書き込みが行われる。
【０００５】また、データの読み出しにおいても、リー
ドコントローラ５４からＤＲＡＭコントロール部５５に
ＤＲＡＭ５１からのデータの読み出しを要求する読み出
し要求信号ＲＥＡＤが出力され、これに伴いＤＲＡＭコ
ントロール部５５からＤＲＡＭ５１にＤＲＡＭアクセス
信号Φｗが出力され、ＤＲＡＭ５１からリードレジスタ
５２へのデータ転送が行われ、転送されたデータはデー
タ出力端子５７から出力される。
ドコントローラ５４からＤＲＡＭコントロール部５５に
ＤＲＡＭ５１からのデータの読み出しを要求する読み出
し要求信号ＲＥＡＤが出力され、これに伴いＤＲＡＭコ
ントロール部５５からＤＲＡＭ５１にＤＲＡＭアクセス
信号Φｗが出力され、ＤＲＡＭ５１からリードレジスタ
５２へのデータ転送が行われ、転送されたデータはデー
タ出力端子５７から出力される。
【０００６】ＴＶや通信機器等のようにデータの入出力
に高速性が要求される場合、汎用型メモリーでは処理速
度が追いつかないため、図８に示すような構成をとるこ
とが一般的である。また、一回のＤＲＡＭへのアクセス
時間は、メモリー内部のタイマーによって決められてい
る。図９に示すように、クロック信号の周期をＴ1 [s]
、ライトレジスタ５０及びリードレジスタ５２の段数
をＮとすると、ＤＲＡＭ５１へのライト動作及びＤＲＡ
Ｍ５１からのリード動作はそれぞれＴ1 ×Ｎ[s]の周期
で行われ、そのたびにＤＲＡＭアクセス信号Фｗが出力
されることになる。
に高速性が要求される場合、汎用型メモリーでは処理速
度が追いつかないため、図８に示すような構成をとるこ
とが一般的である。また、一回のＤＲＡＭへのアクセス
時間は、メモリー内部のタイマーによって決められてい
る。図９に示すように、クロック信号の周期をＴ1 [s]
、ライトレジスタ５０及びリードレジスタ５２の段数
をＮとすると、ＤＲＡＭ５１へのライト動作及びＤＲＡ
Ｍ５１からのリード動作はそれぞれＴ1 ×Ｎ[s]の周期
で行われ、そのたびにＤＲＡＭアクセス信号Фｗが出力
されることになる。
【０００７】図１０はＤＲＡＭコントロール部５５の構
成例を示すブロック図である。図１０に示すＤＲＡＭコ
ントロール部５５はセルフリフレッシュ機能を有してお
り、ＤＲＡＭ５１のリフレッシュを要求するリフレッシ
ュ要求信号ＲＥＦＳＨを出力するリフレッシュタイマー
６１と、書き込み要求信号ＷＲＩＴＥ、読み出し要求信
号ＲＥＡＤ及びリフレッシュ要求信号ＲＥＦＳＨを入力
とし、メモリーアクセス起動信号ＭＡＥを生成して出力
するアービタ６２と、ＤＲＡＭ５１にＤＲＡＭアクセス
信号Фｗを出力するＤＲＡＭアクセス信号発生回路６３
とからなる。
成例を示すブロック図である。図１０に示すＤＲＡＭコ
ントロール部５５はセルフリフレッシュ機能を有してお
り、ＤＲＡＭ５１のリフレッシュを要求するリフレッシ
ュ要求信号ＲＥＦＳＨを出力するリフレッシュタイマー
６１と、書き込み要求信号ＷＲＩＴＥ、読み出し要求信
号ＲＥＡＤ及びリフレッシュ要求信号ＲＥＦＳＨを入力
とし、メモリーアクセス起動信号ＭＡＥを生成して出力
するアービタ６２と、ＤＲＡＭ５１にＤＲＡＭアクセス
信号Фｗを出力するＤＲＡＭアクセス信号発生回路６３
とからなる。
【０００８】図１０に示すＤＲＡＭコントロール部５５
の動作について説明する。図１１は、書き込み要求信号
ＷＲＩＴＥが立ち上がったときのタイミングチャートで
ある。信号ＷＲＩＴＥが立ち上がると、アービタ６２は
他の要求信号との競合調整を行った後、メモリーアクセ
ス起動信号ＭＡＥを立ち上げる。信号ＭＡＥが立ち上が
ると、ＤＲＡＭアクセス信号発生回路６３はＤＲＡＭア
クセス信号Фｗを発生し、ＤＲＡＭ５１に出力する。Ｄ
ＲＡＭアクセス信号Фｗが出力されている間（時間
ｔ1 ）は、ＤＲＡＭ５１のワード線が活性化されている
ことになる。さらに一定時間経過した後、メモリーアク
セス終了信号ＭＥＮＤが立ち上がる。信号ＭＥＮＤが立
ち上がると、書き込み要求信号ＷＲＩＴＥ及びメモリー
アクセス起動信号ＭＡＥはリセットされ、一回のＤＲＡ
Ｍへのアクセスが終了する。
の動作について説明する。図１１は、書き込み要求信号
ＷＲＩＴＥが立ち上がったときのタイミングチャートで
ある。信号ＷＲＩＴＥが立ち上がると、アービタ６２は
他の要求信号との競合調整を行った後、メモリーアクセ
ス起動信号ＭＡＥを立ち上げる。信号ＭＡＥが立ち上が
ると、ＤＲＡＭアクセス信号発生回路６３はＤＲＡＭア
クセス信号Фｗを発生し、ＤＲＡＭ５１に出力する。Ｄ
ＲＡＭアクセス信号Фｗが出力されている間（時間
ｔ1 ）は、ＤＲＡＭ５１のワード線が活性化されている
ことになる。さらに一定時間経過した後、メモリーアク
セス終了信号ＭＥＮＤが立ち上がる。信号ＭＥＮＤが立
ち上がると、書き込み要求信号ＷＲＩＴＥ及びメモリー
アクセス起動信号ＭＡＥはリセットされ、一回のＤＲＡ
Ｍへのアクセスが終了する。
【０００９】読み出し要求信号ＲＥＡＤ又はリフレッシ
ュ要求信号ＲＥＦＳＨが立ち上がったときも、ほぼ同様
の動作となる。なお、アービタ６２において、書き込み
要求、読み出し要求又はリフレッシュ要求のうち最も優
先順位の低いのはリフレッシュ要求である。
ュ要求信号ＲＥＦＳＨが立ち上がったときも、ほぼ同様
の動作となる。なお、アービタ６２において、書き込み
要求、読み出し要求又はリフレッシュ要求のうち最も優
先順位の低いのはリフレッシュ要求である。
【００１０】
【発明が解決しようとする課題】ところが、従来の半導
体記憶装置には以下のような問題があった。
体記憶装置には以下のような問題があった。
【００１１】図１２は、従来の半導体記憶装置における
ＤＲＡＭのアクセスタイミングを示すタイミングチャー
トである。書き込み要求信号ＷＲＩＴＥ及び読み出し要
求信号ＲＥＡＤの周期をＴc [s] 、リフレッシュ要求信
号ＲＥＦＳＨの周期をＴf [s] とし、１回のＤＲＡＭア
クセスにおいてＤＲＡＭアクセス信号Φｗが出力されて
いる時間をｔ1 とすると、１ｓ間にＤＲＡＭアクセス信
号Φｗが出力されている時間すなわち１ｓ当たりのワー
ド線活性化時間Ｔw は、 Ｔw ＝２×（ｔ1 ／Ｔc ）＋ｔ1 ／Ｔf ・・・（１） （ただし、Ｔc ＝Ｔ1 ×Ｎ）となる。
ＤＲＡＭのアクセスタイミングを示すタイミングチャー
トである。書き込み要求信号ＷＲＩＴＥ及び読み出し要
求信号ＲＥＡＤの周期をＴc [s] 、リフレッシュ要求信
号ＲＥＦＳＨの周期をＴf [s] とし、１回のＤＲＡＭア
クセスにおいてＤＲＡＭアクセス信号Φｗが出力されて
いる時間をｔ1 とすると、１ｓ間にＤＲＡＭアクセス信
号Φｗが出力されている時間すなわち１ｓ当たりのワー
ド線活性化時間Ｔw は、 Ｔw ＝２×（ｔ1 ／Ｔc ）＋ｔ1 ／Ｔf ・・・（１） （ただし、Ｔc ＝Ｔ1 ×Ｎ）となる。
【００１２】ここで、時間Ｔw が短いほど、半導体記憶
装置において酸化膜破壊による磨耗故障が起こる時期は
延びるので、式（１）においてＴw の値が小さくなるよ
うに、Ｔc 、Ｔf 及びｔ1 の値を設定している。
装置において酸化膜破壊による磨耗故障が起こる時期は
延びるので、式（１）においてＴw の値が小さくなるよ
うに、Ｔc 、Ｔf 及びｔ1 の値を設定している。
【００１３】ところが、半導体製品は通常、製造工程に
おいて偶発的に生成される弱い酸化膜に起因する初期故
障を防ぐために、出荷前にバーンインによって弱い酸化
膜をあらかじめスクリーニングする。酸化膜破壊は電界
による加速性が大きいため、定格電圧を上回るが製品に
損傷を与えない程度の電圧を選んで、ＤＲＡＭにアクセ
スすることによってスクリーニングを行う。
おいて偶発的に生成される弱い酸化膜に起因する初期故
障を防ぐために、出荷前にバーンインによって弱い酸化
膜をあらかじめスクリーニングする。酸化膜破壊は電界
による加速性が大きいため、定格電圧を上回るが製品に
損傷を与えない程度の電圧を選んで、ＤＲＡＭにアクセ
スすることによってスクリーニングを行う。
【００１４】このとき、時間Ｔw が短いことが逆に問題
となる。すなわち、単位時間当たりのワード線活性化時
間が短いため、バーンインによるスクリーニングに時間
がかかり過ぎてしまうという問題があった。また、バー
ンインによるスクリーニングを短時間で行うために時間
Ｔw を長くすると、酸化膜破壊による磨耗故障の起こる
時期が早まることになり好ましくない。
となる。すなわち、単位時間当たりのワード線活性化時
間が短いため、バーンインによるスクリーニングに時間
がかかり過ぎてしまうという問題があった。また、バー
ンインによるスクリーニングを短時間で行うために時間
Ｔw を長くすると、酸化膜破壊による磨耗故障の起こる
時期が早まることになり好ましくない。
【００１５】前記の問題に鑑み、本発明は、通常動作は
従来と同様であり且つバーンインによる酸化膜のスクリ
ーニングを従来よりも短時間で行うことができる半導体
記憶装置を提供することを目的とする。
従来と同様であり且つバーンインによる酸化膜のスクリ
ーニングを従来よりも短時間で行うことができる半導体
記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ＤＲＡＭに対する単位時間当たりのアク
セス時間を、通常動作モードとバーンインモードとにお
いて装置外部から切り替えることができるものである。
め、本発明は、ＤＲＡＭに対する単位時間当たりのアク
セス時間を、通常動作モードとバーンインモードとにお
いて装置外部から切り替えることができるものである。
【００１７】この本発明によると、通常動作は従来と同
様であり且つバーンインによる酸化膜のスクリーニング
を従来よりも短時間で行うことができる半導体記憶装置
が得られる。
様であり且つバーンインによる酸化膜のスクリーニング
を従来よりも短時間で行うことができる半導体記憶装置
が得られる。
【００１８】具体的に請求項１の発明が講じた解決手段
は、ＤＲＡＭを備えた半導体記憶装置を対象とし、前記
ＤＲＡＭに対する単位時間当たりのアクセス時間を装置
外部から変更可能にした構成とするものである。
は、ＤＲＡＭを備えた半導体記憶装置を対象とし、前記
ＤＲＡＭに対する単位時間当たりのアクセス時間を装置
外部から変更可能にした構成とするものである。
【００１９】また、請求項２の発明が講じた解決手段
は、ＤＲＡＭと、該ＤＲＡＭに対するアクセスを装置内
部のクロック信号によって制御するＤＲＡＭコントロー
ル部とを備えた半導体記憶装置を前提とし、前記ＤＲＡ
Ｍコントロール部は、装置外部から入力される指示信号
の指示に従って前記ＤＲＡＭに対する単位時間当たりの
アクセス時間を変更する機能を有する構成とするもので
ある。
は、ＤＲＡＭと、該ＤＲＡＭに対するアクセスを装置内
部のクロック信号によって制御するＤＲＡＭコントロー
ル部とを備えた半導体記憶装置を前提とし、前記ＤＲＡ
Ｍコントロール部は、装置外部から入力される指示信号
の指示に従って前記ＤＲＡＭに対する単位時間当たりの
アクセス時間を変更する機能を有する構成とするもので
ある。
【００２０】請求項２の発明の構成によると、ＤＲＡＭ
に対する単位時間当たりのアクセス時間を、通常動作モ
ードとバーンインモードとにおいて、装置外部からの指
示信号によって変更することができる。
に対する単位時間当たりのアクセス時間を、通常動作モ
ードとバーンインモードとにおいて、装置外部からの指
示信号によって変更することができる。
【００２１】請求項３の発明は、請求項２の発明の構成
に、前記ＤＲＡＭコントロール部は、前記ＤＲＡＭのリ
フレッシュを要求するリフレッシュ要求信号を各々出力
する複数のリフレッシュタイマーと、前記複数のリフレ
ッシュタイマーから各々出力される複数のリフレッシュ
要求信号を入力とし、装置外部から入力される指示信号
の指示に従って１つのリフレッシュ要求信号を選択して
出力する選択手段とを有し、前記複数のリフレッシュ要
求信号は、前記ＤＲＡＭのリフレッシュを要求する頻度
がそれぞれ異なっており、前記選択手段から出力される
リフレッシュ要求信号により前記ＤＲＡＭのリフレッシ
ュが要求されるとき、該ＤＲＡＭのリフレッシュを行う
構成を付加するものである。
に、前記ＤＲＡＭコントロール部は、前記ＤＲＡＭのリ
フレッシュを要求するリフレッシュ要求信号を各々出力
する複数のリフレッシュタイマーと、前記複数のリフレ
ッシュタイマーから各々出力される複数のリフレッシュ
要求信号を入力とし、装置外部から入力される指示信号
の指示に従って１つのリフレッシュ要求信号を選択して
出力する選択手段とを有し、前記複数のリフレッシュ要
求信号は、前記ＤＲＡＭのリフレッシュを要求する頻度
がそれぞれ異なっており、前記選択手段から出力される
リフレッシュ要求信号により前記ＤＲＡＭのリフレッシ
ュが要求されるとき、該ＤＲＡＭのリフレッシュを行う
構成を付加するものである。
【００２２】請求項３の発明の構成によると、選択手段
において、複数のリフレッシュ要求信号の中から１つの
リフレッシュ要求信号が装置外部から入力される指示信
号に従って選択される。選択されたリフレッシュ要求信
号によりＤＲＡＭのリフレッシュが要求されると、前記
ＤＲＡＭのリフレッシュが行われる。このとき、前記複
数のリフレッシュ要求信号がリフレッシュを要求する頻
度がそれぞれ異なっているので、選択されたリフレッシ
ュ要求信号によってＤＲＡＭに対するアクセスの頻度が
異なることになる。したがって、ＤＲＡＭに対する単位
時間当たりのアクセス時間を、装置外部からの指示信号
によって変更することができる。
において、複数のリフレッシュ要求信号の中から１つの
リフレッシュ要求信号が装置外部から入力される指示信
号に従って選択される。選択されたリフレッシュ要求信
号によりＤＲＡＭのリフレッシュが要求されると、前記
ＤＲＡＭのリフレッシュが行われる。このとき、前記複
数のリフレッシュ要求信号がリフレッシュを要求する頻
度がそれぞれ異なっているので、選択されたリフレッシ
ュ要求信号によってＤＲＡＭに対するアクセスの頻度が
異なることになる。したがって、ＤＲＡＭに対する単位
時間当たりのアクセス時間を、装置外部からの指示信号
によって変更することができる。
【００２３】請求項４の発明は、請求項２の発明の構成
に、前記ＤＲＡＭコントロール部は、前記ＤＲＡＭに対
するアクセスの開始を立ち上がりによって指示する開始
信号を出力する開始信号出力手段と、前記開始信号及び
一のクロック信号を入力とし、前記一のクロック信号が
立ち上がると前記開始信号を保持して出力する第１の保
持手段と、前記開始信号及び前記第１の保持手段の出力
信号のいずれかを前記指示信号の指示に従って選択し、
選択した信号を出力する第１の選択手段と、前記第１の
選択手段の出力信号を入力とし、該出力信号が立ち上が
るとＤＲＡＭアクセス信号を発生して前記ＤＲＡＭに出
力すると共に前記出力信号が立ち下がると前記ＤＲＡＭ
アクセス信号の出力を停止する一方、前記ＤＲＡＭに対
するアクセスの終了を立ち上がりによって指示する終了
信号を出力するＤＲＡＭアクセス信号発生回路と、前記
終了信号及び前記一のクロック信号を入力とし、前記一
のクロック信号が立ち上がると前記終了信号を保持して
出力する第２の保持手段と、前記終了信号及び前記第２
の保持手段の出力信号のいずれかを前記指示信号の指示
に従って選択し、選択した信号を前記開始信号出力手段
に出力する第２の選択手段とを有し、さらに、前記第２
の選択手段の出力信号が立ち上がると前記開始信号及び
前記第１の保持手段をリセットする機能を有しており、
前記第１の選択手段において前記第１の保持手段の出力
信号が選択されると共に前記第２の選択手段において前
記第２の保持手段の出力信号が選択されるときは、前記
ＤＲＡＭアクセス信号は、少なくとも前記一のクロック
信号の立ち上がりから次の立ち上がりまでの間は前記Ｄ
ＲＡＭに出力されている構成を付加するものである。
に、前記ＤＲＡＭコントロール部は、前記ＤＲＡＭに対
するアクセスの開始を立ち上がりによって指示する開始
信号を出力する開始信号出力手段と、前記開始信号及び
一のクロック信号を入力とし、前記一のクロック信号が
立ち上がると前記開始信号を保持して出力する第１の保
持手段と、前記開始信号及び前記第１の保持手段の出力
信号のいずれかを前記指示信号の指示に従って選択し、
選択した信号を出力する第１の選択手段と、前記第１の
選択手段の出力信号を入力とし、該出力信号が立ち上が
るとＤＲＡＭアクセス信号を発生して前記ＤＲＡＭに出
力すると共に前記出力信号が立ち下がると前記ＤＲＡＭ
アクセス信号の出力を停止する一方、前記ＤＲＡＭに対
するアクセスの終了を立ち上がりによって指示する終了
信号を出力するＤＲＡＭアクセス信号発生回路と、前記
終了信号及び前記一のクロック信号を入力とし、前記一
のクロック信号が立ち上がると前記終了信号を保持して
出力する第２の保持手段と、前記終了信号及び前記第２
の保持手段の出力信号のいずれかを前記指示信号の指示
に従って選択し、選択した信号を前記開始信号出力手段
に出力する第２の選択手段とを有し、さらに、前記第２
の選択手段の出力信号が立ち上がると前記開始信号及び
前記第１の保持手段をリセットする機能を有しており、
前記第１の選択手段において前記第１の保持手段の出力
信号が選択されると共に前記第２の選択手段において前
記第２の保持手段の出力信号が選択されるときは、前記
ＤＲＡＭアクセス信号は、少なくとも前記一のクロック
信号の立ち上がりから次の立ち上がりまでの間は前記Ｄ
ＲＡＭに出力されている構成を付加するものである。
【００２４】請求項４の発明の構成により、第１の選択
手段において開始信号が選択されると共に第２の選択手
段において終了信号が選択されるときは、ＤＲＡＭコン
トロール部は通常の動作を行うことになる。また、第１
の保持手段の出力信号は開始信号が立ち上がってから一
のクロック信号の最初の立ち上がりで立ち上がり、第２
の保持手段の出力信号は終了信号が立ち上がってから前
記一のクロック信号の最初の立ち上がりで立ち上がる。
このため、前記第１の選択手段において第１の保持手段
の出力信号が選択されると共に前記第２の選択手段にお
いて第２の保持手段の出力信号が選択されるときは、Ｄ
ＲＡＭアクセス信号発生回路は、開始信号が立ち上がっ
てから一のクロック信号の最初の立ち上がりの後ＤＲＡ
Ｍアクセス信号を出力する。また、ＤＲＡＭアクセス信
号発生回路が終了信号を立ち上げてから前記一のクロッ
ク信号の最初の立ち上がりの後開始信号及び第１の保持
回路の出力信号がリセットされ、ＤＲＡＭアクセス信号
発生回路はＤＲＡＭアクセス信号の出力を停止する。こ
のため、前記ＤＲＡＭアクセス信号は、少なくとも前記
一のクロック信号の立ち上がりから次の立ち上がりまで
の間は前記ＤＲＡＭに出力されていることになる。した
がって、ＤＲＡＭに対する単位時間当たりのアクセス時
間を、装置外部からの指示信号によって変更することが
できる。
手段において開始信号が選択されると共に第２の選択手
段において終了信号が選択されるときは、ＤＲＡＭコン
トロール部は通常の動作を行うことになる。また、第１
の保持手段の出力信号は開始信号が立ち上がってから一
のクロック信号の最初の立ち上がりで立ち上がり、第２
の保持手段の出力信号は終了信号が立ち上がってから前
記一のクロック信号の最初の立ち上がりで立ち上がる。
このため、前記第１の選択手段において第１の保持手段
の出力信号が選択されると共に前記第２の選択手段にお
いて第２の保持手段の出力信号が選択されるときは、Ｄ
ＲＡＭアクセス信号発生回路は、開始信号が立ち上がっ
てから一のクロック信号の最初の立ち上がりの後ＤＲＡ
Ｍアクセス信号を出力する。また、ＤＲＡＭアクセス信
号発生回路が終了信号を立ち上げてから前記一のクロッ
ク信号の最初の立ち上がりの後開始信号及び第１の保持
回路の出力信号がリセットされ、ＤＲＡＭアクセス信号
発生回路はＤＲＡＭアクセス信号の出力を停止する。こ
のため、前記ＤＲＡＭアクセス信号は、少なくとも前記
一のクロック信号の立ち上がりから次の立ち上がりまで
の間は前記ＤＲＡＭに出力されていることになる。した
がって、ＤＲＡＭに対する単位時間当たりのアクセス時
間を、装置外部からの指示信号によって変更することが
できる。
【００２５】請求項５の発明は、請求項４の発明の構成
に、前記一のクロック信号は装置内部で生成される構成
を付加するものである。
に、前記一のクロック信号は装置内部で生成される構成
を付加するものである。
【００２６】請求項６の発明は、請求項４の発明の構成
に、前記一のクロック信号は装置外部から与えられる構
成を付加するものである。
に、前記一のクロック信号は装置外部から与えられる構
成を付加するものである。
【００２７】請求項７の発明は、請求項２の発明の構成
に、前記ＤＲＡＭコントロール部は、前記ＤＲＡＭに対
するアクセスの開始を立ち上がりによって指示する開始
信号を出力する開始信号出力手段と、前記開始信号を入
力とし、該開始信号が立ち上がるとＤＲＡＭアクセス信
号を発生して前記ＤＲＡＭに出力すると共に前記開始信
号が立ち下がると前記ＤＲＡＭアクセス信号の出力を停
止する一方、前記ＤＲＡＭに対するアクセスの終了を立
ち上がりによって指示する終了信号を出力するＤＲＡＭ
アクセス信号発生回路と、前記開始信号及び一のクロッ
ク信号を入力とし、前記開始信号が立ち上がると前記一
のクロック信号のクロック数の計数を開始し、計数値が
所定の値に達すると出力信号を立ち上げるカウンタと、
前記ＤＲＡＭアクセス信号発生回路から出力される終了
信号及び前記終了信号と前記カウンタの出力信号との論
理積信号のいずれかを前記指示信号の指示に従って選択
し、選択した信号を前記開始信号出力手段に出力する選
択手段とを有し、さらに、前記選択手段の出力信号が立
ち上がると前記開始信号をリセットする機能を有してお
り、前記選択手段において前記終了信号と前記カウンタ
の出力信号との論理積信号が選択されるときは、前記Ｄ
ＲＡＭアクセス信号は、少なくとも前記一のクロック信
号の周期と前記所定の値との積によって求められる時間
の間は前記ＤＲＡＭに出力されている構成を付加するも
のである。
に、前記ＤＲＡＭコントロール部は、前記ＤＲＡＭに対
するアクセスの開始を立ち上がりによって指示する開始
信号を出力する開始信号出力手段と、前記開始信号を入
力とし、該開始信号が立ち上がるとＤＲＡＭアクセス信
号を発生して前記ＤＲＡＭに出力すると共に前記開始信
号が立ち下がると前記ＤＲＡＭアクセス信号の出力を停
止する一方、前記ＤＲＡＭに対するアクセスの終了を立
ち上がりによって指示する終了信号を出力するＤＲＡＭ
アクセス信号発生回路と、前記開始信号及び一のクロッ
ク信号を入力とし、前記開始信号が立ち上がると前記一
のクロック信号のクロック数の計数を開始し、計数値が
所定の値に達すると出力信号を立ち上げるカウンタと、
前記ＤＲＡＭアクセス信号発生回路から出力される終了
信号及び前記終了信号と前記カウンタの出力信号との論
理積信号のいずれかを前記指示信号の指示に従って選択
し、選択した信号を前記開始信号出力手段に出力する選
択手段とを有し、さらに、前記選択手段の出力信号が立
ち上がると前記開始信号をリセットする機能を有してお
り、前記選択手段において前記終了信号と前記カウンタ
の出力信号との論理積信号が選択されるときは、前記Ｄ
ＲＡＭアクセス信号は、少なくとも前記一のクロック信
号の周期と前記所定の値との積によって求められる時間
の間は前記ＤＲＡＭに出力されている構成を付加するも
のである。
【００２８】請求項７の発明の構成により、選択手段に
おいて終了信号が選択されるときは、ＤＲＡＭコントロ
ール部は通常の動作を行うことになる。また、カウンタ
の出力信号は、開始信号が立ち上がってから一のクロッ
ク信号のクロック数が所定の値に達したとき立ち上が
る。このため、前記選択手段において前記終了信号と前
記カウンタの出力信号との論理積信号が選択されるとき
は、開始信号は、立ち上がってから前記一のクロック信
号の周期と前記所定の値との積によって求められる時間
が経過するまでは、終了信号が立ち上がってもリセット
されない。ＤＲＡＭアクセス信号発生回路は、前記開始
信号がリセットされるまでＤＲＡＭアクセス信号を出力
するので、少なくとも前記一のクロック信号の周期と前
記所定の値との積によって求められる時間の間は前記Ｄ
ＲＡＭアクセス信号は出力されている。したがって、Ｄ
ＲＡＭに対する単位時間当たりのアクセス時間を、装置
外部からの指示信号によって変更することができる。
おいて終了信号が選択されるときは、ＤＲＡＭコントロ
ール部は通常の動作を行うことになる。また、カウンタ
の出力信号は、開始信号が立ち上がってから一のクロッ
ク信号のクロック数が所定の値に達したとき立ち上が
る。このため、前記選択手段において前記終了信号と前
記カウンタの出力信号との論理積信号が選択されるとき
は、開始信号は、立ち上がってから前記一のクロック信
号の周期と前記所定の値との積によって求められる時間
が経過するまでは、終了信号が立ち上がってもリセット
されない。ＤＲＡＭアクセス信号発生回路は、前記開始
信号がリセットされるまでＤＲＡＭアクセス信号を出力
するので、少なくとも前記一のクロック信号の周期と前
記所定の値との積によって求められる時間の間は前記Ｄ
ＲＡＭアクセス信号は出力されている。したがって、Ｄ
ＲＡＭに対する単位時間当たりのアクセス時間を、装置
外部からの指示信号によって変更することができる。
【００２９】請求項８の発明は、請求項７の発明の構成
に、前記一のクロック信号は前記半導体記憶装置のシス
テムクロックである構成を付加するものである。
に、前記一のクロック信号は前記半導体記憶装置のシス
テムクロックである構成を付加するものである。
【００３０】請求項９の発明は、請求項２の発明の構成
に、前記ＤＲＡＭコントロール部は、前記ＤＲＡＭに対
するアクセスが指示されると第１のＤＲＡＭアクセス信
号を出力する第１のＤＲＡＭアクセス信号発生回路と、
前記ＤＲＡＭに対するアクセスが指示されると第２のＤ
ＲＡＭアクセス信号を出力する第２のＤＲＡＭアクセス
信号発生回路と、前記第１のＤＲＡＭアクセス信号及び
第２のＤＲＡＭアクセス信号のいずれかを前記指示信号
の指示に従って選択し、選択した信号を前記ＤＲＡＭに
出力する選択手段とを有し、１回のアクセスの指示に対
して、前記第１のＤＲＡＭアクセス信号が出力されてい
る時間と前記第２のＤＲＡＭアクセス信号が出力されて
いる時間とが異なる構成を付加するものである。
に、前記ＤＲＡＭコントロール部は、前記ＤＲＡＭに対
するアクセスが指示されると第１のＤＲＡＭアクセス信
号を出力する第１のＤＲＡＭアクセス信号発生回路と、
前記ＤＲＡＭに対するアクセスが指示されると第２のＤ
ＲＡＭアクセス信号を出力する第２のＤＲＡＭアクセス
信号発生回路と、前記第１のＤＲＡＭアクセス信号及び
第２のＤＲＡＭアクセス信号のいずれかを前記指示信号
の指示に従って選択し、選択した信号を前記ＤＲＡＭに
出力する選択手段とを有し、１回のアクセスの指示に対
して、前記第１のＤＲＡＭアクセス信号が出力されてい
る時間と前記第２のＤＲＡＭアクセス信号が出力されて
いる時間とが異なる構成を付加するものである。
【００３１】請求項９の発明の構成により、選択手段に
おいて、前記第１のＤＲＡＭアクセス信号及び第２のＤ
ＲＡＭアクセス信号のいずれかが、装置外部から入力さ
れる指示信号に従って選択され、ＤＲＡＭに出力され
る。このとき、１回のアクセスの指示に対して、前記第
１のＤＲＡＭアクセス信号が出力されている時間と前記
第２のＤＲＡＭアクセス信号が出力されている時間とが
異なるので、ＤＲＡＭに対する単位時間当たりのアクセ
ス時間を、装置外部からの指示信号によって変更するこ
とができる。
おいて、前記第１のＤＲＡＭアクセス信号及び第２のＤ
ＲＡＭアクセス信号のいずれかが、装置外部から入力さ
れる指示信号に従って選択され、ＤＲＡＭに出力され
る。このとき、１回のアクセスの指示に対して、前記第
１のＤＲＡＭアクセス信号が出力されている時間と前記
第２のＤＲＡＭアクセス信号が出力されている時間とが
異なるので、ＤＲＡＭに対する単位時間当たりのアクセ
ス時間を、装置外部からの指示信号によって変更するこ
とができる。
【００３２】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。なお、本実施形態に
係る半導体記憶装置は、図８に示す従来の半導体記憶装
置と同様の構成を持ち、ＤＲＡＭコントロール部５５の
回路構成のみが異なるものとする。
て、図面を参照しながら説明する。なお、本実施形態に
係る半導体記憶装置は、図８に示す従来の半導体記憶装
置と同様の構成を持ち、ＤＲＡＭコントロール部５５の
回路構成のみが異なるものとする。
【００３３】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体記憶装置におけるＤＲＡＭコン
トロール部の回路構成図である。図１に示すＤＲＡＭコ
ントロール部は、２つのリフレッシュタイマー１１及び
１２を有しており、アービタ１４に入力するリフレッシ
ュ要求信号を通常動作モードとバーンインモードとで切
替可能であることを特徴とするものである。
の実施形態に係る半導体記憶装置におけるＤＲＡＭコン
トロール部の回路構成図である。図１に示すＤＲＡＭコ
ントロール部は、２つのリフレッシュタイマー１１及び
１２を有しており、アービタ１４に入力するリフレッシ
ュ要求信号を通常動作モードとバーンインモードとで切
替可能であることを特徴とするものである。
【００３４】第１のリフレッシュタイマー１１は通常動
作モード用の第１のリフレッシュ要求信号ＲＥＦＳＨ１
をセレクタ１３に出力する一方、第２のリフレッシュタ
イマー１２はバーンインモード用の第２のリフレッシュ
要求信号ＲＥＦＳＨ２をセレクタ１３に出力する。選択
手段としてのセレクタ１３は、第１のリフレッシュ要求
信号ＲＥＦＳＨ１及び第２のリフレッシュ要求信号ＲＥ
ＦＳＨ２のいずれかを指示信号としての外部クロックに
従って選択し、アービタ１４に出力する。アービタ１４
は、図１に図示されていないライトコントローラから出
力される書き込み要求信号ＷＲＩＴＥ、図１に図示され
ていないリードコントローラから出力される読み出し要
求信号ＲＥＡＤ、及びセレクタ１３によって選択出力さ
れたリフレッシュ要求信号をそれぞれ調整した上で、Ｄ
ＲＡＭアクセス信号発生回路１５にメモリーアクセス起
動信号ＭＡＥを出力する。ＤＲＡＭアクセス信号発生回
路１５は、メモリーアクセス起動信号ＭＡＥに従ってＤ
ＲＡＭアクセス信号Φｗを発生する。
作モード用の第１のリフレッシュ要求信号ＲＥＦＳＨ１
をセレクタ１３に出力する一方、第２のリフレッシュタ
イマー１２はバーンインモード用の第２のリフレッシュ
要求信号ＲＥＦＳＨ２をセレクタ１３に出力する。選択
手段としてのセレクタ１３は、第１のリフレッシュ要求
信号ＲＥＦＳＨ１及び第２のリフレッシュ要求信号ＲＥ
ＦＳＨ２のいずれかを指示信号としての外部クロックに
従って選択し、アービタ１４に出力する。アービタ１４
は、図１に図示されていないライトコントローラから出
力される書き込み要求信号ＷＲＩＴＥ、図１に図示され
ていないリードコントローラから出力される読み出し要
求信号ＲＥＡＤ、及びセレクタ１３によって選択出力さ
れたリフレッシュ要求信号をそれぞれ調整した上で、Ｄ
ＲＡＭアクセス信号発生回路１５にメモリーアクセス起
動信号ＭＡＥを出力する。ＤＲＡＭアクセス信号発生回
路１５は、メモリーアクセス起動信号ＭＡＥに従ってＤ
ＲＡＭアクセス信号Φｗを発生する。
【００３５】図２は、図１に示すＤＲＡＭコントロール
部のバーンインモードにおける動作を示すタイミングチ
ャートである。図２に示すように、第１のリフレッシュ
要求信号ＲＥＦＳＨ１に比べると第２のリフレッシュ要
求信号ＲＥＦＳＨ２の周期は格段に短いので、バーンイ
ンモードにおいて第２のリフレッシュ要求信号ＲＥＦＳ
Ｈ２を選択することにより、ＤＲＡＭアクセス信号Φｗ
が“Ｈ”レベルになる時間すなわちＤＲＡＭのワード線
の活性化時間が長くなることが分かる。
部のバーンインモードにおける動作を示すタイミングチ
ャートである。図２に示すように、第１のリフレッシュ
要求信号ＲＥＦＳＨ１に比べると第２のリフレッシュ要
求信号ＲＥＦＳＨ２の周期は格段に短いので、バーンイ
ンモードにおいて第２のリフレッシュ要求信号ＲＥＦＳ
Ｈ２を選択することにより、ＤＲＡＭアクセス信号Φｗ
が“Ｈ”レベルになる時間すなわちＤＲＡＭのワード線
の活性化時間が長くなることが分かる。
【００３６】書き込み要求信号ＷＲＩＴＥ及び読み出し
要求信号ＲＥＡＤの周期をＴc [s]、第１のリフレッシ
ュ要求信号ＲＥＦＳＨ１の周期をＴa [s] 、第２のリフ
レッシュ要求信号ＲＥＦＳＨ２の周期をＴb [s] 、１回
のワード線活性化時間（ＤＲＡＭアクセス信号Φｗのパ
ルス幅）をｔ1 [s] すると、通常動作モードにおける１
s 当たりのワード線活性化時間Ｔw1は、 Ｔw1＝２×（ｔ1 ／Ｔc ）＋ｔ1 ／Ｔa ・・・（２） となる。また、バーンインモードにおける１s 当たりの
ワード線活性化時間Ｔw2は、 Ｔw2＝２×（ｔ1 ／Ｔc ）＋ｔ1 ／Ｔb ・・・（３） となる。ここで、Ｔb ＜＜Ｔa とするとＴw1＜＜Ｔw2と
なるので、通常動作モードにおける１s 当たりのワード
線活性化時間Ｔw1は従来と同程度にしたまま、バーンイ
ンモードにおける１s 当たりのワード線活性化時間Ｔw2
を長くすることができる。さらに、Ｔb をｔ1 に近付け
ることにより、バーンインモードにおける１s 当たりの
ワード線活性化時間Ｔw2を１s に近付けることができ
る。したがって、従来よりも短時間で弱い酸化膜をスク
リーニングすることができる。
要求信号ＲＥＡＤの周期をＴc [s]、第１のリフレッシ
ュ要求信号ＲＥＦＳＨ１の周期をＴa [s] 、第２のリフ
レッシュ要求信号ＲＥＦＳＨ２の周期をＴb [s] 、１回
のワード線活性化時間（ＤＲＡＭアクセス信号Φｗのパ
ルス幅）をｔ1 [s] すると、通常動作モードにおける１
s 当たりのワード線活性化時間Ｔw1は、 Ｔw1＝２×（ｔ1 ／Ｔc ）＋ｔ1 ／Ｔa ・・・（２） となる。また、バーンインモードにおける１s 当たりの
ワード線活性化時間Ｔw2は、 Ｔw2＝２×（ｔ1 ／Ｔc ）＋ｔ1 ／Ｔb ・・・（３） となる。ここで、Ｔb ＜＜Ｔa とするとＴw1＜＜Ｔw2と
なるので、通常動作モードにおける１s 当たりのワード
線活性化時間Ｔw1は従来と同程度にしたまま、バーンイ
ンモードにおける１s 当たりのワード線活性化時間Ｔw2
を長くすることができる。さらに、Ｔb をｔ1 に近付け
ることにより、バーンインモードにおける１s 当たりの
ワード線活性化時間Ｔw2を１s に近付けることができ
る。したがって、従来よりも短時間で弱い酸化膜をスク
リーニングすることができる。
【００３７】（第２の実施形態）図３は、本発明の第２
の実施形態に係る半導体記憶装置におけるＤＲＡＭコン
トロール部の回路構成図である。図３に示すＤＲＡＭコ
ントロール部は、２つのＤフリップフロップ（以下、Ｄ
−ＦＦと略記する）２３及び２６を有しており、内部発
生クロックによってメモリアクセス起動信号及びメモリ
アクセス終了信号を保持することを特徴とするものであ
る。
の実施形態に係る半導体記憶装置におけるＤＲＡＭコン
トロール部の回路構成図である。図３に示すＤＲＡＭコ
ントロール部は、２つのＤフリップフロップ（以下、Ｄ
−ＦＦと略記する）２３及び２６を有しており、内部発
生クロックによってメモリアクセス起動信号及びメモリ
アクセス終了信号を保持することを特徴とするものであ
る。
【００３８】リフレッシュタイマー２１はリフレッシュ
要求信号ＲＥＦＳＨを開始信号出力手段としてのアービ
タ２２に出力する。アービタ２２は図１に示すアービタ
１４と同様に、書き込み要求信号ＷＲＩＴＥ、読み出し
要求信号ＲＥＡＤ及びリフレッシュ要求信号ＲＥＦＳＨ
をそれぞれ調整した上で、開始信号としてのメモリーア
クセス起動信号ＭＡＥを出力する。
要求信号ＲＥＦＳＨを開始信号出力手段としてのアービ
タ２２に出力する。アービタ２２は図１に示すアービタ
１４と同様に、書き込み要求信号ＷＲＩＴＥ、読み出し
要求信号ＲＥＡＤ及びリフレッシュ要求信号ＲＥＦＳＨ
をそれぞれ調整した上で、開始信号としてのメモリーア
クセス起動信号ＭＡＥを出力する。
【００３９】第１の保持手段としての第１のＤ−ＦＦ２
３は、メモリーアクセス起動信号ＭＡＥをデータ入力、
一のクロック信号としての内部発生クロックＣＬＫ３を
クロック入力として信号ＭＡＥ１を出力する。また、リ
セット端子にも信号ＭＡＥが入力される。第１の選択手
段としての第１のセレクタ２４は、信号ＭＡＥ及び信号
ＭＡＥ１のいずれかを指示信号としての外部クロックに
従って選択し、信号ＭＡＥ２としてＤＲＡＭアクセス信
号発生回路２５に出力する。ＤＲＡＭアクセス信号発生
回路２５は、信号ＭＡＥ２に従ってＤＲＡＭアクセス信
号Φｗを発生し、ＤＲＡＭのアクセスが終了するとメモ
リーアクセス終了信号ＭＥＮＤを出力する。
３は、メモリーアクセス起動信号ＭＡＥをデータ入力、
一のクロック信号としての内部発生クロックＣＬＫ３を
クロック入力として信号ＭＡＥ１を出力する。また、リ
セット端子にも信号ＭＡＥが入力される。第１の選択手
段としての第１のセレクタ２４は、信号ＭＡＥ及び信号
ＭＡＥ１のいずれかを指示信号としての外部クロックに
従って選択し、信号ＭＡＥ２としてＤＲＡＭアクセス信
号発生回路２５に出力する。ＤＲＡＭアクセス信号発生
回路２５は、信号ＭＡＥ２に従ってＤＲＡＭアクセス信
号Φｗを発生し、ＤＲＡＭのアクセスが終了するとメモ
リーアクセス終了信号ＭＥＮＤを出力する。
【００４０】第２の保持手段としての第２のＤ−ＦＦ２
６は、メモリーアクセス終了信号ＭＥＮＤをデータ入
力、内部発生クロックＣＬＫ３をクロック入力として信
号ＭＥＮＤ１を出力する。また、リセット端子にも信号
ＭＥＮＤが入力される。第２の選択手段としての第２の
セレクタ２７は、信号ＭＥＮＤ及び信号ＭＥＮＤ１のい
ずれかを外部クロックに従って選択し、信号ＭＥＮＤ２
としてアービタ２２のリセット端子に出力する。
６は、メモリーアクセス終了信号ＭＥＮＤをデータ入
力、内部発生クロックＣＬＫ３をクロック入力として信
号ＭＥＮＤ１を出力する。また、リセット端子にも信号
ＭＥＮＤが入力される。第２の選択手段としての第２の
セレクタ２７は、信号ＭＥＮＤ及び信号ＭＥＮＤ１のい
ずれかを外部クロックに従って選択し、信号ＭＥＮＤ２
としてアービタ２２のリセット端子に出力する。
【００４１】図４は、図３に示すＤＲＡＭコントロール
部のバーンインモードにおける動作を示すタイミングチ
ャートである。まず、書き込み要求信号ＷＲＩＴＥが立
ち上がると、アービタ２２から出力されるメモリアクセ
ス起動信号ＭＡＥが“Ｈ”レベルになる。信号ＭＡＥは
内部発生クロックＣＬＫ３の立ち上がりエッジで第１の
Ｄ−ＦＦ２３に取り込まれ、信号ＭＡＥ１として出力さ
れる。信号ＭＡＥ１は外部クロックに従って選択され、
第１のセレクタ２４から信号ＭＡＥ２として出力され
る。ＤＲＡＭアクセス信号発生回路２５は、信号ＭＡＥ
２を実際のメモリアクセス起動信号として動作し、ＤＲ
ＡＭアクセス信号Φｗを発生する。
部のバーンインモードにおける動作を示すタイミングチ
ャートである。まず、書き込み要求信号ＷＲＩＴＥが立
ち上がると、アービタ２２から出力されるメモリアクセ
ス起動信号ＭＡＥが“Ｈ”レベルになる。信号ＭＡＥは
内部発生クロックＣＬＫ３の立ち上がりエッジで第１の
Ｄ−ＦＦ２３に取り込まれ、信号ＭＡＥ１として出力さ
れる。信号ＭＡＥ１は外部クロックに従って選択され、
第１のセレクタ２４から信号ＭＡＥ２として出力され
る。ＤＲＡＭアクセス信号発生回路２５は、信号ＭＡＥ
２を実際のメモリアクセス起動信号として動作し、ＤＲ
ＡＭアクセス信号Φｗを発生する。
【００４２】また、ＤＲＡＭのアクセスが終了すると、
メモリアクセス終了信号ＭＥＮＤが立ち上がる。信号Ｍ
ＥＮＤは内部発生クロックＣＬＫ３の立ち上がりエッジ
で第２のＤ−ＦＦ２６に取り込まれ、信号ＭＥＮＤ１と
して出力される。信号ＭＥＮＤ１は外部クロックに従っ
て選択され、第２のセレクタ２７から信号ＭＥＮＤ２と
して出力される。信号ＭＥＮＤ２の立ち上がりによって
アービタ２２はリセットされ、書き込み要求信号ＷＲＩ
ＴＥ及びメモリアクセス起動信号ＭＡＥが立ち下がる。
メモリアクセス起動信号ＭＡＥの立ち下がりによってＤ
ＲＡＭアクセス信号Φｗが立ち下がり、これに伴ってメ
モリアクセス終了信号ＭＥＮＤが立ち下がる。
メモリアクセス終了信号ＭＥＮＤが立ち上がる。信号Ｍ
ＥＮＤは内部発生クロックＣＬＫ３の立ち上がりエッジ
で第２のＤ−ＦＦ２６に取り込まれ、信号ＭＥＮＤ１と
して出力される。信号ＭＥＮＤ１は外部クロックに従っ
て選択され、第２のセレクタ２７から信号ＭＥＮＤ２と
して出力される。信号ＭＥＮＤ２の立ち上がりによって
アービタ２２はリセットされ、書き込み要求信号ＷＲＩ
ＴＥ及びメモリアクセス起動信号ＭＡＥが立ち下がる。
メモリアクセス起動信号ＭＡＥの立ち下がりによってＤ
ＲＡＭアクセス信号Φｗが立ち下がり、これに伴ってメ
モリアクセス終了信号ＭＥＮＤが立ち下がる。
【００４３】この結果、実際のＤＲＡＭアクセスに要す
る時間に関係なく、ＤＲＡＭアクセス信号Φｗのパルス
幅が内部発生クロックＣＬＫ３の周期にほぼ一致するこ
とになる。
る時間に関係なく、ＤＲＡＭアクセス信号Φｗのパルス
幅が内部発生クロックＣＬＫ３の周期にほぼ一致するこ
とになる。
【００４４】ここで、内部発生クロックＣＬＫ３の周期
をＴclk3[s] とし、書き込み要求信号ＷＲＩＴＥ及び読
み出し要求信号ＲＥＡＤの周期をＴc [s] 、リフレッシ
ュの周期をＴa [s] とすると、バーンインモードにおけ
る１ｓ当たりのワード線活性化時間Ｔw は、 Ｔw ＝２×（Ｔclk3／Ｔc ）＋Ｔclk3／Ｔa ・・・（４） となる。したがって、内部発生クロックＣＬＫ３の周期
Ｔclk3を、通常動作モードにおけるＤＲＡＭアクセス信
号Φｗのパルス幅ｔ1 よりも十分長くなるように設定す
ることによって、従来よりも短時間で弱い酸化膜をスク
リーニングすることができる。
をＴclk3[s] とし、書き込み要求信号ＷＲＩＴＥ及び読
み出し要求信号ＲＥＡＤの周期をＴc [s] 、リフレッシ
ュの周期をＴa [s] とすると、バーンインモードにおけ
る１ｓ当たりのワード線活性化時間Ｔw は、 Ｔw ＝２×（Ｔclk3／Ｔc ）＋Ｔclk3／Ｔa ・・・（４） となる。したがって、内部発生クロックＣＬＫ３の周期
Ｔclk3を、通常動作モードにおけるＤＲＡＭアクセス信
号Φｗのパルス幅ｔ1 よりも十分長くなるように設定す
ることによって、従来よりも短時間で弱い酸化膜をスク
リーニングすることができる。
【００４５】なお、この内部発生クロックＣＬＫ３は、
装置外部から与えても構わない。
装置外部から与えても構わない。
【００４６】（第３の実施形態）図５は、本発明の第３
の実施形態に係る半導体記憶装置におけるＤＲＡＭコン
トロール部の回路構成図である。図５に示すＤＲＡＭコ
ントロール部はｎ進カウンタ３３を有しており、メモリ
ーアクセス起動信号ＭＡＥをある時間保持することを特
徴とするものである。
の実施形態に係る半導体記憶装置におけるＤＲＡＭコン
トロール部の回路構成図である。図５に示すＤＲＡＭコ
ントロール部はｎ進カウンタ３３を有しており、メモリ
ーアクセス起動信号ＭＡＥをある時間保持することを特
徴とするものである。
【００４７】リフレッシュタイマー３１はリフレッシュ
要求信号ＲＥＦＳＨをアービタ３２に出力する。開始信
号出力手段としてのアービタ３２は図１に示すアービタ
１４と同様に、書き込み要求信号ＷＲＩＴＥ、読み出し
要求信号ＲＥＡＤ及びリフレッシュ要求信号ＲＥＦＳＨ
をそれぞれ調整した上で、開始信号としてのメモリーア
クセス起動信号ＭＡＥを出力する。
要求信号ＲＥＦＳＨをアービタ３２に出力する。開始信
号出力手段としてのアービタ３２は図１に示すアービタ
１４と同様に、書き込み要求信号ＷＲＩＴＥ、読み出し
要求信号ＲＥＡＤ及びリフレッシュ要求信号ＲＥＦＳＨ
をそれぞれ調整した上で、開始信号としてのメモリーア
クセス起動信号ＭＡＥを出力する。
【００４８】カウンタとしてのｎ進カウンタ３３は、メ
モリーアクセス起動信号ＭＡＥが“Ｈ”レベルの間シス
テムクロックＳＣＬＫを計数し、計数値がｎになると出
力信号ＭＥＮＤＥを立ち上げる。また、メモリーアクセ
ス起動信号ＭＡＥはリセット端子にも入力される。ＤＲ
ＡＭアクセス信号発生回路３４は図１に示すＤＲＡＭア
クセス信号発生回路１５と同様に、メモリーアクセス起
動信号ＭＡＥに従ってＤＲＡＭアクセス信号Φｗを発生
し、ＤＲＡＭのアクセスが終了するとメモリーアクセス
終了信号ＭＥＮＤを出力する。
モリーアクセス起動信号ＭＡＥが“Ｈ”レベルの間シス
テムクロックＳＣＬＫを計数し、計数値がｎになると出
力信号ＭＥＮＤＥを立ち上げる。また、メモリーアクセ
ス起動信号ＭＡＥはリセット端子にも入力される。ＤＲ
ＡＭアクセス信号発生回路３４は図１に示すＤＲＡＭア
クセス信号発生回路１５と同様に、メモリーアクセス起
動信号ＭＡＥに従ってＤＲＡＭアクセス信号Φｗを発生
し、ＤＲＡＭのアクセスが終了するとメモリーアクセス
終了信号ＭＥＮＤを出力する。
【００４９】２入力論理積回路３５は、メモリアクセス
終了信号ＭＥＮＤと信号ＭＥＮＤＥとの論理積をとり、
信号ＭＥＮＤ１を出力する。選択手段としてのセレクタ
３６は、信号ＭＥＮＤ及び信号ＭＥＮＤ１のいずれかを
指示信号としての外部クロックに従って選択し、信号Ｍ
ＥＮＤ２としてアービタ３２のリセット端子に出力す
る。
終了信号ＭＥＮＤと信号ＭＥＮＤＥとの論理積をとり、
信号ＭＥＮＤ１を出力する。選択手段としてのセレクタ
３６は、信号ＭＥＮＤ及び信号ＭＥＮＤ１のいずれかを
指示信号としての外部クロックに従って選択し、信号Ｍ
ＥＮＤ２としてアービタ３２のリセット端子に出力す
る。
【００５０】図６は、図５に示すＤＲＡＭコントロール
部のバーンインモードにおける動作を示すタイミングチ
ャートである。まず、書き込み要求信号ＷＲＩＴＥが立
ち上がると、アービタ３２から出力されるメモリーアク
セス起動信号ＭＡＥが立ち上がり“Ｈ”レベルになり、
ＤＲＡＭアクセス信号Φｗが立ち上がる。ＤＲＡＭのア
クセスが終了すると、メモリーアクセス終了信号ＭＥＮ
Ｄが立ち上がる。
部のバーンインモードにおける動作を示すタイミングチ
ャートである。まず、書き込み要求信号ＷＲＩＴＥが立
ち上がると、アービタ３２から出力されるメモリーアク
セス起動信号ＭＡＥが立ち上がり“Ｈ”レベルになり、
ＤＲＡＭアクセス信号Φｗが立ち上がる。ＤＲＡＭのア
クセスが終了すると、メモリーアクセス終了信号ＭＥＮ
Ｄが立ち上がる。
【００５１】また、メモリーアクセス起動信号ＭＡＥが
“Ｈ”レベルである間、ｎ進カウンタ３３によってシス
テムクロックＳＣＬＫが計数され、計数値がｎになると
信号ＭＥＮＤＥが立ち上がる。信号ＭＥＮＤと信号ＭＥ
ＮＤＥとの論理積が信号ＭＥＮＤ１となり、セレクタ３
６においてこの信号ＭＥＮＤ１が選択され信号ＭＥＮＤ
２として出力される。信号ＭＥＮＤ２の立ち上がりで書
き込み要求信号ＷＲＩＴＥ及びメモリーアクセス起動信
号ＭＡＥがリセットされる。メモリーアクセス起動信号
ＭＡＥがリセットされると、ＤＲＡＭアクセス信号Φｗ
が立ち下がると共に信号ＭＥＮＤＥがリセットされる。
“Ｈ”レベルである間、ｎ進カウンタ３３によってシス
テムクロックＳＣＬＫが計数され、計数値がｎになると
信号ＭＥＮＤＥが立ち上がる。信号ＭＥＮＤと信号ＭＥ
ＮＤＥとの論理積が信号ＭＥＮＤ１となり、セレクタ３
６においてこの信号ＭＥＮＤ１が選択され信号ＭＥＮＤ
２として出力される。信号ＭＥＮＤ２の立ち上がりで書
き込み要求信号ＷＲＩＴＥ及びメモリーアクセス起動信
号ＭＡＥがリセットされる。メモリーアクセス起動信号
ＭＡＥがリセットされると、ＤＲＡＭアクセス信号Φｗ
が立ち下がると共に信号ＭＥＮＤＥがリセットされる。
【００５２】ここで、システムクロックＳＣＬＫの周期
をＴsclk[s] とすると、バーンインモードにおけるＤＲ
ＡＭアクセス信号Φｗのパルス幅はＴsclk×ｎ[s] にほ
ぼ等しくなる。書き込み要求信号ＷＲＩＴＥ及び読み出
し要求信号ＲＥＡＤの周期をＴc [s] 、リフレッシュの
周期をＴa [s] とすると、バーンインモードにおける１
ｓ当たりのワード線活性化時間Ｔw は、 Ｔw ＝２×（Ｔsclk×ｎ／Ｔc ）＋Ｔsclk×ｎ／Ｔa ・・・（５） となる。したがって、通常動作モードにおけるＤＲＡＭ
アクセス信号Φｗのパルス幅ｔ1 よりもＴsclk×ｎの値
が十分大きくなるようにｎの値を設定することによっ
て、従来よりも短時間で弱い酸化膜をスクリーニングす
ることができる。
をＴsclk[s] とすると、バーンインモードにおけるＤＲ
ＡＭアクセス信号Φｗのパルス幅はＴsclk×ｎ[s] にほ
ぼ等しくなる。書き込み要求信号ＷＲＩＴＥ及び読み出
し要求信号ＲＥＡＤの周期をＴc [s] 、リフレッシュの
周期をＴa [s] とすると、バーンインモードにおける１
ｓ当たりのワード線活性化時間Ｔw は、 Ｔw ＝２×（Ｔsclk×ｎ／Ｔc ）＋Ｔsclk×ｎ／Ｔa ・・・（５） となる。したがって、通常動作モードにおけるＤＲＡＭ
アクセス信号Φｗのパルス幅ｔ1 よりもＴsclk×ｎの値
が十分大きくなるようにｎの値を設定することによっ
て、従来よりも短時間で弱い酸化膜をスクリーニングす
ることができる。
【００５３】（第４の実施形態）図７は、本発明の第４
の実施形態に係る半導体記憶装置におけるＤＲＡＭコン
トロール部の回路構成図である。図７に示すＤＲＡＭコ
ントロール部は、通常動作モード用のＤＲＡＭアクセス
信号発生回路４３の他に、バーンインモード用のＤＲＡ
Ｍアクセス信号発生回路４４を有していることを特徴と
する。
の実施形態に係る半導体記憶装置におけるＤＲＡＭコン
トロール部の回路構成図である。図７に示すＤＲＡＭコ
ントロール部は、通常動作モード用のＤＲＡＭアクセス
信号発生回路４３の他に、バーンインモード用のＤＲＡ
Ｍアクセス信号発生回路４４を有していることを特徴と
する。
【００５４】リフレッシュタイマー４１は、リフレッシ
ュ要求信号ＲＥＦＳＨをアービタ４２に出力する。アー
ビタ４２は図１に示すアービタ１４と同様に、書き込み
要求信号ＷＲＩＴＥ、読み出し要求信号ＲＥＡＤ及びリ
フレッシュ要求信号ＲＥＦＳＨをそれぞれ調整した上
で、メモリーアクセス起動信号ＭＡＥを出力する。
ュ要求信号ＲＥＦＳＨをアービタ４２に出力する。アー
ビタ４２は図１に示すアービタ１４と同様に、書き込み
要求信号ＷＲＩＴＥ、読み出し要求信号ＲＥＡＤ及びリ
フレッシュ要求信号ＲＥＦＳＨをそれぞれ調整した上
で、メモリーアクセス起動信号ＭＡＥを出力する。
【００５５】第１のＤＲＡＭアクセス信号発生回路４３
は通常動作モード用のものであり、メモリーアクセス起
動信号ＭＡＥに従って第１のＤＲＡＭアクセス信号Φｗ
1 を発生し、ＤＲＡＭのアクセスが終了するとメモリー
アクセス終了信号ＭＥＮＤ１を出力する。また、第２の
ＤＲＡＭアクセス信号発生回路４４はバーンインモード
用のものであり、メモリーアクセス起動信号ＭＡＥに従
って第２のＤＲＡＭアクセス信号Φｗ2 を発生し、ＤＲ
ＡＭのアクセスが終了するとメモリーアクセス終了信号
ＭＥＮＤ２を出力する。
は通常動作モード用のものであり、メモリーアクセス起
動信号ＭＡＥに従って第１のＤＲＡＭアクセス信号Φｗ
1 を発生し、ＤＲＡＭのアクセスが終了するとメモリー
アクセス終了信号ＭＥＮＤ１を出力する。また、第２の
ＤＲＡＭアクセス信号発生回路４４はバーンインモード
用のものであり、メモリーアクセス起動信号ＭＡＥに従
って第２のＤＲＡＭアクセス信号Φｗ2 を発生し、ＤＲ
ＡＭのアクセスが終了するとメモリーアクセス終了信号
ＭＥＮＤ２を出力する。
【００５６】選択手段としての第１のセレクタ４５は、
信号Φｗ1 及び信号Φｗ2 のいずれかを指示信号として
の外部クロックに従って選択し、ＤＲＡＭアクセス信号
Φｗ3 としてＤＲＡＭに出力する。第２のセレクタ４６
は、信号ＭＥＮＤ１及び信号ＭＥＮＤ２のいずれかを外
部クロックに従って選択し、信号ＭＥＮＤ３としてアー
ビタ４２のリセット端子に出力する。
信号Φｗ1 及び信号Φｗ2 のいずれかを指示信号として
の外部クロックに従って選択し、ＤＲＡＭアクセス信号
Φｗ3 としてＤＲＡＭに出力する。第２のセレクタ４６
は、信号ＭＥＮＤ１及び信号ＭＥＮＤ２のいずれかを外
部クロックに従って選択し、信号ＭＥＮＤ３としてアー
ビタ４２のリセット端子に出力する。
【００５７】ここで、第２のＤＲＡＭアクセス信号Φｗ
2 のパルス幅をｔ2 [s] とし、書き込み要求信号ＷＲＩ
ＴＥ及び読み出し要求信号ＲＥＡＤの周期をＴc [s] 、
リフレッシュの周期をＴa [s] とすると、バーンインモ
ードにおける１ｓ当たりのワード線活性化時間Ｔw は、 Ｔw ＝２×（ｔ2 ／Ｔc ）＋ｔ2 ／Ｔa ・・・（６） となる。したがって、第２のＤＲＡＭアクセス信号Φｗ
2 のパルス幅ｔ2 を十分長く設定することによって、従
来よりも短時間で弱い酸化膜をスクリーニングすること
ができる。
2 のパルス幅をｔ2 [s] とし、書き込み要求信号ＷＲＩ
ＴＥ及び読み出し要求信号ＲＥＡＤの周期をＴc [s] 、
リフレッシュの周期をＴa [s] とすると、バーンインモ
ードにおける１ｓ当たりのワード線活性化時間Ｔw は、 Ｔw ＝２×（ｔ2 ／Ｔc ）＋ｔ2 ／Ｔa ・・・（６） となる。したがって、第２のＤＲＡＭアクセス信号Φｗ
2 のパルス幅ｔ2 を十分長く設定することによって、従
来よりも短時間で弱い酸化膜をスクリーニングすること
ができる。
【００５８】
【発明の効果】以上のように本発明に係る半導体記憶装
置によると、通常動作モードとバーンインモードとにお
いて、ＤＲＡＭに対する単位時間当たりのアクセス時間
を装置外部から切り替えることができるので、通常動作
は従来と同様に行うことができると共にバーンインによ
る酸化膜のスクリーニングを従来よりも短時間で行うこ
とができる。
置によると、通常動作モードとバーンインモードとにお
いて、ＤＲＡＭに対する単位時間当たりのアクセス時間
を装置外部から切り替えることができるので、通常動作
は従来と同様に行うことができると共にバーンインによ
る酸化膜のスクリーニングを従来よりも短時間で行うこ
とができる。
【図１】本発明の第１の実施形態に係る半導体記憶装置
におけるＤＲＡＭコントロール部の回路構成図である。
におけるＤＲＡＭコントロール部の回路構成図である。
【図２】図１に示すＤＲＡＭコントロール部の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図３】本発明の第２の実施形態に係る半導体記憶装置
におけるＤＲＡＭコントロール部の回路構成図である。
におけるＤＲＡＭコントロール部の回路構成図である。
【図４】図３に示すＤＲＡＭコントロール部の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図５】本発明の第３の実施形態に係る半導体記憶装置
におけるＤＲＡＭコントロール部の回路構成図である。
におけるＤＲＡＭコントロール部の回路構成図である。
【図６】図５に示すＤＲＡＭコントロール部の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図７】本発明の第４の実施形態に係る半導体記憶装置
におけるＤＲＡＭコントロール部の回路構成図である。
におけるＤＲＡＭコントロール部の回路構成図である。
【図８】半導体記憶装置の構成例を示すブロック図であ
る。
る。
【図９】図８に示す半導体記憶装置の動作を示すタイミ
ングチャートである。
ングチャートである。
【図１０】従来の半導体記憶装置におけるＤＲＡＭコン
トロール部の回路構成図である。
トロール部の回路構成図である。
【図１１】図１０に示すＤＲＡＭコントロール部の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図１２】従来の半導体記憶装置におけるＤＲＡＭのア
クセスタイミングを示すタイミングチャートである。
クセスタイミングを示すタイミングチャートである。
１１ 第１のリフレッシュタイマー １２ 第２のリフレッシュタイマー １３ セレクタ（選択手段） １４ アービタ １５ ＤＲＡＭアクセス信号発生回路 ２１ リフレッシュタイマー ２２ アービタ（開始信号出力手段） ２３ 第１のＤ−フリップフロップ（第１の保持手段） ２４ 第１のセレクタ（第１の選択手段） ２５ ＤＲＡＭアクセス信号発生回路 ２６ 第２のＤ−フリップフロップ（第２の保持手段） ２７ 第２のセレクタ（第２の選択手段） ３１ リフレッシュタイマー ３２ アービタ（開始信号出力手段） ３３ ｎ進カウンタ（カウンタ） ３４ ＤＲＡＭアクセス信号発生回路 ３５ ２入力論理積回路 ３６ セレクタ（選択手段） ４１ リフレッシュタイマー ４２ アービタ ４３ 第１のＤＲＡＭアクセス信号発生回路 ４４ 第２のＤＲＡＭアクセス信号発生回路 ４５ 第１のセレクタ（選択手段） ４６ 第２のセレクタ
Claims (9)
- 【請求項１】 ＤＲＡＭを備えた半導体記憶装置であっ
て、 前記ＤＲＡＭに対する単位時間当たりのアクセス時間を
装置外部から変更可能にしたことを特徴とする半導体記
憶装置。 - 【請求項２】 ＤＲＡＭと、該ＤＲＡＭに対するアクセ
スを装置内部のクロック信号によって制御するＤＲＡＭ
コントロール部とを備えた半導体記憶装置において、 前記ＤＲＡＭコントロール部は、装置外部から入力され
る指示信号の指示に従って前記ＤＲＡＭに対する単位時
間当たりのアクセス時間を変更する機能を有することを
特徴とする半導体記憶装置。 - 【請求項３】 ＤＲＡＭコントロール部は、 ＤＲＡＭのリフレッシュを要求するリフレッシュ要求信
号を各々出力する複数のリフレッシュタイマーと、 前記複数のリフレッシュタイマーから各々出力される複
数のリフレッシュ要求信号を入力とし、装置外部から入
力される指示信号の指示に従って１つのリフレッシュ要
求信号を選択して出力する選択手段とを有し、 前記複数のリフレッシュ要求信号は、前記ＤＲＡＭのリ
フレッシュを要求する頻度がそれぞれ異なり、 前記選択手段から出力されるリフレッシュ要求信号によ
り前記ＤＲＡＭのリフレッシュが要求されるとき、該Ｄ
ＲＡＭのリフレッシュを行うことを特徴とする請求項２
に記載の半導体記憶装置。 - 【請求項４】 ＤＲＡＭコントロール部は、 ＤＲＡＭに対するアクセスの開始を立ち上がりによって
指示する開始信号を出力する開始信号出力手段と、 前記開始信号及び一のクロック信号を入力とし、前記一
のクロック信号が立ち上がると前記開始信号を保持して
出力する第１の保持手段と、 前記開始信号及び前記第１の保持手段の出力信号のいず
れかを装置外部から入力される指示信号の指示に従って
選択し、選択した信号を出力する第１の選択手段と、 前記第１の選択手段の出力信号を入力とし、該出力信号
が立ち上がるとＤＲＡＭアクセス信号を発生して前記Ｄ
ＲＡＭに出力すると共に前記出力信号が立ち下がると前
記ＤＲＡＭアクセス信号の出力を停止する一方、前記Ｄ
ＲＡＭに対するアクセスの終了を立ち上がりによって指
示する終了信号を出力するＤＲＡＭアクセス信号発生回
路と、 前記終了信号及び前記一のクロック信号を入力とし、前
記一のクロック信号が立ち上がると前記終了信号を保持
して出力する第２の保持手段と、 前記終了信号及び前記第２の保持手段の出力信号のいず
れか一方を前記指示信号の指示に従って選択し、選択し
た信号を前記開始信号出力手段に出力する第２の選択手
段とを有し、さらに、 前記第２の選択手段の出力信号が立ち上がると、前記開
始信号及び前記第１の保持手段の出力信号をリセットす
る機能を有しており、 前記第１の選択手段において前記第１の保持手段の出力
信号が選択されると共に前記第２の選択手段において前
記第２の保持手段の出力信号が選択されるときは、前記
ＤＲＡＭアクセス信号は、少なくとも前記一のクロック
信号の立ち上がりから次の立ち上がりまでの間は前記Ｄ
ＲＡＭに出力されていることを特徴とする請求項２に記
載の半導体記憶装置。 - 【請求項５】 請求項４に記載の半導体記憶装置におい
て、 前記一のクロック信号は、装置内部で生成されることを
特徴とする半導体記憶装置。 - 【請求項６】 請求項４に記載の半導体記憶装置におい
て、 前記一のクロック信号は、装置外部から与えられること
を特徴とする半導体記憶装置。 - 【請求項７】 ＤＲＡＭコントロール部は、 ＤＲＡＭに対するアクセスの開始を立ち上がりによって
指示する開始信号を出力する開始信号出力手段と、 前記開始信号を入力とし、該開始信号が立ち上がるとＤ
ＲＡＭアクセス信号を発生して前記ＤＲＡＭに出力する
と共に前記開始信号が立ち下がると前記ＤＲＡＭアクセ
ス信号の出力を停止する一方、前記ＤＲＡＭに対するア
クセスの終了を立ち上がりによって指示する終了信号を
出力するＤＲＡＭアクセス信号発生回路と、 前記開始信号及び一のクロック信号を入力とし、前記開
始信号が立ち上がると前記一のクロック信号のクロック
数の計数を開始し、計数値が所定の値に達すると出力信
号を立ち上げるカウンタと、 前記ＤＲＡＭアクセス信号発生回路から出力される終了
信号及び該終了信号と前記カウンタの出力信号との論理
積信号のいずれかを前記指示信号の指示に従って選択
し、選択した信号を前記開始信号出力手段に出力する選
択手段とを有し、さらに、 前記選択手段の出力信号が立ち上がると、前記開始信号
をリセットする機能を有しており、 前記選択手段において前記終了信号と前記カウンタの出
力信号との論理積信号が選択されるときは、前記ＤＲＡ
Ｍアクセス信号は、少なくとも前記一のクロック信号の
周期と前記所定の値との積によって求められる時間の間
は前記ＤＲＡＭに出力されていることを特徴とする請求
項２に記載の半導体記憶装置。 - 【請求項８】 請求項７に記載の半導体記憶装置におい
て、 前記一のクロック信号は、前記半導体記憶装置のシステ
ムクロックであることを特徴とする半導体記憶装置。 - 【請求項９】 ＤＲＡＭコントロール部は、 ＤＲＡＭに対するアクセスが指示されると第１のＤＲＡ
Ｍアクセス信号を出力する第１のＤＲＡＭアクセス信号
発生回路と、 前記ＤＲＡＭに対するアクセスが指示されると第２のＤ
ＲＡＭアクセス信号を出力する第２のＤＲＡＭアクセス
信号発生回路と、 前記第１のＤＲＡＭアクセス信号及び第２のＤＲＡＭア
クセス信号のいずれかを前記指示信号の指示に従って選
択し、選択した信号を前記ＤＲＡＭに出力する選択手段
とを有し、 １回のアクセスの指示に対して、前記第１のＤＲＡＭア
クセス信号が出力されている時間と前記第２のＤＲＡＭ
アクセス信号が出力されている時間とが異なることを特
徴とする請求項２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002169A JPH09190700A (ja) | 1996-01-10 | 1996-01-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002169A JPH09190700A (ja) | 1996-01-10 | 1996-01-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09190700A true JPH09190700A (ja) | 1997-07-22 |
Family
ID=11521871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8002169A Pending JPH09190700A (ja) | 1996-01-10 | 1996-01-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09190700A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926429A (en) * | 1998-07-15 | 1999-07-20 | Mitsubishi Electric System Lsi Design Corporation | Semiconductor memory device and method of refreshing semiconductor memory device |
-
1996
- 1996-01-10 JP JP8002169A patent/JPH09190700A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926429A (en) * | 1998-07-15 | 1999-07-20 | Mitsubishi Electric System Lsi Design Corporation | Semiconductor memory device and method of refreshing semiconductor memory device |
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