JPH09198256A - イベント認識方式 - Google Patents
イベント認識方式Info
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- JPH09198256A JPH09198256A JP8005723A JP572396A JPH09198256A JP H09198256 A JPH09198256 A JP H09198256A JP 8005723 A JP8005723 A JP 8005723A JP 572396 A JP572396 A JP 572396A JP H09198256 A JPH09198256 A JP H09198256A
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- Japan
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Abstract
(57)【要約】
【課題】 イベント認識の時間を短くし、それによって
より高性能な通信装置を実現するイベント認識方式を提
供する。 【解決手段】 各通信用ＬＳＩ１２ａ〜１２ｈのイベン
ト通知信号がアクティブか否かをそれぞれ１ビットの情
報に対応させた複数のビットを有するイベントレジスタ
を設け、ＣＰＵ１１は常時、イベントレジスタ１６の内
容を読み出し、その内容にアクティブになったビットが
あれば、対応するイベント処理を行う。
より高性能な通信装置を実現するイベント認識方式を提
供する。 【解決手段】 各通信用ＬＳＩ１２ａ〜１２ｈのイベン
ト通知信号がアクティブか否かをそれぞれ１ビットの情
報に対応させた複数のビットを有するイベントレジスタ
を設け、ＣＰＵ１１は常時、イベントレジスタ１６の内
容を読み出し、その内容にアクティブになったビットが
あれば、対応するイベント処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵが個々の通
信用ＬＳＩのイベントを認識するイベント認識方式に係
り、特に、イベント認識の時間を短くし、それによって
より高性能な通信装置を実現するイベント認識方式に関
するものである。
信用ＬＳＩのイベントを認識するイベント認識方式に係
り、特に、イベント認識の時間を短くし、それによって
より高性能な通信装置を実現するイベント認識方式に関
するものである。
【０００２】
【従来の技術】ＣＰＵ及び複数の通信用ＬＳＩから構成
される通信装置にあっては、フレームの送信完了や受信
等のイベントに対し、ＣＰＵが各通信用ＬＳＩにおける
イベントを認識して対応するイベント処理を行う必要が
あり、このためのイベント認識方式として、通信用ＬＳ
Ｉはデータ送受信完了やエラー発生等のイベントが発生
したときイベント通知信号をアクティブにし、ＣＰＵは
イベント通知信号がアクティブになったことを認識して
各通信用ＬＳＩ毎に対応して定められたイベント処理を
行うイベント認識方式がある。通信装置の一例としてス
イッチングハブについてイベント認識方式を説明する。
される通信装置にあっては、フレームの送信完了や受信
等のイベントに対し、ＣＰＵが各通信用ＬＳＩにおける
イベントを認識して対応するイベント処理を行う必要が
あり、このためのイベント認識方式として、通信用ＬＳ
Ｉはデータ送受信完了やエラー発生等のイベントが発生
したときイベント通知信号をアクティブにし、ＣＰＵは
イベント通知信号がアクティブになったことを認識して
各通信用ＬＳＩ毎に対応して定められたイベント処理を
行うイベント認識方式がある。通信装置の一例としてス
イッチングハブについてイベント認識方式を説明する。
【０００３】現在、イーサネット等のＬＡＮにおいて、
ハブと呼ばれる集線装置が大きな需要を占めている。ハ
ブとは、複数のポートを有する通信装置で、１つのポー
トから受信したデータを他の全てのポートに中継する。
ハブと呼ばれる集線装置が大きな需要を占めている。ハ
ブとは、複数のポートを有する通信装置で、１つのポー
トから受信したデータを他の全てのポートに中継する。
【０００４】近年、ネットワークの高速化、高機能化が
求められてきており、従来のハブに代わるものとして、
スイッチングハブが注目を集めている。スイッチングハ
ブは、複数のポートを有するという点では従来のハブと
同じだが、単にデータを中継するだけではなく、宛先を
読み取り、該当のポートにのみデータを送信するという
高い機能を有する。宛先判定等の処理に関し、ハードウ
エア処理方式とＣＰＵによるソフトウエア処理方式の２
つがある。後者のソフトウエア方式は実現が容易等の理
由から、多くのメーカがソフトウエア方式のスイッチン
グハブを製品化している。
求められてきており、従来のハブに代わるものとして、
スイッチングハブが注目を集めている。スイッチングハ
ブは、複数のポートを有するという点では従来のハブと
同じだが、単にデータを中継するだけではなく、宛先を
読み取り、該当のポートにのみデータを送信するという
高い機能を有する。宛先判定等の処理に関し、ハードウ
エア処理方式とＣＰＵによるソフトウエア処理方式の２
つがある。後者のソフトウエア方式は実現が容易等の理
由から、多くのメーカがソフトウエア方式のスイッチン
グハブを製品化している。
【０００５】ソフトウエア処理方式のスイッチングハブ
は、図８に示されるように、ＣＰＵ１１、通信用ＬＳＩ
１２ａ〜１２ｈ、バッファメモリ１３が内部バス１４に
より接続されている。ＣＰＵ１１は、各通信用ＬＳＩに
おいてフレーム送受信完了、エラー発生等のイベントが
発生したら対応する処理を行う。
は、図８に示されるように、ＣＰＵ１１、通信用ＬＳＩ
１２ａ〜１２ｈ、バッファメモリ１３が内部バス１４に
より接続されている。ＣＰＵ１１は、各通信用ＬＳＩに
おいてフレーム送受信完了、エラー発生等のイベントが
発生したら対応する処理を行う。
【０００６】通信用ＬＳＩにおけるイベントをＣＰＵが
認識するには、割り込みを用いるのが一般的である。即
ち、図９に示されるように、各通信用ＬＳＩ１２ａ〜１
２ｈからＣＰＵ１１に割り込み通知信号が入力されてお
り、通信用ＬＳＩ１２ａ〜１２ｈはイベントが発生した
とき割り込み通知信号をアクティブにし、ＣＰＵ１１は
割り込みにより各通信用ＬＳＩ１２ａ〜１２ｈ毎に対応
して定められたイベント処理を行う。
認識するには、割り込みを用いるのが一般的である。即
ち、図９に示されるように、各通信用ＬＳＩ１２ａ〜１
２ｈからＣＰＵ１１に割り込み通知信号が入力されてお
り、通信用ＬＳＩ１２ａ〜１２ｈはイベントが発生した
とき割り込み通知信号をアクティブにし、ＣＰＵ１１は
割り込みにより各通信用ＬＳＩ１２ａ〜１２ｈ毎に対応
して定められたイベント処理を行う。
【０００７】図１０に示されるように、割り込み発生時
のＣＰＵ１１の処理手順によれば、ＣＰＵ１１は、まず
プログラムカウンタ、次いで各種レジスタの内容を順次
スタックに退避させ、その後、割り込みベクタに登録さ
れている割り込み処理プログラムにジャンプする。割り
込み処理終了後、スタックに退避させた内容を呼び戻
し、元のプログラムを再開することができる。
のＣＰＵ１１の処理手順によれば、ＣＰＵ１１は、まず
プログラムカウンタ、次いで各種レジスタの内容を順次
スタックに退避させ、その後、割り込みベクタに登録さ
れている割り込み処理プログラムにジャンプする。割り
込み処理終了後、スタックに退避させた内容を呼び戻
し、元のプログラムを再開することができる。
【０００８】割り込みによる方式は、余計なハードウエ
アを必要としない、マルチタスクにも対応できるといっ
た利点があるが、割り込み発生時のプログラムカウンタ
や各レジスタの内容をスタックに退避するため、処理に
時間がかかるという問題がある。
アを必要としない、マルチタスクにも対応できるといっ
た利点があるが、割り込み発生時のプログラムカウンタ
や各レジスタの内容をスタックに退避するため、処理に
時間がかかるという問題がある。
【０００９】割り込みを使用しない方式としては、ＣＰ
Ｕが各通信用ＬＳＩ内の内部レジスタを読み取る方式が
ある。内部レジスタを読み取る場合、イベント認識部の
構成は図１１に示されるように、各通信用ＬＳＩ内の内
部レジスタがＣＰＵから読み出せるようになっている。
ＣＰＵのイベント認識手順は、図１２に示されるよう
に、ＣＰＵ１１が各通信制御ＬＳＩのイベント認識レジ
スタを順に読み取り、イベント発生を認識したら対応す
る処理を行う。
Ｕが各通信用ＬＳＩ内の内部レジスタを読み取る方式が
ある。内部レジスタを読み取る場合、イベント認識部の
構成は図１１に示されるように、各通信用ＬＳＩ内の内
部レジスタがＣＰＵから読み出せるようになっている。
ＣＰＵのイベント認識手順は、図１２に示されるよう
に、ＣＰＵ１１が各通信制御ＬＳＩのイベント認識レジ
スタを順に読み取り、イベント発生を認識したら対応す
る処理を行う。
【００１０】しかし、全ての通信用ＬＳＩのイベント発
生を調べるのに、通信用ＬＳＩの数だけレジスタ読み取
りを行う必要がある。さらに、通信用ＬＳＩのレジスタ
読み取りに関しても、通信用ＬＳＩの内部回路が複雑で
あるため、通常のメモリ、レジスタの読み取りに比べ
て、かなり時間がかかるという問題がある。
生を調べるのに、通信用ＬＳＩの数だけレジスタ読み取
りを行う必要がある。さらに、通信用ＬＳＩのレジスタ
読み取りに関しても、通信用ＬＳＩの内部回路が複雑で
あるため、通常のメモリ、レジスタの読み取りに比べ
て、かなり時間がかかるという問題がある。
【００１１】イーサネットの受信処理を例にとって、Ｃ
ＰＵに要求される処理性能を試算する。イーサネットの
場合、最短６０．８μｓ毎にフレームが受信される。ポ
ート数をＮとおくと、ＣＰＵは、１受信フレーム当りの
処理時間を６０．８／Ｎμｓ以内にする必要がある。処
理時間は、イベント認識のための時間と宛先判定等の実
際の通信のための処理の時間との和で表される。
ＰＵに要求される処理性能を試算する。イーサネットの
場合、最短６０．８μｓ毎にフレームが受信される。ポ
ート数をＮとおくと、ＣＰＵは、１受信フレーム当りの
処理時間を６０．８／Ｎμｓ以内にする必要がある。処
理時間は、イベント認識のための時間と宛先判定等の実
際の通信のための処理の時間との和で表される。
【００１２】ＣＰＵのイベント認識の時間が長くて、上
記処理時間の制限が満足できないと、フレームのとりこ
ぼし等のエラーが発生する。エラー発生を防ぐために
は、ポート数を減らす必要があり、この場合１ポート当
りの製品価格が高くなる。最近では、従来のイーサネッ
トに比べて伝送速度を１０倍の１００Ｍｂ／ｓに上げた
高速イーサネットも注目されてきており、この場合、処
理時間に対する制限はさらに厳しくなる。
記処理時間の制限が満足できないと、フレームのとりこ
ぼし等のエラーが発生する。エラー発生を防ぐために
は、ポート数を減らす必要があり、この場合１ポート当
りの製品価格が高くなる。最近では、従来のイーサネッ
トに比べて伝送速度を１０倍の１００Ｍｂ／ｓに上げた
高速イーサネットも注目されてきており、この場合、処
理時間に対する制限はさらに厳しくなる。
【００１３】
【発明が解決しようとする課題】前記したように、割り
込みによる方式は、割り込み発生時のプログラムカウン
タや各レジスタの内容等をスタックに退避するため、処
理に時間がかかるという問題がある。
込みによる方式は、割り込み発生時のプログラムカウン
タや各レジスタの内容等をスタックに退避するため、処
理に時間がかかるという問題がある。
【００１４】ＣＰＵが各通信用ＬＳＩ内の内部レジスタ
を読み取る方式もまた、処理に時間がかかるという問題
がある。
を読み取る方式もまた、処理に時間がかかるという問題
がある。
【００１５】このように従来のイベント認識方式は、割
り込みによる方式も通信用ＬＳＩ内部レジスタ読み出し
による方式もそれぞれ問題があり、より認識時間の短い
方式が必要である。
り込みによる方式も通信用ＬＳＩ内部レジスタ読み出し
による方式もそれぞれ問題があり、より認識時間の短い
方式が必要である。
【００１６】そこで、本発明の目的は、上記課題を解決
し、イベント認識の時間を短くし、それによってより高
性能な通信装置を実現するイベント認識方式を提供する
ことにある。
し、イベント認識の時間を短くし、それによってより高
性能な通信装置を実現するイベント認識方式を提供する
ことにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、ＣＰＵ及び複数の通信用ＬＳＩを用い、通
信用ＬＳＩはデータ送受信完了やエラー発生等のイベン
トが発生したときイベント通知信号をアクティブにし、
ＣＰＵはイベント通知信号がアクティブになったことを
認識して各通信用ＬＳＩ毎に対応して定められたイベン
ト処理を行うイベント認識方式において、各通信用ＬＳ
Ｉのイベント通知信号がアクティブか否かをそれぞれ１
ビットの情報に対応させた複数のビットを有するイベン
トレジスタを設け、ＣＰＵは常時、イベントレジスタの
内容を読み出し、その内容にアクティブになったビット
があれば、対応するイベント処理を行うものである。
に本発明は、ＣＰＵ及び複数の通信用ＬＳＩを用い、通
信用ＬＳＩはデータ送受信完了やエラー発生等のイベン
トが発生したときイベント通知信号をアクティブにし、
ＣＰＵはイベント通知信号がアクティブになったことを
認識して各通信用ＬＳＩ毎に対応して定められたイベン
ト処理を行うイベント認識方式において、各通信用ＬＳ
Ｉのイベント通知信号がアクティブか否かをそれぞれ１
ビットの情報に対応させた複数のビットを有するイベン
トレジスタを設け、ＣＰＵは常時、イベントレジスタの
内容を読み出し、その内容にアクティブになったビット
があれば、対応するイベント処理を行うものである。
【００１８】また、各通信用ＬＳＩ毎のイベント処理プ
ログラムの先頭アドレスを予め登録したアドレス登録部
と、各通信用ＬＳＩのいずれかのイベント通知信号がア
クティブのときイベント認識信号をアクティブにするイ
ベント認識レジスタと、上記登録されたアドレスのうち
アクティブになったイベント通知信号に対応するイベン
ト処理プログラムの先頭アドレスをＣＰＵが読み出せる
ようにするアドレスレジスタとを設け、ＣＰＵは常時、
上記イベント認識レジスタを読み出し、イベント認識信
号がアクティブであれば、上記アドレスレジスタを参照
してイベント処理プログラムを実行するものである。
ログラムの先頭アドレスを予め登録したアドレス登録部
と、各通信用ＬＳＩのいずれかのイベント通知信号がア
クティブのときイベント認識信号をアクティブにするイ
ベント認識レジスタと、上記登録されたアドレスのうち
アクティブになったイベント通知信号に対応するイベン
ト処理プログラムの先頭アドレスをＣＰＵが読み出せる
ようにするアドレスレジスタとを設け、ＣＰＵは常時、
上記イベント認識レジスタを読み出し、イベント認識信
号がアクティブであれば、上記アドレスレジスタを参照
してイベント処理プログラムを実行するものである。
【００１９】上記アドレスレジスタは、複数の通信用Ｌ
ＳＩのイベント通知信号が同時にアクティブになった場
合、予め決められた優先順位に基づき、１つの通信用Ｌ
ＳＩに対応するイベント処理プログラムの先頭アドレス
を示してもよい。
ＳＩのイベント通知信号が同時にアクティブになった場
合、予め決められた優先順位に基づき、１つの通信用Ｌ
ＳＩに対応するイベント処理プログラムの先頭アドレス
を示してもよい。
【００２０】
【発明の実施の形態】マルチタスクでソフトウエアを実
行する場合、割り込み発生時のレジスタ退避は必須であ
るが、シングルタスクでソフトウエアを実行する場合、
レジスタ退避は不要であり、割り込み発生時に対応する
処理にジャンプするだけでよい。しかし、通常のＣＰＵ
の割り込み機構を用いる限り、レジスタ退避は行われ
る。そこで、本発明は、ＣＰＵの割り込み処理機構を使
用せず、ＣＰＵはシングルタスクとし、イベント認識を
高速化するための新たな手段を用いる。
行する場合、割り込み発生時のレジスタ退避は必須であ
るが、シングルタスクでソフトウエアを実行する場合、
レジスタ退避は不要であり、割り込み発生時に対応する
処理にジャンプするだけでよい。しかし、通常のＣＰＵ
の割り込み機構を用いる限り、レジスタ退避は行われ
る。そこで、本発明は、ＣＰＵの割り込み処理機構を使
用せず、ＣＰＵはシングルタスクとし、イベント認識を
高速化するための新たな手段を用いる。
【００２１】第１の本発明の要点は、各通信制御ＬＳＩ
のイベント通知信号がアクティブであるか否かをそれぞ
れ１ビットの情報に反映させたイベントレジスタを設
け、ＣＰＵはこのイベントレジスタを読み取ることによ
りイベントの発生を認識するようにしたことにある。
のイベント通知信号がアクティブであるか否かをそれぞ
れ１ビットの情報に反映させたイベントレジスタを設
け、ＣＰＵはこのイベントレジスタを読み取ることによ
りイベントの発生を認識するようにしたことにある。
【００２２】ＣＰＵに対して直接割り込み信号が入力さ
れることがないため、イベント発生時のレジスタ等退避
の動作はなく、また各通信用ＬＳＩの内部レジスタを順
に読み出すことなく、イベントレジスタを読み取るだけ
で複数の通信用ＬＳＩのうち、どの通信用ＬＳＩにおい
てイベントが発生したかを認識できると共に、通信用Ｌ
ＳＩの外部に設けられるイベントレジスタは通信用ＬＳ
Ｉの内部レジスタよりも高速アクセス可能なため、ＣＰ
Ｕにおけるイベント認識を高速に行うことができる。
れることがないため、イベント発生時のレジスタ等退避
の動作はなく、また各通信用ＬＳＩの内部レジスタを順
に読み出すことなく、イベントレジスタを読み取るだけ
で複数の通信用ＬＳＩのうち、どの通信用ＬＳＩにおい
てイベントが発生したかを認識できると共に、通信用Ｌ
ＳＩの外部に設けられるイベントレジスタは通信用ＬＳ
Ｉの内部レジスタよりも高速アクセス可能なため、ＣＰ
Ｕにおけるイベント認識を高速に行うことができる。
【００２３】第２の本発明の要点は、各通信用ＬＳＩ毎
の割り込み処理プログラムの先頭アドレスをＣＰＵが登
録するアドレス登録部と、各通信用ＬＳＩのいずれかの
イベント通知信号がアクティブになったことを示すイベ
ント認識レジスタと、イベント通知信号がアクティブに
なった通信用ＬＳＩに対応してアドレス登録部に登録さ
れているイベント処理プログラムの先頭アドレスを示す
アドレスレジスタとを設け、ＣＰＵがアドレスレジスタ
を参照してイベント処理プログラムを実行できるように
したことにある。
の割り込み処理プログラムの先頭アドレスをＣＰＵが登
録するアドレス登録部と、各通信用ＬＳＩのいずれかの
イベント通知信号がアクティブになったことを示すイベ
ント認識レジスタと、イベント通知信号がアクティブに
なった通信用ＬＳＩに対応してアドレス登録部に登録さ
れているイベント処理プログラムの先頭アドレスを示す
アドレスレジスタとを設け、ＣＰＵがアドレスレジスタ
を参照してイベント処理プログラムを実行できるように
したことにある。
【００２４】イベント発生時、ＣＰＵはイベント認識レ
ジスタによってイベント発生を認識したら、すぐにアド
レスレジスタの内容に従いイベント処理プログラムの先
頭にジャンプする。このようにしてＣＰＵはイベント処
理を開始することができ、レジスタ退避といった動作を
行わなくなるため、ＣＰＵのイベント認識をかなり短く
することができる。
ジスタによってイベント発生を認識したら、すぐにアド
レスレジスタの内容に従いイベント処理プログラムの先
頭にジャンプする。このようにしてＣＰＵはイベント処
理を開始することができ、レジスタ退避といった動作を
行わなくなるため、ＣＰＵのイベント認識をかなり短く
することができる。
【００２５】以下本発明の一実施形態を添付図面に基づ
いて詳述する。
いて詳述する。
【００２６】図１に示されるように、本発明に係る通信
装置内のイベント認識部は、各通信制御ＬＳＩのイベン
ト通知信号がイベントレジスタ１６に入力され、ＣＰＵ
１１は、このイベントレジスタ１６の内容を読み取るこ
とができる。イベント通知信号は従来の割り込み通知信
号と同様のものでよいが、割り込みには使用されず、イ
ベントレジスタ１６を介してＣＰＵ１１が認識できるよ
うにする。
装置内のイベント認識部は、各通信制御ＬＳＩのイベン
ト通知信号がイベントレジスタ１６に入力され、ＣＰＵ
１１は、このイベントレジスタ１６の内容を読み取るこ
とができる。イベント通知信号は従来の割り込み通知信
号と同様のものでよいが、割り込みには使用されず、イ
ベントレジスタ１６を介してＣＰＵ１１が認識できるよ
うにする。
【００２７】図２に示されるように、イベントレジスタ
１６の構成は、各通信用ＬＳＩからのイベント通知信号
がアクティブか否かをそれぞれ１ビットの情報に対応さ
せたものである。この例では、８個の通信用ＬＳＩに対
して１個の８ビットのイベントレジスタが設けられてい
る。通信用ＬＳＩ１２ａからのイベント通知信号をレジ
スタのビット０に、通信用ＬＳＩ１２ｂからの情報をビ
ット１に、通信用ＬＳＩ１２ｈからの情報をビット７に
対応させている。イベント通知信号がアクティブであれ
ば対応するビットが１になり、アクティブでなければ対
応するビットが０になるものとする。
１６の構成は、各通信用ＬＳＩからのイベント通知信号
がアクティブか否かをそれぞれ１ビットの情報に対応さ
せたものである。この例では、８個の通信用ＬＳＩに対
して１個の８ビットのイベントレジスタが設けられてい
る。通信用ＬＳＩ１２ａからのイベント通知信号をレジ
スタのビット０に、通信用ＬＳＩ１２ｂからの情報をビ
ット１に、通信用ＬＳＩ１２ｈからの情報をビット７に
対応させている。イベント通知信号がアクティブであれ
ば対応するビットが１になり、アクティブでなければ対
応するビットが０になるものとする。
【００２８】図３を用いてＣＰＵ１１におけるイベント
認識手順を説明する。ＣＰＵ１１は、常時、アイドル状
態にある。このアイドル状態では、イベントレジスタ１
６を繰り返し読み出し、その内容が０かどうかチェック
するのみで、送受信処理等の実際の通信の処理は行わな
い。イベントレジスタ１６の内容が０でないことを認識
した場合、いずれかの通信用ＬＳＩにイベントが発生し
たということであるから、イベントレジスタ１６を読み
取った内容（これはＣＰＵ１１の内部レジスタに保持さ
れている）について順次ビット判定を行い、ビットが１
であれば対応するイベント処理を行う。イベント処理が
終わるとビット判定に戻り、ビット７の判定後、アイド
ル状態に戻る。
認識手順を説明する。ＣＰＵ１１は、常時、アイドル状
態にある。このアイドル状態では、イベントレジスタ１
６を繰り返し読み出し、その内容が０かどうかチェック
するのみで、送受信処理等の実際の通信の処理は行わな
い。イベントレジスタ１６の内容が０でないことを認識
した場合、いずれかの通信用ＬＳＩにイベントが発生し
たということであるから、イベントレジスタ１６を読み
取った内容（これはＣＰＵ１１の内部レジスタに保持さ
れている）について順次ビット判定を行い、ビットが１
であれば対応するイベント処理を行う。イベント処理が
終わるとビット判定に戻り、ビット７の判定後、アイド
ル状態に戻る。
【００２９】イベントレジスタ１６は、例えば汎用のバ
ッファＩＣ（型式；ＡＣ２４４）を用いてＣＰＵから直
接読み取れるような回路で実現されるため、そのアクセ
ス時間はＩＣの遅延時間で決まる１０ｎｓ程度であり、
通信用ＬＳＩ内のレジスタをＣＰＵからアクセスする時
間が一般に１００ｎｓ以上であるから、本発明のアクセ
ス時間は従来に比べて、かなり速くなる。またビット判
定は、読み取った内容について行うので、外部アクセス
なしのＣＰＵの内部動作となるため、処理時間は短い。
従って、イベントレジスタアクセスの時間とビット判定
の時間とのトータルからなるイベント認識時間もかなり
短くすることができる。
ッファＩＣ（型式；ＡＣ２４４）を用いてＣＰＵから直
接読み取れるような回路で実現されるため、そのアクセ
ス時間はＩＣの遅延時間で決まる１０ｎｓ程度であり、
通信用ＬＳＩ内のレジスタをＣＰＵからアクセスする時
間が一般に１００ｎｓ以上であるから、本発明のアクセ
ス時間は従来に比べて、かなり速くなる。またビット判
定は、読み取った内容について行うので、外部アクセス
なしのＣＰＵの内部動作となるため、処理時間は短い。
従って、イベントレジスタアクセスの時間とビット判定
の時間とのトータルからなるイベント認識時間もかなり
短くすることができる。
【００３０】このようにしてイベント認識時間が短くな
るので、イベント認識時間とイベント処理の時間との和
からなるフレーム処理時間は短縮される。
るので、イベント認識時間とイベント処理の時間との和
からなるフレーム処理時間は短縮される。
【００３１】次に、他の実施形態を説明する。
【００３２】図４に示されるように、本発明に係る通信
装置内のイベント認識部は、各通信制御ＬＳＩ１２ａ〜
１２ｈのイベント通知信号はＣＰＵ１１の割り込み入力
には接続されず、イベント制御部１６ａに接続される。
ＣＰＵ１１には、イベント制御部１６ａがイベント通知
信号を総合して出力するイベント認識信号が接続され、
このイベント認識信号を介してＣＰＵ１１がイベントの
発生を認識できるようにする。また、ＣＰＵ１１から書
き込み可能なイベント処理プログラム先頭アドレス登録
部１５が設けられる。
装置内のイベント認識部は、各通信制御ＬＳＩ１２ａ〜
１２ｈのイベント通知信号はＣＰＵ１１の割り込み入力
には接続されず、イベント制御部１６ａに接続される。
ＣＰＵ１１には、イベント制御部１６ａがイベント通知
信号を総合して出力するイベント認識信号が接続され、
このイベント認識信号を介してＣＰＵ１１がイベントの
発生を認識できるようにする。また、ＣＰＵ１１から書
き込み可能なイベント処理プログラム先頭アドレス登録
部１５が設けられる。
【００３３】図５に示されるように、イベント処理プロ
グラム先頭アドレス登録部１５には、予めＣＰＵ１１に
より、アドレス登録が行われている。このようにして各
通信用ＬＳＩ毎のイベント処理プログラムの先頭アドレ
スが登録される。
グラム先頭アドレス登録部１５には、予めＣＰＵ１１に
より、アドレス登録が行われている。このようにして各
通信用ＬＳＩ毎のイベント処理プログラムの先頭アドレ
スが登録される。
【００３４】図６は、イベント制御部１６内の構成を示
した図である。このようにイベント制御部１６は、イベ
ント処理プログラム先頭アドレスレジスタ２１、アドレ
スレジスタ制御部２２、イベント認識レジスタ２３、イ
ベント通知信号入力部２４から構成される。イベント処
理プログラム先頭アドレスレジスタ２１、イベント認識
レジスタ２３の内容はＣＰＵ１１が読み取ることができ
る。
した図である。このようにイベント制御部１６は、イベ
ント処理プログラム先頭アドレスレジスタ２１、アドレ
スレジスタ制御部２２、イベント認識レジスタ２３、イ
ベント通知信号入力部２４から構成される。イベント処
理プログラム先頭アドレスレジスタ２１、イベント認識
レジスタ２３の内容はＣＰＵ１１が読み取ることができ
る。
【００３５】イベント認識レジスタ２３は、いずれかの
イベント通知信号がアクティブのときイベント認識信号
をアクティブにするものであり、具体的には、イベント
通知信号入力部２４においていずれかの通信用ＬＳＩか
らのイベント通知信号がアクティブになった場合、イベ
ント認識レジスタ２３の内容をオンにする（０以外の値
にする＝イベント認識信号をアクティブにする）。ＣＰ
Ｕ１１はイベント認識レジスタ２３の内容を読み取るこ
とができるので、イベントの発生を知ることができる。
イベント通知信号がアクティブのときイベント認識信号
をアクティブにするものであり、具体的には、イベント
通知信号入力部２４においていずれかの通信用ＬＳＩか
らのイベント通知信号がアクティブになった場合、イベ
ント認識レジスタ２３の内容をオンにする（０以外の値
にする＝イベント認識信号をアクティブにする）。ＣＰ
Ｕ１１はイベント認識レジスタ２３の内容を読み取るこ
とができるので、イベントの発生を知ることができる。
【００３６】一方、イベント処理プログラム先頭アドレ
スレジスタ２１及びアドレスレジスタ制御部２２は、登
録されたアドレスのうちアクティブになったイベント通
知信号に対応するイベント処理プログラムの先頭アドレ
スをＣＰＵが読み出せるようにするアドレスレジスタを
構成している。具体的には、アドレスレジスタ制御部２
２では、どの通信用ＬＳＩからのイベント通知信号がア
クティブになったかを認識し、アドレス登録部１５から
その通信用ＬＳＩに対応するイベント処理プログラムの
先頭アドレスを読み出し、アドレスレジスタ２１に反映
させるようになっている。従って、ＣＰＵ１１は、イベ
ントの発生を知ったとき、どの通信用ＬＳＩのイベント
かを判定することなく、単にアドレスレジスタ２１の示
すアドレスへジャンプすることで、通信用ＬＳＩに対応
するイベント処理プログラムを実行することができる。
スレジスタ２１及びアドレスレジスタ制御部２２は、登
録されたアドレスのうちアクティブになったイベント通
知信号に対応するイベント処理プログラムの先頭アドレ
スをＣＰＵが読み出せるようにするアドレスレジスタを
構成している。具体的には、アドレスレジスタ制御部２
２では、どの通信用ＬＳＩからのイベント通知信号がア
クティブになったかを認識し、アドレス登録部１５から
その通信用ＬＳＩに対応するイベント処理プログラムの
先頭アドレスを読み出し、アドレスレジスタ２１に反映
させるようになっている。従って、ＣＰＵ１１は、イベ
ントの発生を知ったとき、どの通信用ＬＳＩのイベント
かを判定することなく、単にアドレスレジスタ２１の示
すアドレスへジャンプすることで、通信用ＬＳＩに対応
するイベント処理プログラムを実行することができる。
【００３７】複数の通信用ＬＳＩからのイベント通知信
号が同時にアクティブになった場合は、予め決められた
優先順位に従い、１つの通信用ＬＳＩに対するイベント
処理プログラムの先頭アドレスをアドレスレジスタ２１
に反映させる。残りの通信用ＬＳＩに対するイベント処
理は待ちになる。優先順位は、ハードウエア的に固定し
ておいてもよいし、可変に設定できるようにしておき、
管理端末から指定するようにしてもよい。
号が同時にアクティブになった場合は、予め決められた
優先順位に従い、１つの通信用ＬＳＩに対するイベント
処理プログラムの先頭アドレスをアドレスレジスタ２１
に反映させる。残りの通信用ＬＳＩに対するイベント処
理は待ちになる。優先順位は、ハードウエア的に固定し
ておいてもよいし、可変に設定できるようにしておき、
管理端末から指定するようにしてもよい。
【００３８】図７を用いてＣＰＵにおけるイベント認識
手順を説明する。ＣＰＵ１１は、常時、アイドル状態に
ある。このアイドル状態では、イベント認識レジスタ２
３を繰り返し読み出し、その内容がオフ（０）かどうか
チェックするのみで、他の処理は行わない。イベント認
識レジスタ２３がオン（０でない）になったことを認識
したら、アドレスレジスタ２１の内容を読み出し、その
アドレスを用いた分岐命令を実行することによりジャン
プする。従って、直ちにイベント処理プログラムが実行
されることになる。
手順を説明する。ＣＰＵ１１は、常時、アイドル状態に
ある。このアイドル状態では、イベント認識レジスタ２
３を繰り返し読み出し、その内容がオフ（０）かどうか
チェックするのみで、他の処理は行わない。イベント認
識レジスタ２３がオン（０でない）になったことを認識
したら、アドレスレジスタ２１の内容を読み出し、その
アドレスを用いた分岐命令を実行することによりジャン
プする。従って、直ちにイベント処理プログラムが実行
されることになる。
【００３９】イベント処理の終了後はアイドル状態に戻
る。このとき優先順位の低い通信用ＬＳＩのイベント処
理が待っていれば、受け付ける。また、イベント処理の
途中で他のイベントが発生した場合、優先順位の高い通
信用ＬＳＩといえども、処理中のイベント処理が終了す
るまで待ちになる。
る。このとき優先順位の低い通信用ＬＳＩのイベント処
理が待っていれば、受け付ける。また、イベント処理の
途中で他のイベントが発生した場合、優先順位の高い通
信用ＬＳＩといえども、処理中のイベント処理が終了す
るまで待ちになる。
【００４０】従来の割り込み処理の場合、レジスタ退避
等の操作で、ＣＰＵの３０〜４０ステップに相当し、最
低でも１μｓ程度の時間がかかるが、本発明の場合レジ
スタを読みだすだけなので、３〜４ステップでよく、そ
の処理時間は１００ｎｓ程度と従来の１／１０以下に処
理を短縮することができる。
等の操作で、ＣＰＵの３０〜４０ステップに相当し、最
低でも１μｓ程度の時間がかかるが、本発明の場合レジ
スタを読みだすだけなので、３〜４ステップでよく、そ
の処理時間は１００ｎｓ程度と従来の１／１０以下に処
理を短縮することができる。
【００４１】
【発明の効果】本発明は次の如き優れた効果を発揮す
る。
る。
【００４２】（１）高速アクセス可能なイベントレジス
タ、イベント認識レジスタを読み取ることによって、各
通信用ＬＳＩにおけるイベント発生を認識することがで
きるため、イベント認識時間を従来に比べてかなり短く
することができる。
タ、イベント認識レジスタを読み取ることによって、各
通信用ＬＳＩにおけるイベント発生を認識することがで
きるため、イベント認識時間を従来に比べてかなり短く
することができる。
【００４３】（２）イベント認識時間が短くなることに
よって、全体のフレーム処理時間も短くなるので、フレ
ームのとりこぼし等のエラー発生が少なくなり、より高
性能で信頼性の高い通信装置を提供することができる。
また、従来と同レベルの性能ならより多くのポート数を
持つことができるため、よりポート単価の小さい安価な
通信装置を提供することができる。
よって、全体のフレーム処理時間も短くなるので、フレ
ームのとりこぼし等のエラー発生が少なくなり、より高
性能で信頼性の高い通信装置を提供することができる。
また、従来と同レベルの性能ならより多くのポート数を
持つことができるため、よりポート単価の小さい安価な
通信装置を提供することができる。
【図１】本発明の一実施形態を示すイベント認識部の構
成図である。
成図である。
【図２】本発明に係るイベントレジスタの構成図であ
る。
る。
【図３】本発明によるイベント認識方式の処理手順図で
ある。
ある。
【図４】本発明の他の実施形態を示すイベント認識部の
構成図である。
構成図である。
【図５】本発明に係るアドレス登録部の構成図である。
【図６】本発明に係るイベント制御部の構成図である。
【図７】本発明によるイベント認識方式の処理手順図で
ある。
ある。
【図８】スイッチングハブの内部構成図である。
【図９】割り込みによるイベント認識部の構成図であ
る。
る。
【図１０】割り込みによるイベント認識方式の処理手順
図である。
図である。
【図１１】通信用ＬＳＩ内部レジスタ読み取りによるイ
ベント認識部の構成図である。
ベント認識部の構成図である。
【図１２】通信用ＬＳＩ内部レジスタ読み取りによるイ
ベント認識方式の処理手順図である。
ベント認識方式の処理手順図である。
１１ ＣＰＵ １２ａ〜１２ｈ 通信用ＬＳＩ １５ イベント処理プログラム先頭アドレス登録部（ア
ドレス登録部） １６ イベントレジスタ １６ａ イベント制御部 ２１ イベント処理プログラム先頭アドレスレジスタ ２２ アドレスレジスタ制御部 ２３ イベント認識レジスタ
ドレス登録部） １６ イベントレジスタ １６ａ イベント制御部 ２１ イベント処理プログラム先頭アドレスレジスタ ２２ アドレスレジスタ制御部 ２３ イベント認識レジスタ
Claims (3)
- 【請求項１】 ＣＰＵ及び複数の通信用ＬＳＩを用い、
通信用ＬＳＩはデータ送受信完了やエラー発生等のイベ
ントが発生したときイベント通知信号をアクティブに
し、ＣＰＵはイベント通知信号がアクティブになったこ
とを認識して各通信用ＬＳＩ毎に対応して定められたイ
ベント処理を行うイベント認識方式において、各通信用
ＬＳＩのイベント通知信号がアクティブか否かをそれぞ
れ１ビットの情報に対応させた複数のビットを有するイ
ベントレジスタを設け、ＣＰＵは常時、イベントレジス
タの内容を読み出し、その内容にアクティブになったビ
ットがあれば、対応するイベント処理を行うことを特徴
とするイベント認識方式。 - 【請求項２】 ＣＰＵ及び複数の通信用ＬＳＩを用い、
通信用ＬＳＩはデータ送受信完了やエラー発生等のイベ
ントが発生したときイベント通知信号をアクティブに
し、ＣＰＵはイベント通知信号がアクティブになったこ
とを認識して各通信用ＬＳＩ毎に対応して定められたイ
ベント処理を行うイベント認識方式において、各通信用
ＬＳＩ毎のイベント処理プログラムの先頭アドレスを予
め登録したアドレス登録部と、各通信用ＬＳＩのいずれ
かのイベント通知信号がアクティブのときイベント認識
信号をアクティブにするイベント認識レジスタと、上記
登録されたアドレスのうちアクティブになったイベント
通知信号に対応するイベント処理プログラムの先頭アド
レスをＣＰＵが読み出せるようにするアドレスレジスタ
とを設け、ＣＰＵは常時、上記イベント認識レジスタを
読み出し、イベント認識信号がアクティブであれば、上
記アドレスレジスタを参照してイベント処理プログラム
を実行することを特徴とするイベント認識方式。 - 【請求項３】 上記アドレスレジスタは、複数の通信用
ＬＳＩのイベント通知信号が同時にアクティブになった
場合、予め決められた優先順位に基づき、１つの通信用
ＬＳＩに対応するイベント処理プログラムの先頭アドレ
スを示すことを特徴とする請求項２記載のイベント認識
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005723A JPH09198256A (ja) | 1996-01-17 | 1996-01-17 | イベント認識方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005723A JPH09198256A (ja) | 1996-01-17 | 1996-01-17 | イベント認識方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198256A true JPH09198256A (ja) | 1997-07-31 |
Family
ID=11619049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005723A Pending JPH09198256A (ja) | 1996-01-17 | 1996-01-17 | イベント認識方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09198256A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008301163A (ja) * | 2007-05-31 | 2008-12-11 | Ricoh Co Ltd | 無線通信装置、通信切替方法及びプログラム |
| JP2021174365A (ja) * | 2020-04-28 | 2021-11-01 | 株式会社デンソー | リアルタイム演算処理装置 |
-
1996
- 1996-01-17 JP JP8005723A patent/JPH09198256A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008301163A (ja) * | 2007-05-31 | 2008-12-11 | Ricoh Co Ltd | 無線通信装置、通信切替方法及びプログラム |
| JP2021174365A (ja) * | 2020-04-28 | 2021-11-01 | 株式会社デンソー | リアルタイム演算処理装置 |
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