JPH09198272A

JPH09198272A - エミュレーション用プロセッサおよびエミュレータ

Info

Publication number: JPH09198272A
Application number: JP8005036A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ッ石; Kenichi Ishibashi; 謙一石橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-01-16
Filing date: 1996-01-16
Publication date: 1997-07-31

Abstract

(57)【要約】【課題】従来のエミュレータにおける拡張性は、ＣＰ
Ｕの周辺装置をいくつか選択可能にするかアドレス空間
の大きさのみ異なるＣＰＵの互換性を維持しているに過
ぎずあくまでもＣＰＵは同一機能のものについてしか互
換性がなかった。【解決手段】オブジェクトコード・セットの一部また
は全部、内部のステータス信号、インターフェースなど
が共通化されるとともに動作タイミングが同一である複
数の異なるＣＰＵを内蔵させて、選択的に動作可能に構
成することによって複数のＣＰＵのエミュレーションを
行うことができるエミュレーション用プロセッサを実現
した。【効果】１つのエミュレータにおいて、使用者の選択
に基づいて複数のＣＰＵのエミュレーションが可能にな
り、マイクロコンピュータ応用システムの開発装置をい
ち早く提供でき、応用システムの開発効率を向上し、か
つ使用者が自由にＣＰＵの選択でき、使い勝手が向上す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置、マイクロコンピュータまたはマイクロコンピュータ
応用システムの開発装置を構成するエミュレータにかか
り、例えば、マイクロコンピュータのエミュレーション
用プロセッサおよびそのようなエミュレーション用プロ
セッサを搭載してなるエミュレータに利用して有効な技
術に関するものである。

【０００２】

【従来の技術】シングルチップマイクロコンピュータを
用いた応用システムの開発を行うため、いわゆる、イン
サーキットエミュレータと呼ばれるマイクロコンピュー
タ開発装置が用いられる。マイクロコンピュータ開発装
置は、いわゆるパーソナルコンピュータなどのシステム
開発装置と、開発中の応用システム（ユーザシステム）
との間に接続され、その応用システムに装着されるべき
シングルチップマイクロコンピュータ（ターゲットマイ
クロコンピュータ）の機能を代行しつつ、デバッガとし
ての機能を有し、ソフトウェア或いは応用システムの開
発を支援するものである。このマイクロコンピュータ開
発装置には、上記シングルチップマイクロコンピュータ
に対応したエバリュエーションチップと呼ばれる評価用
のエミュレーション用プロセッサに、シングルチップマ
イクロコンピュータの機能を包含した機能と、マイクロ
コンピュータの内部状態を出力したりマイクロコンピュ
ータの動作を制御したりする専用の機能を設けることに
より、マイクロコンピュータ開発装置の開発が容易にさ
れる。マイクロコンピュータ開発装置乃至インサーキッ
トエミュレータについては、例えば、昭和５９年１１月
３０日オーム社発行の「ＬＳＩハンドブック」Ｐ５６２
およびＰ５６３などによって、また、エミュレーション
用プロセッサについては、例えば、特開昭６３−１０６
８４０号などによって、公知であるので詳細な説明は省
略する。

【０００３】エミュレーション用プロセッサ専用の機能
としては、中央処理装置（以下、ＣＰＵと称する）が所
定のアドレスをアクセスした場合に、ＣＰＵを停止し、
エミュレータ側に制御を移したりする（ブレーク）機能
や、かかるブレーク時に、エミュレーション専用のプロ
グラムを実行したり、また、ユーザのメモリをモニタし
たり、使用するメモリ等を変更したりする機能がある。

【０００４】また、アドレスバスやデータバス、さらに
はＣＰＵにステータス信号などを出力して、ＣＰＵの動
作状態を解析することを可能にする。

【０００５】エミュレータに搭載するエミュレーション
用プロセッサにおいて、サポート可能なマイクロコンピ
ュータを選択できるようにすることによって、開発期間
や開発効率を向上させた例に、特開平３−２７１８３
４、特開平６−１５００２６などがある。かかる例で
は、エミュレーション用プロセッサやエミュレータの開
発効率を向上し、使用者にいち早く、エミュレータを提
供することができる。一方、ＣＰＵの互換性を維持しつ
つアドレス空間を拡張した例に、特開平４−３３３１５
３号、特開平５−２４１８２６号などがある。

【０００６】マイクロコンピュータが組み込まれるシス
テムの高機能化や、マイクロコンピュータの高性能化に
よる複数チップのマイクロコンピュータによる制御から
１チップのマイクロコンピュータによる制御への移行な
どによって、マイクロコンピュータのメモリ容量は増大
している。これに伴って、マイクロコンピュータに要求
される内蔵メモリの容量の範囲も広がっている。例え
ば、３２ｋＢから１２８ｋＢなどである。すなわち、応
用システムによっては、ＣＰＵの主要機能が同一で、接
続される周辺機器なども共通の使用となっていても、内
蔵メモリ容量の異なるものが最適とされることがある。

【０００７】例えば前記特開平４−３３３１５３号、特
開平５−２４１８２６号などに記載されるように、アド
レス空間が６４ｋＢ以下で十分であれば、比較的小さい
レジスタ構成でアドレッシングモード等も比較的少ない
ＣＰＵでよい。一方、アドレス空間が６４ｋＢ以上であ
れば、比較的大きいレジスタ構成でアドレッシングモー
ドなども比較的多いＣＰＵでなければならない。メモリ
容量が少なくてもよければ、ＣＰＵも比較的内蔵メモリ
容量が小さいものを用い、マイクロコンピュータの論理
的・物理的規模を縮小して、製造費用を縮小することが
可能である。

【０００８】これらのマイクロコンピュータを１つのエ
ミュレータ、エミュレーション用プロセッサで評価でき
るようにすれば、前期同様に、開発効率の向上を実現
し、開発装置をいち早く、使用者に提供することができ
る。また、使用者も、プログラム開発の結果に基づい
て、メモリ容量を選択し、その結果に基づいて、エミュ
レータを変更することなく、ＣＰＵを選択することがで
き、都合がよい。

【０００９】

【発明が解決しようとする課題】前記従来のエミュレー
タにおける拡張性は、ＣＰＵの周辺装置をいくつか選択
可能にするかアドレス空間の大きさのみ異なるＣＰＵの
互換性を維持しているに過ぎず、あくまでもＣＰＵは同
一機能のものについてしか互換性がなかった。

【００１０】本発明の目的は、１つのエミュレータにお
いて、使用者の選択に基づいて、機能の異なる複数のＣ
ＰＵのエミュレーションを可能にし、マイクロコンピュ
ータ応用システムの開発効率の向上を実現し、また、使
用者にシステム開発装置をいち早く提供することを可能
にし、かつ使い勝手を向上することにある。

【００１１】本発明の前記ならびにほかの目的と新規な
特長は、本明細書の記述および添付図面から明らかにな
るであろう。

【００１２】

【課題を解決するための手段】本願において開示される
代表的なものの概要を簡単に説明すれば下記の通りであ
る。

【００１３】すなわち、オブジェクトコード・セットの
一部または全部、内部のステータス信号、インターフェ
ースなどが共通化されるとともに動作タイミングが同一
である複数の異なるＣＰＵを内蔵させて、選択的に動作
可能に構成することによって複数のＣＰＵのエミュレー
ションを行うことができるエミュレーション用プロセッ
サを実現する。

【００１４】また、上記複数のＣＰＵへの割込み制御も
共通化し、各々のＣＰＵはそのうち１つをメインとし他
のＣＰＵはそのサブセットになるように構成するとよ
い。さらに、バス制御を共通化すれば、エミュレーショ
ン対象のＣＰＵを排他的に動作するＣＰＵとみなすこと
ができ、ダイレクトメモリアクセスコントローラなどの
バスマスタを周辺モジュールとして内蔵する場合に、こ
れらのいわゆるバスアービトレーション制御と共通化す
ることができ、システム開発を容易にすることができる
とともに、制御論理を共通化することでチップサイズを
縮小できる。周辺モジュールやメモリとのインターフェ
ースも共通化するとよい。

【００１５】さらに、上記複数のＣＰＵは、制御フラグ
もしくはコントロールレジスタの制御ビットで選択可能
にし、制御ビットの設定後、リセットを行って、制御ビ
ットの情報が反映されるようにするとよい。また、リセ
ット後に動作するＣＰＵを、外部から制御信号で指定で
きるようにするとよい。

【００１６】上記した手段によれば、相異なるＣＰＵを
内蔵し、いずれか一つのＣＰＵを選択してエミュレーシ
ョンできるため、マイクロコンピュータ応用システムの
開発装置を、いち早く提供でき、開発期間の短縮を図
り、かつ、使用者がＣＰＵを自由に選択することがで
き、使い勝手が向上する。

【００１７】また、ＣＰＵのバス制御、割込制御、エミ
ュレーションインターフェース信号を共通化することに
よって、エミュレーション用プロセッサやエミュレータ
の開発効率を向上することができる。

【００１８】

【発明の実施の形態】図１に、本発明の適用されたエミ
ュレーション用プロセッサのブロック図を示す。特に制
限されないが、この実施例のエミュレーション用プロセ
ッサ１０は単結晶シリコンのような１個の半導体基板上
において形成される。

【００１９】この実施例のエミュレーション用プロセッ
サ１０は、エミュレーション対象マイクロプロセッサＣ
ＰＵ１およびＣＰＵ２、ＲＯＭ（リード・オンリ・メモ
リ）１１、ＲＡＭ（ランダム・アクセス・メモリ）１
２、データ転送を行うデータトランスファコントローラ
（ＤＴＣ）１３、バスの切替えやバス使用権の制御等を
行うバスコントローラ（ＢＳＣ）１４、ＣＰＵに対する
割込み制御を行う割込コントローラ１５、ＣＰＵ１，Ｃ
ＰＵ２に対する停止信号等チップ全体の制御を行うシス
テムコントローラ１６、エミュレーション用プロセッサ
１０がユーザシステムとの間で信号の送受信を行なうた
めのユーザインターフェース１７およびエミュレータを
構成する他の装置との間で信号の送受信を行うエミュレ
ーションインターフェース１８などを備えたエミュレー
ション制御回路１９等の機能ブロック乃至はモジュール
から構成される。これらの機能ブロックは、内部バスＩ
ＡＢ，ＩＤＢ；ＰＡＢ，ＰＤＢによって相互に接続され
る。更に、図示しないが、クロック発振器（ＣＰＧ）な
ども含まれている。

【００２０】ユーザインターフェース１７は、ユーザシ
ステム上のバスと接続されるバッファＢＵＦやタイマ、
シリアルコミュニケーションインターフェース（ＳＣ
Ｉ）、Ａ／Ｄ変換器（Ａ／Ｄ）、入出力ポートＩ／Ｏな
どを含む。ユーザシステムからの割込み要求は入出力ポ
ートＩ／Ｏを介して上記割込みコントローラ１５に供給
される。

【００２１】ＣＰＵ１およびＣＰＵ２は、システムコン
トローラ１６の出力するストップ信号に応じて、停止状
態／動作状態が指定される。また、エミュレーション制
御回路１９から出力されるＣＰＵ選択信号に基づいて、
ＣＰＵ１またはＣＰＵ２のいずれか一方は、必ず停止状
態とされる。即ち、ＣＰＵ１には、ＣＰＵストップ信号
とＣＰＵ選択信号との論理和信号が、ＣＰＵ２には、Ｃ
ＰＵストップ信号とＣＰＵ選択信号の反転信号との論理
和信号が与えられる。この実施例では、特に制限されな
いが、ＣＰＵ選択信号が“０”レベルのときにＣＰＵ２
が停止状態、ＣＰＵ選択信号が“１”レベルのときＣＰ
Ｕ１が停止状態に固定される。

【００２２】動作状態にあるＣＰＵが、ＳＬＥＥＰ命令
などを実行して、低消費電力状態に遷移する場合はシス
テムコントローラ１６の出力するストップ信号によって
両方のＣＰＵが停止状態になる。低消費電力状態解除信
号が発生した場合、ＣＰＵ選択信号で選択されているＣ
ＰＵのストップ信号が解除されて、動作状態になる。エ
ミュレーションインターフェース１８は、ＣＰＵ１また
はＣＰＵ２から出力されるＣＰＵステータス信号などが
選択的に入力されてバス動作の制御を行う。いずれのＣ
ＰＵから出力された制御信号を入力するかの選択は、エ
ミュレーション制御回路１９から出力されるＣＰＵ選択
信号に基づいて選択回路ＳＥＬ１が行う。また、エミュ
レーションインターフェース１８は、制御信号を選択的
にＣＰＵ１、ＣＰＵ２に供給する。

【００２３】バスコントローラ１４は、ＣＰＵ１、ＣＰ
Ｕ２から出力される制御信号（リード、ライト、サイズ
など）が選択的に入力されてバス動作の制御を行う。い
ずれのＣＰＵから出力された制御信号を入力するかの選
択は、エミュレーション制御回路１９から出力されるＣ
ＰＵ選択信号に基づいて、選択回路ＳＥＬ２で行われ
る。また、バスコントローラ１４は、制御信号（アクノ
リッジ信号、ウェイト信号など）を形成してＣＰＵ１、
ＣＰＵ２に供給する。

【００２４】ＣＰＵ１のアドレス空間がＣＰＵ２のアド
レス空間より大きい場合、ＣＰＵ２が出力しないアドレ
スの上位ビットは、例えば、０あるいは符号拡張とみな
すようにする。ＣＰＵ１の有するアドレッシングモード
の中にＣＰＵ２のアドレス空間に相当するビット数のア
ドレス指定方法があれば、このときのアドレス拡張方法
に従うのがよい。例えば、ＣＰＵ１のアドレス空間が１
６Ｍバイト、ＣＰＵ２のアドレス空間が６４ｋバイトで
ある場合、ＣＰＵ１はＣＰＵ２のアドレス空間に相当す
るビット数（１６ビット）の、いわゆる絶対アドレスモ
ードを持ち、この場合、２４ビットのアドレスの上位８
ビットは符号拡張され、ビット１５と同じ内容とされ
る。ＣＰＵ２のアドレスの存在しない部分は符号拡張さ
れる。このようなアドレス拡張機能は、例えばバスコン
トローラ１４に持たせるようにすると良い。

【００２５】割込みコントローラ１５は、ユーザシステ
ムからの割込み信号の他、ユーザインタフェース１７内
のＤＭＡコントローラ、タイマ、シリアルコミュニケー
ションインタフェース（ＳＣＩ）、Ａ／Ｄ変換器（Ａ／
Ｄ）、入出力ポート（Ｉ／Ｏ）等からの割込み信号が入
力され、制御信号（割込要求信号、ベクタ番号など）を
ＣＰＵ１、ＣＰＵ２に供給する。また、割込みコントロ
ーラ１５は、ＣＰＵ１、ＣＰＵ２から出力される制御信
号（マスク信号、割込クリア信号など）が選択的に入力
されてそれに対応した制御を行う。いずれのＣＰＵから
出力された制御信号を入力するかの選択は、エミュレー
ション制御回路１９から出力されるＣＰＵ選択信号に基
づいて、選択回路ＳＥＬ３で行う。

【００２６】上記のようにシステムコントローラ１６、
割込みコントローラ１５、バスコントローラ１４は、Ｃ
ＰＵ１およびＣＰＵ２に共通して用いられる。このため
に、ＣＰＵ１とＣＰＵ２のインタフェースを共通化して
おくことが望ましい。すなわち２つのＣＰＵに入出力さ
れる信号の種類を同じにし、かつタイミングも同一にな
るようにする。或いは、一方のＣＰＵが他方のＣＰＵの
サブセットになるようにしておいてもよい。ここで、サ
ブセットとは、一方のＣＰＵが他方のＣＰＵの有する機
能を全て有し、かつそれ以外の機能も備えているという
意味である。

【００２７】表１に、図１のエミュレーション用プロセ
ッサ１０における各機能ブロックもしくはモジュール間
の信号の種類と各信号の機能の一例を示す。なお、この
表１においては、内部バスＩＡＢのビット数がＣＰＵ１
では２４ビット、ＣＰＵ２では１６ビットとされるほか
は、ＣＰＵ１とＣＰＵ２に共通である。表１において、
例えばＣＰＵＣＫＳＴＰは、図１のストップ信号に相当
する信号である。表１において最後にＮが付いている信
号はロウアクティブ（“０”が有効レベル）の信号であ
ることを意味している。また、符号ＣＰＧはクロックパ
ルスジェネレータ、ＳＹＳＣはシステムコントローラ、
ＢＳＣはバスコントローラ、ＡＳＥはエミュレーション
制御回路、ＩＮＴは割込みコントローラ、ＰＯＲＴはユ
ーザインタフェースおよびエミュレーションインタフェ
ースのポートを指す。

【００２８】

【表１】

【００２９】また、例えばＢＣＭＤ、ＢＵＳＲＤＹ、Ｃ
ＰＵＡＣＫＮなどのバス制御信号は、データトランスフ
ァコントローラ１３など他のバスマスタとも共通化して
おくとよい。その場合、ＣＰＵＡＣＫＮに相当するデー
タトランスファコントローラ１３の応答信号はＤＴＣＡ
ＣＫＮのようになる。このようにすることによって、シ
ステムコントローラ１６、割込みコントローラ１５、バ
スコントローラ１４等は１個のＣＰＵ分の開発を行えば
よく、開発効率を向上することができる。エミュレーシ
ョン用プロセッサの開発期間を短縮することによって、
マイクロコンピュータの使用者にいち早くエミュレータ
を提供することができ、ユーザシステムの早期開発に寄
与することができる。

【００３０】また、システムコントローラ１６、割込み
コントローラ１５、バスコントローラ１４等の制御回路
が共用化され、１個のＣＰＵ分の論理しか内蔵しないこ
とによって、エミュレーション用プロセッサの論理的・
物理的規模を縮小して、製造費用を低減することも可能
になる。

【００３１】一方、図１の実施例におけるいずれのＣＰ
Ｕを動作状態とするかのＣＰＵ選択信号は、エミュレー
ション制御回路１９内に設けられているコントロールレ
ジスタＭＣＵＣＲの中の所定の制御ビットで指定される
ように構成されている。このコントロールレジスタＭＣ
ＵＣＲは、リセット信号が入力される毎に変化が許容さ
れる。リセット信号が複数存在する場合には、一または
複数の所定のリセット信号入力時に変更が許容されるよ
うにすればよい。リセットには、パワーオンリセットと
マニュアルリセット、或いは、ブレークリセットとユー
ザリセットなどがある。なお、エミュレーション制御回
路１９内のコントロールレジスタＭＣＵＣＲには、ブレ
ーク制御、バス制御、モジュール選択制御などを制御す
るための制御ビットも設けてもよいし、他のコントロー
ルレジスタに設けても良い。

【００３２】上記のようなモジュール選択レジスタへの
設定によって、エミュレーション対象となるマイクロコ
ンピュータの選択を行い、エミュレーション制御回路１
９で動作すべきエミュレーション用プロセッサＣＰＵ
１，ＣＰＵ２を指定する制御信号を形成して供給した
り、バスコントローラ（ＢＳＣ）１４に含まれるモジュ
ールセレクト回路やそのほかの周辺モジュール部分に供
給する。例えば、タイマやＳＣＩの使用可能なチャネル
数を指定したり、有効なＩＯポートの本数等を指定した
り、内蔵ＲＯＭ１２、ＲＡＭ１３の容量を指定したりす
る制御信号もエミュレーション制御回路１９から供給す
る。非選択すなわち動作が禁止されるべきモジュール
は、モジュール選択信号が非活性状態に固定されるなど
によって、リード／ライトなどの動作が抑止されるよう
に構成される。

【００３３】さらに、エミュレーション用プロセッサ
を、それに内蔵されている一部の機能の禁止や動作の変
更を指定できるように構成して、１個のエミュレーショ
ン用プロセッサによって、複数のマイクロコンピュータ
のエミュレーションを行わせるようにしてもよい。

【００３４】図２に、エミュレーション制御回路１９内
に設けられるＣＰＵ選択信号生成回路の一例の概略ブロ
ック図を示す。

【００３５】ＣＰＵ選択信号は、特に制限はされないも
のの、ブレークモードでのみリード／ライトできるエミ
ュレーション専用コントロールレジスタＭＣＵＣＲの中
の所定のビットＣＰＵＳへの設定で指定される。

【００３６】エミュレーション専用コントロールレジス
タＭＣＵＣＲは、エミュレーションプログラム実行状
態、いわゆるブレークモードにおいてのみリード／ライ
トが可能とされる。コントロールレジスタを構成するビ
ットはそれぞれ例えばＤ型フリップフロップで構成され
る。図２にはそのうちＣＰＵ選択用ビットＣＰＵＳを構
成するフリップフロップＦＦ１が示されており、このフ
リップフロップＦＦ１のデータ入力端子Ｄには、データ
バスの所定のビット信号が入力される。また、クロック
入力端子Ｃには、ブレークモードを示すＢＲＫＡＫ信号
と、コントロールレジスタ指定アドレスが与えられたこ
とを検出するアドレスデコーダからのデコード信号との
論理積をとるＡＮＤゲートＧ１と、該ＡＮＤゲートＧ１
の出力信号とライト信号との論理積をとるＡＮＤゲート
Ｇ２とで与えられる。即ち、ブレークモードでコントロ
ールレジスタ指定アドレスが与えられライト信号が有効
レベルであるときにデータバス上の所定のビットの状態
がＣＰＵ選択ビットＣＰＵＳにライトされる。

【００３７】更に、特に制限されないが、上記フリップ
フロップＦＦ１の出力端子Ｑには、データバス上にＣＰ
Ｕ選択ビットＣＰＵＳの内容を出力するためのバッファ
ＢＦ１が接続されており、このバッファＢＦ１は上記Ａ
ＮＤゲートＧ１の出力信号とリード信号との論理積をと
るＡＮＤゲートＧ３の出力信号によって制御される。即
ち、ブレークモードでコントロールレジスタ指定アドレ
スが与えられリード信号が有効レベルであるときにデー
タバス上へＣＰＵ選択ビットＣＰＵＳの内容を出力す
る。

【００３８】一方、ＣＰＵ選択ビットＣＰＵＳを構成す
るフリップフロップＦＦ１の出力は、第２のフリップフ
ロップＦＦ２を介してマイクロコンピュータの各部に与
えられる。フリップフロップＦＦ２もいわゆるＤ型フリ
ップフロップで構成されており、リセット信号がクロッ
ク端子Ｃに入力されている。このため、ＣＰＵ選択ビッ
トＣＰＵＳが書き替えられてフリップフロップＦＦ１の
出力が変化しても、リセット信号が与えられるまではフ
リップフロップＦＦ２の出力は変化しない。特に制限は
されないものの、フリップフロップＦＦ２に与えられる
リセット信号は、ブレークリセット信号とするとよい。
特に制限されないが、上記フリップフロップＦＦ２から
出力されるＣＰＵ選択信号を外部からモニタできるよう
にするため、出力バッファＢＦ２と、モニタ端子ＭＰと
が設けられている。

【００３９】以上、ＣＰＵ選択をレジスタで指定するよ
うにした実施例を説明したが、レジスタで指定する代わ
りに外部端子入力で行ってもよい。図３にそのような実
施例を示す。この実施例は、ＣＰＵ選択ビットＣＰＵＳ
を構成するフリップフロップＦＦ１のデータ端子Ｄへの
入力を、外部端子Ｐから入力バッファ回路（入力保護回
路Ｑ３，Ｑ４およびインバータＱ１，Ｑ２）を介して入
力される信号に変更したものである。また、入力回路に
はプルアップ抵抗Ｒが設けられており、外部端子Ｐを解
放状態にすると、ＣＰＵ２が選択され、外部端子Ｐをグ
ランド（接地）端子などのリードＬに接続すれば、ＣＰ
Ｕ１が選択されるように構成されている。かかる外部端
子Ｐは、半導体集積回路装置としてのエミュレーション
用プロセッサの専用の外部端子として設けられる必要は
なく、例えば、図３に示されているように隣り合うグラ
ンド端子などのリードと共有させるようにしてもよい。
また、外部端子の入力や、レジスタの出力や、或いはＣ
ＰＵ選択信号を、半導体集積回路装置の配線変更で形成
できるように構成して、“１”レベル／“０”レベルを
固定的に生成するようにしてもよい。

【００４０】このように固定的に指定するように構成し
た場合、エミュレーション用プロセッサやエミュレータ
を２つのＣＰＵのエミュレーションに任意に選択して使
用することはできないが、実質的に１種類の半導体集積
回路を開発し、このボンディングの変更や配線変更によ
って、２種類のＣＰＵに対応するエミュレーション用プ
ロセッサを得ることができるので、開発期間の短縮化の
効果を得ることができる。

【００４１】また、いずれのＣＰＵが選択されているか
を表示する手段を持たせるようにしてもよい。かかる表
示手段による表示内容は、コントロールレジスタＭＣＵ
ＣＲの他のビットをリードすることによって得られるよ
うにしてもよいし、外部端子から出力されるようにして
もよい。

【００４２】表２〜表４に、エミュレーションインター
フェース１８に設けられる制御信号入出力端子の機能の
一覧表を示す。表２〜表４において、最後に＃が付され
ている信号は、ロウアクティブ（“０”が有効レベル）
の信号であることを意味している。

【００４３】

【表２】

【００４４】

【表３】

【００４５】

【表４】

【００４６】図４にエミュレータおよびおよびこれを含
むシステム開発装置の全体の概略構成を示す。

【００４７】エミュレーション用プロセッサ１０から延
長されたインタフェースケーブル２１先端のコネクタ２
２が、シングルチップマイクロコンピュータの代わりに
応用システム（ユーザシステム）３０上のＣＰＵソケッ
ト３１に装着される。エミュレーション用プロセッサ１
０は、上記コネクタ２２とインターフェースケーブル２
１を介し、上記ユーザインターフェース１７（図１参
照）を用いて上記応用システム３０と信号の入出力を行
う。

【００４８】ユーザシステム３０には、特に制限はされ
ないものの、ユーザバスが存在し、ユーザメモリが接続
されている。エミュレーション用プロセッサ１０が出力
し、インターフェースケーブル２１を介して供給される
ユーザストローブ信号に従って、ユーザメモリはリード
／ライトされる。ユーザシステム３０で発生したリセッ
ト信号は、ユーザリセット信号ＵＲＳとしてインターフ
ェースケーブル２１を介してエミュレーション用プロセ
ッサ１０に供給される。このユーザリセット信号ＵＲＳ
はエミュレータ側のリセット信号ＳＲＳ，ＥＲＳととも
に、ＯＲゲートＧ４を介してエミュレーション用プロセ
ッサのリセット端子ＲＥＳに入力されるようになってい
る。

【００４９】なお、エミュレータ側のリセット信号とし
ては、エミュレータの電源投入時などにエミュレータ全
体をリセットするシステムリセット信号ＳＲＳと、ホス
トコンピュータ４０のコンソールからの指令によってエ
ミュレータ２０にリセットをかけるためのエミュレーシ
ョンリセット信号ＥＲＳとがある。エミュレーションリ
セットは、エミュレータのコマンドとしてホストコンピ
ュータ４０から入力された情報を基にユーザリセットを
与えるものである。エミュレータリセット信号ＥＲＳは
遅延回路ＤＬＹを経てウェイト信号ＡＳＥＷＡＩＴとし
てエミュレーション用プロセッサ１０に入力されてい
る。これによって、ウェイト信号ＡＳＥＷＡＩＴがロウ
レベルのときにエミュレータのシステムリセット信号が
入ったときにのみ、図２の回路においてフリップフロッ
プＦＦ１の内容をＦＦ２に移してＣＰＵの選択を行なう
ようにし、ウェイト信号ＡＳＥＷＡＩＴがハイレベルの
ときにユーザリセット信号ＵＲＳが入ってもＣＰＵの選
択は行なわれないようにしている。

【００５０】一方、エミュレーション用プロセッサ１０
は、上記エミュレーションインターフェース１８を介し
てエミュレーションバス２３に接続される。エミュレー
ションバス２３には図示はされない状態信号・制御信号
などを含む。上記エミュレーションバス２３を用いてエ
ミュレーション用プロセッサ１０から、応用システムと
エミュレーション用プロセッサの内部状態に応じた状態
などが出力され、また、エミュレーション用プロセッサ
１０に対し、エミュレーションのための各種制御信号が
入力される。エミュレーション用プロセッサ１０の図示
しないエミュレートモード端子が電源レベルに固定さ
れ、エミュレーション用プロセッサ内部ではエミュレー
トモードが設定される。

【００５１】さらに、上記エミュレーションバス２３に
は、特に制限はされないものの、応用システム又はター
ゲットマイクロコンピュータ内蔵のメモリを代行するた
めのＲＡＭからなるようなエミュレーションメモリ２４
が接続されている。エミュレーションメモリ２４には、
内蔵ＲＯＭの代行をなす高速メモリと、ユーザに解放す
る貸出しメモリとが存在する。ユーザのプログラム作成
時には、容量的に余裕を持った設計をすることが多く、
内蔵ＲＯＭなどの記憶容量に収まらない場合がある。こ
のような場合にも、ユーザはエミュレータの貸出しメモ
リを利用して、実質的にプログラムメモリを拡張して、
デバックを開始することができる。デバックの進行に伴
ってプログラムを最適化し、所定の容量に収めるように
することができる。貸出しメモリは、その特性上、必ず
しも高速性は必要ない。エミュレーションメモリ２４の
うち低速メモリからは、エミュレーション用プロセッサ
１０に対してデータの読込みを待たせるウェイト要求信
号ＡＳＥＷＡＩＴが出力される。エミュレーションメモ
リ２４にはエミュレーション用プログラムも格納され
る。

【００５２】また、エミュレーション用プロセッサ１０
の制御状態やエミュレーションバスの状態を監視して、
その状態が予め設定された状態に達したときに、上記エ
ミュレータ専用割込みを入力して、ＣＰＵによるユーザ
プログラムの実行を停止させ、エミュレーション用プロ
グラム実行状態に遷移させる（ブレーク）ためのブレー
ク制御回路２５と、上記ＣＰＵのリード動作またはライ
ト動作を示す信号、命令リード動作を示す信号などに基
づき、エミュレーションバスに与えられるアドレスやデ
ータさらには制御情報を逐次蓄えるリアルタイムトレー
ス回路２６などがエミュレーションバス２３に接続され
ている。エミュレーションバス２３によって、エミュレ
ーションメモリ２４、ブレーク制御回路２５、リアルタ
イムトレース回路２６間が相互に接続されている。ブレ
ーク制御回路２５は、ブレーク信号ＡＳＥＢＲＫをエミ
ュレーション用プロセッサ１０に供給する。

【００５３】一方、上記エミュレーションメモリ２４、
ブレーク制御回路２５、リアルタイムトレース回路２６
は、コントロールバス２７を介してコントロールプロセ
ッサ２８に接続されてその制御を受けるようになってい
る。上記コントロールバス２７には、エミュレーション
用プロセッサ制御回路に接続されるとともに、ホストイ
ンターフェース回路２９を介して、特に制限はされない
もののホストコンピュータ４０に接続される。

【００５４】ホストコンピュータ４０から入力されたプ
ログラムをエミュレーションメモリ２４に転送し、内蔵
ＲＯＭ上に配置されるべきプログラムをエミュレーショ
ン用プロセッサ１０がリードすると、エミュレーション
メモリ２４上のプログラムがリードされる。また、ブレ
ーク条件や、リアルタイムトレース条件などもホストコ
ンピュータ４０から与えることができる。

【００５５】図５に、エミュレータの動作手順の概略を
示す。電源投入後、まず、エミュレータ全体のリセット
処理が実行される（ステップＳ１）。次に、ＣＰＵを選
択するためコントロールレジスタＭＣＵＣＲのＣＰＵ選
択用ビットＣＰＵＳを設定する処理を行う（ステップＳ
２）。いずれのＣＰＵがエミュレーション用プロセッサ
として動作するかは、ホストコンピュータ４０から入力
され、ホストインターフェース２９、コントロールプロ
セッサ２８、エミュレーションメモリ２５を介して、モ
ジュール制御レジスタＭＣＵＣＲに設定される。モジュ
ールの選択も行われる。

【００５６】ＣＰＵ選択用ビットはフリップフロップで
構成されているため電源投入直後は不定であるため、最
初のリセット後のレジスタ設定等のイニシャライズプロ
グラムは、ＣＰＵ１およびＣＰＵ２のいずれもが実行可
能な命令（共通の命令）で構成されるようにする。アド
レスも、いずれのＣＰＵもアクセス可能な範囲に配置す
るようにする。また、ＣＰＵ２のアドレス上位ビットを
符号拡張する場合、アドレス範囲は例えば１６進数表示
でＣＰＵ１のアドレス空間のＨ’００００００〜Ｈ’０
０７ＦＦＦ、Ｈ’ＦＦ８０００〜Ｈ’ＦＦＦＦＦＦに対
応するようにする。エミュレータ専用コントロールレジ
スタの指定アドレスも上記範囲内に配置する。

【００５７】ＣＰＵ選択後、貸出しメモリの設定や各種
制御レジスタの設定（ステップＳ３）が行われてから、
ユーザシステムをリセットさせるためのリセット処理
（ステップＳ４）を行なってから、エミュレーションプ
ログラムが実行される（ステップＳ５）。このエミュレ
ーションプログラム実行中にユーザプログラムを実行す
べき指令があると、エミュレーションプログラムの実行
を停止してユーザプログラム実行へ移行する（ステップ
Ｓ６−Ｓ７）。

【００５８】ここで、上記エミュレータの動作開始前に
行われるエミュレーション対象のマイクロコンピュータ
の選択方法の一例を説明する。

【００５９】先ず、ホストコンピュータ４０の表示装置
の画面上にコマンド入力待ちの状態を示す「：」が表示
される。この状態で、エミュレーション対象のマイクロ
コンピュータの選択を行うためにＭＯＤＥ；Ｃを入力し
実行キーを操作する。すると、エミュレータは、エミュ
レーション可能なマイクロコンピュータの選択メニュー
として、マイクロコンピュータの形式などを一覧表示す
る。ここで使用者は所望のマイクロコンピュータの番号
を入力する。例えば、ＣＰＵ１を内蔵したマイクロコン
ピュータとして、１：ＭＣＵ１Ａ，２：ＭＣＵ１Ｂ，
３：ＭＣＵ１Ｃ，４：ＭＣＵ１Ｄ，５：ＭＣＵ１Ｅ，
６：ＭＣＵ１Ｆのように、またＣＰＵ２を内蔵したマイ
クロコンピュータとして、７：ＭＣＵ２Ａ，８：ＭＣＵ
２Ｂ，９：ＭＣＵ２Ｃのようにそれぞれ表示されている
場合に、ＭＣＵ１Ａを指定するには「１」を入力する。

【００６０】すると、エミュレータは入力された番号に
対応して、予め、内部に登録されている情報に基づい
て、ＣＰＵの選択、メモリ容量の選択、内蔵周辺機能の
選択、パッケージなどの解析を行い、エミュレーション
用プロセッサ内部のＣＰＵにプログラムを与えて、ＭＣ
ＵＣＲなどの所定のレジスタに書き込みを行う。なお、
マイクロコンピュータの選択は、形式などをメニューと
して選択させるほか、ＣＰＵの種類、メモリ容量などを
表示させて、使用者に個別に選択させるようにしてもよ
い。

【００６１】上記マイクロコンピュータの選択の他にも
例えば拡張モードやシングルチップモードのような動作
モード設定等、エミュレータ設定処理が行われ、ホスト
コンピュータ４０から入力されるコマンドなどに基づ
き、ユーザプログラムの実行が要求されると、図５のス
テップＳ６でエミュレーション用プロセッサがそれを検
知してリターン命令を実行し、ユーザモードに遷移して
ユーザプログラムを実行する。この状態で、ユーザシス
テムからリセットが要求されれば、ユーザプログラムの
リセット処理を行う（ステップＳ８，Ｓ９）。このと
き、ウェイト信号ＡＳＥＷＡＩＴがハイレベルにされて
いるため、エミュレーション専用レジスタＭＣＵＣＲは
リセットされずその内容が保持される。つまりＣＰＵの
選択は行われない。実行すべきユーザプログラムが終了
したり、ユーザが設定した条件が成立したりすると、ユ
ーザプログラムの実行は中断（ブレーク）され、エミュ
レーションプログラム実行へ移行する（ステップＳ１０
−Ｓ５）。

【００６２】ＣＰＵの選択は、エミュレーションプログ
ラム実行中のみ変更可能である。ただし、前述したよう
に、ＣＰＵ選択ビットＣＰＵＳの出力はフリップフロッ
プＦＦ２を介してマイクロコンピュータの各部に与えら
れるように構成されている（図２参照）ので、選択を変
更しても次のリセットが投入されるまでは有効にならな
い。ＣＰＵは、必ずリセット状態から起動されるので、
特殊な処理を行なわなくてよい。しかも、ターゲットと
なるマイクロコンピュータは、ＣＰＵ１またはＣＰＵ２
のいずれか一方のみを内蔵するものであり、いずれかの
ＣＰＵを内蔵したマイクロコンピュータのエミュレーシ
ョンを行なうものであるから、動作中にＣＰＵの変更を
行うことは意味がなく、上記のようにリセットによって
変更を許可するようにしても、使用者の使い勝手を損な
うことはない。

【００６３】図６〜図１１にバスタイミングおよびＣＰ
Ｕステータス信号タイミングの一例を示す。このうち図
６はアドレスバス、データバス動作タイミングを示す。
ＡＳＥφはエミュレータ内部の動作クロック、ＡＳＥＡ
23-0は２４ビットのアドレスバス信号、ＡＳＥＤ15-0は
１６ビットのデータバス信号を表している。

【００６４】図７はリード動作時のタイミングを示す。
ＡＳＥＲＤ＃はＣＰＵ１，ＣＰＵ２または他のバスマス
タが内部のモジュールに対して読込みを行なうときにロ
ウレベルにされるバスステータス信号としてのリード信
号、エミュレーション用プロセッサ１０から外部へ出力
される。リフレッシュサイクルと他のバスサイクルを並
行して実行する場合、ＡＳＥＲＤ＃信号はバスサイクル
優先となる。したがって、エミュレータ側ではリフレッ
シュサイクルの実行を知ることができないようになって
いる。

【００６５】図８はライト動作時のタイミングを示す。
ＡＳＥＷＲ＃はＣＰＵ１，ＣＰＵ２または他のバスマス
タが内部のモジュールに対して書込みを行なうときにロ
ウレベルにされるバスステータス信号としてのライト信
号、ＡＳＥＥＸＷＲ＃は外部空間書込み時にロウレベル
にされるライト信号であり、エミュレーション用プロセ
ッサ１０から出力される。ワードサイズのライトを、バ
イトサイズの２回のライトに分けて実行する場合、ＡＳ
ＥＷＲ＃信号はワードサイズアクセスについて１回ロウ
レベルを出力する。

【００６６】図９は命令取り込み時の動作タイミングを
示す。ＡＳＥＬＩＲ＃はオペコードフェッチ信号で、Ｃ
ＰＵの命令フェッチサイクル時にロウレベルを出力する
ＣＰＵステータス信号である。ＡＳＥＬＩＤ１＃はオペ
コード実行信号で、ＣＰＵの命令実行開始時にロウレベ
ルにされるＣＰＵステータス信号である。

【００６７】図１０は分岐命令実行時の動作タイミング
を示す。ＡＳＥＢＣＣＢ＃は分岐条件不成立時にロウレ
ベルにされるＣＰＵステータス信号としての分岐条件不
成立信号である。ＣＰＵが条件分岐命令を実行すると、
分岐先の命令が必ずフェッチされ、条件判定の結果、分
岐条件が成立するとＡＳＥＢＣＣＢ＃はハイレベルのま
まとされプリフェッチされている次の命令は実行されず
に分岐先の命令が実行される。一方、条件判定の結果、
分岐条件が不成立になった場合、分岐先命令フェッチサ
イクルでＡＳＥＢＣＣＢ＃信号がロウレベルにされ、分
岐先の命令はフェッチされるのみで実行されず、既にプ
リフェッチされている次の命令が実行される。

【００６８】図１１は割込み動作時のタイミングを示
す。ＡＳＥＬＩＤ１＃は前述したようにＣＰＵの命令実
行開始時にロウレベルにされるオペコード実行信号、Ａ
ＳＥＩＡＣＫ＃は割込み要求に対する応答信号としての
割込みアクノリッジ信号である。ＡＳＥＩＡＣＫ＃信号
はＡＳＥＬＩＤ＃信号に半クロック遅れてロウレベル
（有効）に変化し、ＡＳＥＩＡＣＫ＃信号がロウレベル
になった時のＡＳＥＬＩＤ＃信号に対応する命令は実行
されないようになっている。

【００６９】上記のようなバスタイミングやＣＰＵステ
ータス信号は、ＣＰＵ１とＣＰＵ２は共通のタイミング
で実行される。すなわち、ＣＰＵ１とＣＰＵ２の共通の
命令を実行する場合には、上記タイミングが同一にな
る。ＣＰＵ２のアドレス空間がＣＰＵ１にくらべて小さ
い場合、エミュレータは、ＣＰＵ２のエミュレーション
をする場合には上位アドレスを無視するようにする。ま
た、ＣＰＵ１にのみ存在する命令をＣＰＵ２が実行した
場合には、未定義の命令実行として表示する。このとき
に、いずれのＣＰＵが選択されているかを示す信号を参
照すればよい。

【００７０】図１２に、エミュレータのトレースおよび
逆アセンブルリストの一例を示す。ＡＢはアドレスバ
ス、ＤＢはデータバスである。ＭＡはメモリアクセス対
象を示し、ＥＸＴは外部アドレスである。Ｒ／Ｗはリー
ド／ライトを示し、Ｒはリードサイクルである。ＳＴは
ステータスを示し、ＰＲＧはプログラムフェッチであ
る。ＩＲＱ、ＮＭＩ、ＲＥＳは、図示されていないユー
ザインターフェースに含まれる割込みないしシステム制
御信号の状態である。

【００７１】アドレスバス、データバスそのほかの内容
が順次トレースメモリに格納されていて、これをコント
ロールプロセッサ２８の指示で、ホストコンピュータ４
０の表示画面上に図１２に示すようなリストの形式で表
示したり、付属のプリンタから出力することができる。

【００７２】アドレスバスやデータバスのほか、リード
信号、ライト信号、ＣＰＵステータス信号もトレースさ
れている。図１２のリストでは、アドレスバスやデータ
バスの内容はそのまま表示され、リード信号／ライト信
号はそれぞれ対応して、ＲまたはＷの表示がなされる。
ＣＰＵステータス信号は、直接表示したり、出力したり
はせず、コントロールプロセッサの解析に提供される。
例えば、ＡＳＥＬＩＲで示される信号は、ＣＰＵがフェ
ッチした命令コードであるとされ、ＰＲＧの表示がなさ
れる。また、ＡＳＥＬＩＤで示される信号は、ＣＰＵが
実行した命令コードを示しており、これはアセンブラソ
ースとして表示される。例えば、７Ａ０７，００ＦＦ，
ＦＦ０Ｅに対して、ＡＳＥＬＩＲが出力され、７Ａ０７
に対してＡＳＥＬＩＤが出力される。これを解析して、
ＭＯＶ．Ｌ＃００ＦＦＦＦ０Ｅ，ＥＲ７として表示さ
れる。

【００７３】ＣＰＵ２のトレースの表示や出力時には、
エミュレーション用プロセッサがアドレスの上位ビット
を符号拡張していても、トレース表示上にこれを用いて
しまうと使用者にはわかりにくいので、アドレスの上位
を表示しないようにする。または、上位ビットを０とし
て表示してもよい。

【００７４】図１３に、エミュレーション用プロセッサ
に内蔵されるＣＰＵの他の構成例を示す。

【００７５】ＣＰＵ１とＣＰＵ２は物理的に別のＣＰＵ
でなくともよく、ＣＰＵ１の機能がＣＰＵ２の機能を包
含するような場合、ＣＰＵ１のみを内蔵し、このうちＣ
ＰＵ１でのみ使用する機能には、禁止信号としてＣＰＵ
選択信号を与えるようにしたものである。即ち、ＣＰＵ
１を選択していれば、ＣＰＵのすべての機能の動作を許
可し、ＣＰＵ２を選択していれば、ＣＰＵ２では使用で
きない機能を禁止するようにしたものである。例えば、
ＣＰＵ２を選択した場合、汎用レジスタの上位に相当す
る部分のリード／ライトが禁止されるようにする。

【００７６】図１３において、ＩＲは読み込まれた命令
を保持する命令レジスタ、ＣＯＮＴは読み込まれた命令
に対応した制御信号を実行部に対して供給する制御部、
ＭＡＢはアドレス出力レジスタ、ＶＡＧは割込み時に供
給されるベクタ番号を取り込むベクタ番号入力レジス
タ、ＭＣＲはモード制御レジスタ、Ｒ０〜Ｒ７は汎用レ
ジスタ、ＰＣはプログラムカウンタ、ＡＬＵは演算論理
ユニット、ＤＢＲはデータ入力レジスタ、ＤＢＷはデー
タ出力レジスタである。図１３において、斜線が付され
ている部分が、ＣＰＵ２が選択された場合に回路動作が
禁止される部分であり、ＣＰＵ選択信号が禁止信号とし
て与えられる。すなわちＣＰＵ選択信号が“０”とされ
ることによりＣＰＵ１が選択されている場合は、斜線部
の動作が許可される。ＣＰＵ選択信号が“１”とされて
ＣＰＵ２が選択されている場合は、斜線部の動作が禁止
される。

【００７７】一例として、汎用レジスタの上位ビット
（ビット１６〜３１）の１ビット分の許可／禁止の仕方
を図１４に示す。汎用レジスタの上位ビットは、クリア
端子付きのＤ型フリップフロップＦＦ３で構成される。
このフリップフロップＦＦ３のクリア端子ＣにＣＰＵ選
択信号が与えられる。これによって、ＣＰＵ２を選択し
た場合は、ＣＰＵ選択信号が“１”とされることによっ
てフリップフロップＦＦ３は出力がロウレベルに固定さ
れる。その結果、汎用レジスタの上位ビット（ビット１
６〜３１）は“０”に固定される。

【００７８】内蔵される２つのＣＰＵのうち必ずしも一
方が他方を包含しない場合にも、両方の機能を包含する
ＣＰＵを構成し、一方のＣＰＵを選択した場合に、その
ＣＰＵでは使用しない機能を禁止するように構成すれば
よい。かかるＣＰＵを内蔵したエミュレーション用プロ
セッサを開発すれば、いわゆる論理合成によって、必要
でないＣＰＵ論理回路を削除して最適化されたＣＰＵ論
理回路を得ることができる。

【００７９】一方、禁止機能を設けないようにすること
もできる。しかしながら、例えば、ＣＰＵ２をエミュレ
ーションするときに、ＣＰＵ１にのみ存在する機能を使
った場合、実際のマイクロコンピュータとエミュレーシ
ョン用プロセッサの動作が対応し、矛盾しないようにし
なければならない。例えば、ＣＰＵ１のみに存在するア
ドレス２４ビットのアドレッシングモードを使用した場
合、ＣＰＵ２でも実行可能であり、実行結果、上位アド
レスが無視されるだけなどであれば問題はない。しかし
ながら、エミュレーション用プロセッサでは動作する
が、実際のマイクロコンピュータでは未定義の命令とし
て暴走したりしてしまってはプログラムのデバックを行
うエミュレータ本来の機能を実現できなくなってしまう
ので、避けるようにすべきである。少なくとも未定義の
命令として表示すべきである。例えば、図１２の７Ａ０
７，００ＦＦ，ＦＦ０Ｅに対してＣＰＵ２が選択されて
おり、ＣＰＵ２では、ＭＯＶ．Ｌ＃００ＦＦＦＦ０
Ｅ，ＥＲ７が未定義命令であれば、ＭＯＶ．Ｌ＃００
ＦＦＦＦ０Ｅ，ＥＲ７とは表示せず、未定義命令として
表示するようにする。

【００８０】上記実施例をＣＰＵを内蔵したセルベース
ＩＣなどのエミュレータに適用すれば、最適なＣＰＵを
随時選択することができ、使用者は最適なＣＰＵを用い
たセルベースＩＣを設計することができるようになり、
好適である。その結果、開発効率を向上し、設計できた
セルベースＩＣの物理的規模、ひいては製造費用を低減
することが可能になる。

【００８１】以上の実施例によれば以下の作用効果を得
ることができる。

【００８２】（１）使用者は、一つのエミュレータで、
複数のＣＰＵを選択的にエミュレーションすることがで
きる。

【００８３】（２）一つのエミュレータで、複数のマイ
クロコンピュータのエミュレーションを行うことがで
き、２種類目以降のマイクロコンピュータの開発装置
を、いち早く提供でき、開発効率を向上することができ
る。

【００８４】（３）アドレス空間の大きさが異なる２つ
のＣＰＵのエミュレーションを一つのエミュレーション
用プロセッサで行なえるようにしたので、使用者のプロ
グラム開発に従って、プログラムサイズが大きくなった
り小さくなったりしても、直ちにＣＰＵを変更して、エ
ミュレーションを行うことができ、また、容易に最適な
ＣＰＵに移行することができる。その結果、開発効率を
向上することができる。

【００８５】（４）複数のＣＰＵのバスタイミングや、
エミュレーション用のＣＰＵステータス信号などの種類
とタイミングを共通化することによって、また、複数の
ＣＰＵのオブジェクトコードを共通化することによって
エミュレータの開発を容易にすることができる。

【００８６】（５）複数のＣＰＵに対して、共通のバス
コントローラや割込コントローラなどを設けることによ
って、エミュレーション用プロセッサの開発効率を向上
することができる。

【００８７】（６）ＣＰＵの選択変更をリセット時にの
み可能にすることによって、ＣＰＵの選択制御を容易に
し、エミュレーション用プロセッサの開発効率を向上す
ることができる。

【００８８】以上本発明者等によってなされた発明を実
施例に限定されるものではなく、その要旨を逸脱しない
範囲において種々変更可能である。例えば、ＣＰＵの数
は２つに制限されない。アドレス空間の相違のほか、ハ
ードウェアアクセラレータ（乗算器や除算器など）の有
効／無効を選択できるようにしてもよい。アドレス空間
の大きさ、命令セット、ＣＰＵステータス信号の種類や
バスタイミングなど、或いは、内蔵される機能ブロック
乃至モジュールの数・種類、ピン数などについては何等
限定されない。また、制御レジスタやエミュレーション
用プロセッサ専用ブロックの具体的構成、エミュレータ
の具体的構成などは上記実施例に限定されず、その他、
種々変更可能である。

【００８９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるエミュ
レーション用プロセッサ及びエミュレータに適用した場
合について説明したが、それに限定されるものではな
く、ＥＰＲＯＭ搭載型マイクロコンピュータなど、主に
開発用途で製造費用などより開発期間などが重要視され
るものに利用することができる。また、その他の半導体
集積回路装置にも適用可能であり、本発明は少なくと
も、複数のＣＰＵを有したり、排他的に動作したりする
半導体集積回路装置に適用することができる。

【００９０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９１】すなわち、１つのエミュレータにおいて、
使用者の選択に基づいて複数のＣＰＵのエミュレーショ
ンが可能になり、マイクロコンピュータ応用システムの
開発装置をいち早く提供でき、応用システムの開発効率
を向上し、かつ使用者が自由にＣＰＵの選択でき、使い
勝手が向上する。

【００９２】また、ＣＰＵのバス制御、割込制御、エミ
ュレーションインターフェース信号を共通化することに
よって、エミュレーション用プロセッサやエミュレータ
の開発効率が向上する。

【図面の簡単な説明】

【図１】本発明の実施例を示すエミュレーション用プロ
セッサのブロック図である。

【図２】ＣＰＵ選択信号生成回路の一例を示す概略ブロ
ック図である。

【図３】ＣＰＵ選択信号生成回路の他の例を示す概略ブ
ロック図である。

【図４】エミュレータおよびこれを使用したシステム開
発装置全体の概略構成を示すブロック図である。

【図５】エミュレータの動作手順の概略を示すフローチ
ャートである。

【図６】バスタイミングおよびＣＰＵステータス信号の
タイミングの一例を示すタイムチャートである。

【図７】バスタイミングおよびＣＰＵステータス信号の
タイミングの一例を示すタイムチャートである。

【図８】バスタイミングおよびＣＰＵステータス信号の
タイミングの一例を示すタイムチャートである。

【図９】バスタイミングおよびＣＰＵステータス信号の
タイミングの一例を示すタイムチャートである。

【図１０】バスタイミングおよびＣＰＵステータス信号
のタイミングの一例を示すタイムチャートである。

【図１１】バスタイミングおよびＣＰＵステータス信号
のタイミングの一例を示すタイムチャートである。

【図１２】エミュレータのトレース及び逆アセンブルリ
ストの一例である。

【図１３】エミュレーション用プロセッサに内蔵される
ＣＰＵの他の構成例を示すブロック図である。

【図１４】汎用レジスタの許可／禁止可能なビットの構
成例を示す回路図である。

【符号の説明】

１１データトランスファコントローラ１２リードオンリメモリ１３ランダムアクセスメモリ１４バスコントローラ１９エミュレーション制御回路２２コネクタ３０ユーザシステム（マイクロコンピュータ応用シス
テム）３１シングルチップマイクロコンピュータの実装領域ＳＥＬ１〜ＳＥＬ３選択回路ＭＣＵＣＲコントロールレジスタＭＰモニタ用外部端子ＦＦ１〜ＦＦ３フリップフロップ（ラッチ回路）

Claims

【特許請求の範囲】

【請求項１】オブジェクトコード・セットの少なくと
も一部、内部のステータス信号、インターフェースが共
通化されるとともに動作タイミングが同一である複数の
異なるＣＰＵと、これらのＣＰＵを選択的に動作可能に
する選択回路とを備え、複数のＣＰＵのエミュレーショ
ンが実行可能であることを特徴とするエミュレーション
用プロセッサ。
【請求項２】上記複数のＣＰＵへの割込み制御を選択
的に行う共通の割込み制御回路を備えてなることを特徴
とする請求項１に記載のエミュレーション用プロセッ
サ。
【請求項３】バスマスタとなる周辺モジュールを内蔵
し、これらの周辺モジュールと上記複数のＣＰＵとのバ
ス使用権を制御する共通のバス制御回路を備えてなるこ
とを特徴とする請求項１または２に記載のエミュレーシ
ョン用プロセッサ。
【請求項４】上記複数のＣＰＵのうち一つを選択指定
するための制御フラグもしくはコントロールレジスタを
備えるとともに、前記制御フラグもしくはコントロール
レジスタの所定の制御ビットにはリセット信号によって
該制御ビットの情報が反映されるラッチ回路が設けられ
てなることを特徴とする請求項１、２または３に記載の
エミュレーション用プロセッサ。
【請求項５】上記複数のＣＰＵのうちいずれを選択し
ているか外部へ出力する外部端子を備えてなることを特
徴とする請求項１、２、３または４に記載のエミュレー
ション用プロセッサ。
【請求項６】上記複数のＣＰＵのうち一つを外部から
選択指定するための外部端子を備えてなることを特徴と
する請求項１、２または３に記載のエミュレーション用
プロセッサ。
【請求項７】上記複数のＣＰＵは互いにアドレス空間
を異にする場合において、アドレス空間の小さなＣＰＵ
が出力しないアドレスの上位ビットは、上記バス制御回
路によって０あるいは符号拡張されるように構成されて
いることを特徴とする請求項３、４、５または６に記載
のエミュレーション用プロセッサ。
【請求項８】選択信号によって一部の機能が禁止可能
にされたＣＰＵを備え、上記一部の機能が禁止または許
可されることにより実質的に複数のＣＰＵのエミュレー
ションが実行可能であることを特徴とするエミュレーシ
ョン用プロセッサ。
【請求項９】請求項１〜８に記載のエミュレーション
用プロセッサと、該プロセッサ内のいずれかのＣＰＵが
動作中のバス上の信号を逐次蓄えるトレース回路と、所
定の状態を検出して上記ＣＰＵによるプログラムの実行
を停止させるブレーク制御回路とを備えてなることを特
徴とするエミュレータ。