JPH0353361A - Ｉｏ制御方式 - Google Patents
Ｉｏ制御方式Info
- Publication number
- JPH0353361A JPH0353361A JP18940589A JP18940589A JPH0353361A JP H0353361 A JPH0353361 A JP H0353361A JP 18940589 A JP18940589 A JP 18940589A JP 18940589 A JP18940589 A JP 18940589A JP H0353361 A JPH0353361 A JP H0353361A
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- JP
- Japan
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- dma transfer
- processor
- transfer device
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- Pending
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- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 3
- 102100037944 Integrator complex subunit 12 Human genes 0.000 description 1
- 101710149803 Integrator complex subunit 12 Proteins 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置における入出力制御装置のＩＯ
制御方式に関する。
制御方式に関する。
ＤＭＡ転送装置は、磁気ディスク装置、通信装置、ディ
スプレイ装置などの入出力装置が共通データ転送経路（
以下システムバスという）に接続されたときに、その応
答時間を上げるために入出力装置（以下ＩＯという）と
主記憶装置（以下メモリという）との間のデータ転送を
中央処理装置〈以下ＣＰＵという）に代わって高速に行
うためのものである．マルチプロセッサ・システムにお
いては、各プロ，セッサにＤＭＡ転送装置が付いている
わけではない。このシステム構成例としては、システム
全体として１個のＤＭＡ転送装置を持つ例、あるプロセ
ッサに従属するＤＭＡ転送装置を持つ例、各プロセッサ
毎にＤＭＡ転送装置を持つ例等がある。
スプレイ装置などの入出力装置が共通データ転送経路（
以下システムバスという）に接続されたときに、その応
答時間を上げるために入出力装置（以下ＩＯという）と
主記憶装置（以下メモリという）との間のデータ転送を
中央処理装置〈以下ＣＰＵという）に代わって高速に行
うためのものである．マルチプロセッサ・システムにお
いては、各プロ，セッサにＤＭＡ転送装置が付いている
わけではない。このシステム構成例としては、システム
全体として１個のＤＭＡ転送装置を持つ例、あるプロセ
ッサに従属するＤＭＡ転送装置を持つ例、各プロセッサ
毎にＤＭＡ転送装置を持つ例等がある。
一方ＩＯ制御装置は、各ＩＯ装置毎に用意されており、
通常割込み信号及びＤＭＡ転送要求信号はそれぞれ１本
しかないので、どれが１個のプロセッサ、ＤＭＡ転送装
置にのみ接続される。
通常割込み信号及びＤＭＡ転送要求信号はそれぞれ１本
しかないので、どれが１個のプロセッサ、ＤＭＡ転送装
置にのみ接続される。
第３図は従来のＤＭＡ転送装置のシステムを示すブロッ
ク図である。２個のＣＰＵ１ａ，２ａと１個のＤＭＡ転
送装置３ａと、主記憶装置５と、１０制御装ｆ６ａと、
システムバス１１と、ＩＯ装置２１とを含んでいる。こ
のＩＯ制御装置６ａは、ＤＭＡ転送装置３ａにＤＭＡ転
送要求信号ＤＲＱ１９を送りＤＭＡ転送許可信号ＤＡＣ
Ｋ２０をもらい、割込み信号１８をＣＰＵＩに送出する
． 〔発明が解決しようとする課題〕 上述のように従来のシステムでは、ＩＯ制御装置６ａが
１個のプロセッサＣＰＵ１と、ＤＭＡ転送装置３ａとに
のみ接続されているので、他のプロセッサＣＰＵ２がＩ
Ｏ装置２１の制御コマンドを出すことが難しくなるとい
う欠点がある．本発明の目的は、このような欠点を除き
、マルチプロセッサ・システムにおける各プロセッサが
ＩＯ装置に対する制御コマンドを発行出来るようにする
と共に、ＩＯ装置が複数あるＤＭＡ転送装置を使用でき
るようにしたＩＯ制御装置を提供することにある。
ク図である。２個のＣＰＵ１ａ，２ａと１個のＤＭＡ転
送装置３ａと、主記憶装置５と、１０制御装ｆ６ａと、
システムバス１１と、ＩＯ装置２１とを含んでいる。こ
のＩＯ制御装置６ａは、ＤＭＡ転送装置３ａにＤＭＡ転
送要求信号ＤＲＱ１９を送りＤＭＡ転送許可信号ＤＡＣ
Ｋ２０をもらい、割込み信号１８をＣＰＵＩに送出する
． 〔発明が解決しようとする課題〕 上述のように従来のシステムでは、ＩＯ制御装置６ａが
１個のプロセッサＣＰＵ１と、ＤＭＡ転送装置３ａとに
のみ接続されているので、他のプロセッサＣＰＵ２がＩ
Ｏ装置２１の制御コマンドを出すことが難しくなるとい
う欠点がある．本発明の目的は、このような欠点を除き
、マルチプロセッサ・システムにおける各プロセッサが
ＩＯ装置に対する制御コマンドを発行出来るようにする
と共に、ＩＯ装置が複数あるＤＭＡ転送装置を使用でき
るようにしたＩＯ制御装置を提供することにある。
本発明の構成は、複数のプロセッサと複数のＤＭＡ転送
装置とを有するマルチプロセッサ・システムにおけるＩ
Ｏ制御方式において、前記複数のプロセッサのうちコマ
ンドの発行を行うプロセッサを識別するプロセッサＩＤ
によりプロセッサを識別してコマンドを発行したプロセ
ッサに対して割込みを発生し、ＤＭＡ転送装置ＩＤによ
り使用すべきＤＭＡ転送装置を識別し、データ転送時に
前記ＤＭＡ転送装置ＩＤが指定されている場合には、該
当するＤＭＡ転送装置にＤＭＡ転送要求を発行し、前記
ＤＭＡ転送装置からのＤＭＡ転送許可信号によりＤＭＡ
転送を行い、前記ＤＭＡ転送装置ＩＤが指定されていな
い場合には前記ブロセッサＩＤにより指定されたプロセ
ッサに割込みを起こすようにしたことを特徴とする．〔
実施例〕 次に、本発明を図面を用いて説明する．第１図は本発明
の一実施例におけるＤＭＡ転送装置のシステムを説明す
るブロック図であり、ＣＰＵが２個、ＤＭＡ転送装置が
２個のマルチプロセッサシステムを例として説明する．
第１図において、ＣＰＵＩは第１番目のプロセッサ、Ｃ
ＰＵ２は第２番目のプロセッサ、ＤＭＡ３は第１番目の
ＤＭＡ転送装置、ＤＭＡ４は第２番目のＤＭＡ転送装置
、ＭＥＭ５は主記憶装置を示す．システムバス１１は各
プロセッサ１，２、各ＤＭＡ転送装置３，４、主記憶装
置５、ＩＯ制御装置６を接続するためのバスである。こ
のバス１１にはプロセッサＩＤ情報、アドレス情報、リ
ード／ライト情報、メモリ／ＩＯ情報、及びデータが含
まれる。
装置とを有するマルチプロセッサ・システムにおけるＩ
Ｏ制御方式において、前記複数のプロセッサのうちコマ
ンドの発行を行うプロセッサを識別するプロセッサＩＤ
によりプロセッサを識別してコマンドを発行したプロセ
ッサに対して割込みを発生し、ＤＭＡ転送装置ＩＤによ
り使用すべきＤＭＡ転送装置を識別し、データ転送時に
前記ＤＭＡ転送装置ＩＤが指定されている場合には、該
当するＤＭＡ転送装置にＤＭＡ転送要求を発行し、前記
ＤＭＡ転送装置からのＤＭＡ転送許可信号によりＤＭＡ
転送を行い、前記ＤＭＡ転送装置ＩＤが指定されていな
い場合には前記ブロセッサＩＤにより指定されたプロセ
ッサに割込みを起こすようにしたことを特徴とする．〔
実施例〕 次に、本発明を図面を用いて説明する．第１図は本発明
の一実施例におけるＤＭＡ転送装置のシステムを説明す
るブロック図であり、ＣＰＵが２個、ＤＭＡ転送装置が
２個のマルチプロセッサシステムを例として説明する．
第１図において、ＣＰＵＩは第１番目のプロセッサ、Ｃ
ＰＵ２は第２番目のプロセッサ、ＤＭＡ３は第１番目の
ＤＭＡ転送装置、ＤＭＡ４は第２番目のＤＭＡ転送装置
、ＭＥＭ５は主記憶装置を示す．システムバス１１は各
プロセッサ１，２、各ＤＭＡ転送装置３，４、主記憶装
置５、ＩＯ制御装置６を接続するためのバスである。こ
のバス１１にはプロセッサＩＤ情報、アドレス情報、リ
ード／ライト情報、メモリ／ＩＯ情報、及びデータが含
まれる。
プロセッサ（ＣＰＵＩまたはＣＰＵ２＞が■○入出力を
行うとき、プロセッサは使用するＤＭＡ転送装置（ＤＭ
Ａ３またはＤＭＡ４）の番号をＩＤレジスタ１０に書き
込み、対象となるＩＯ装置に対してコマンドを発行する
。ＣＰＵ １はシステムバス１１に自分のプロセッサＩ
Ｄ，転送先アドレス／転送元アドレス、リード／ライト
情報、メモリ／ＩＯ情報、コマンド情報を出力し、■○
制御装置６はシステムバス１１を介して前記の情報を取
り込む。ＩＯ制御装置６はプロセッサＩＤをレジスタ７
に記憶し、コマンド情報の示す動作を行い、コマンドの
実行が終了すると割込み信号ＩＮＴ１８をアクティブに
する。このＩＮＴ１８がアクティブになると論理回路８
はレジスタ７に記憶したプロセッサＩＤによって示され
るＣＰＵの割込み信号ＩＮＴにまたはＩＮ７１３をアク
ティブにする。
行うとき、プロセッサは使用するＤＭＡ転送装置（ＤＭ
Ａ３またはＤＭＡ４）の番号をＩＤレジスタ１０に書き
込み、対象となるＩＯ装置に対してコマンドを発行する
。ＣＰＵ １はシステムバス１１に自分のプロセッサＩ
Ｄ，転送先アドレス／転送元アドレス、リード／ライト
情報、メモリ／ＩＯ情報、コマンド情報を出力し、■○
制御装置６はシステムバス１１を介して前記の情報を取
り込む。ＩＯ制御装置６はプロセッサＩＤをレジスタ７
に記憶し、コマンド情報の示す動作を行い、コマンドの
実行が終了すると割込み信号ＩＮＴ１８をアクティブに
する。このＩＮＴ１８がアクティブになると論理回路８
はレジスタ７に記憶したプロセッサＩＤによって示され
るＣＰＵの割込み信号ＩＮＴにまたはＩＮ７１３をアク
ティブにする。
コマンド情報がリード転送であれば、ＩＯ制御装置６は
このＩＯ制御装置に接続され゜（いるＩＯ装置からデー
タの読出しを行い、データの準備が出来るとレジスタ１
０に記憶されているＤＭＡＩＤをみて、このＤＭＡＩＤ
が指定されてなければ、ＩＮＴ１８をアクティブにしレ
ジスタ７で指定されているプロセッサに割込み（ＩＮＴ
１２またはＩＮＴ１３）をかける．この割込みを受けた
プロセッサ（ＣＰＵ１またはＣＰＵ２＞は自分自身の■
○命令によりデータを読込む。
このＩＯ制御装置に接続され゜（いるＩＯ装置からデー
タの読出しを行い、データの準備が出来るとレジスタ１
０に記憶されているＤＭＡＩＤをみて、このＤＭＡＩＤ
が指定されてなければ、ＩＮＴ１８をアクティブにしレ
ジスタ７で指定されているプロセッサに割込み（ＩＮＴ
１２またはＩＮＴ１３）をかける．この割込みを受けた
プロセッサ（ＣＰＵ１またはＣＰＵ２＞は自分自身の■
○命令によりデータを読込む。
ＤＭＡＩＤが指定されている場合には、ＤＲＱ１９をア
クティブにし、論理回路９はＤＭＡ Ｉ Ｄにより指定
されたＤＭＡ転送装置（ＤＭＡ３またはＤＭＡ４）に対
するＤＭＡ転送要求信号ＤＲＱ１４またはＤＲＱ１６を
アクティブにする．また論理回路９はＤＭＡＩ Ｄによ
り指定されたＤＭＡ転送装置からのＤＭＡ転送許可信号
ＤＡＣＫ１５またはＤＡＣＫ１ ７を選択し、ＤＡＣＫ
２０伝達しＤＭＡ転送許可をＩＯ制御装置６に知らせる
．ＩＯ制御装置６はＤＡＣＫ２０がアクティブになると
準備されたデータをシステムバス１１に出力する。この
システムバス１１上に出力されたデータは、ＤＭＡ転送
装置（ＤＭＡ３またはＤＭＡ４）によりメモリ５に書き
込まれる。
クティブにし、論理回路９はＤＭＡ Ｉ Ｄにより指定
されたＤＭＡ転送装置（ＤＭＡ３またはＤＭＡ４）に対
するＤＭＡ転送要求信号ＤＲＱ１４またはＤＲＱ１６を
アクティブにする．また論理回路９はＤＭＡＩ Ｄによ
り指定されたＤＭＡ転送装置からのＤＭＡ転送許可信号
ＤＡＣＫ１５またはＤＡＣＫ１ ７を選択し、ＤＡＣＫ
２０伝達しＤＭＡ転送許可をＩＯ制御装置６に知らせる
．ＩＯ制御装置６はＤＡＣＫ２０がアクティブになると
準備されたデータをシステムバス１１に出力する。この
システムバス１１上に出力されたデータは、ＤＭＡ転送
装置（ＤＭＡ３またはＤＭＡ４）によりメモリ５に書き
込まれる。
コマンド情報がライト転送であれば、ＩＯ制御装置６は
ＩＯ装置２ｌに書き込み指示を行い書込みの準備が出来
ると、レジスタ１０に記憶されているＤＭＡＩＤをみて
ＤＭＡＩＤが指定されてなければ、ＩＮＴ１８をアクテ
ィブにしレジスタ７で指定されているプロセッサに割込
み（ＩＮＴ１２またはＩＮＴ１３）をかける．この割込
みを受けたプロセッサ（ＣＰＵＩまたはＣＰＵ２）は自
分自身のＩＯ命令によりデータを工０装置２１に書込む
。
ＩＯ装置２ｌに書き込み指示を行い書込みの準備が出来
ると、レジスタ１０に記憶されているＤＭＡＩＤをみて
ＤＭＡＩＤが指定されてなければ、ＩＮＴ１８をアクテ
ィブにしレジスタ７で指定されているプロセッサに割込
み（ＩＮＴ１２またはＩＮＴ１３）をかける．この割込
みを受けたプロセッサ（ＣＰＵＩまたはＣＰＵ２）は自
分自身のＩＯ命令によりデータを工０装置２１に書込む
。
ＤＭＡＩＤが指定されている場合には、ＤＲＱ１９をア
クティブにし、論理回路９はＤＭＡＩＤにより指定され
たＤＭＡ転送装置（ＤＭＡ３またはＤＭＡ４冫に対する
ＤＭＡ転送要求信号ＤＲＱ１４またはＤＲＱ１６をアク
ティブにする．そのＤＭＡ転送装置（ＤＭＡ３またはＤ
ＭＡ４）はメモリ５からデータを読み出し、システムバ
ス１１に出力する．また論理回路９はＤＭＡＩ Ｄによ
り指定されたＤＭＡ転送装置からのＤＭＡ転送許可信号
ＤＡＣＫ１ ５またはＤＡＣＫ１ ７を選択し、ＤＡＣ
Ｋ２０に伝達しＤＭＡ転送許可をＩＯ制御装置６に知ら
せる。ＩＯ制御装置６はＤＡＣＫ２０がアクティブにな
ると、システムバス１１上のデータを読込み■０装置２
１に書込む。
クティブにし、論理回路９はＤＭＡＩＤにより指定され
たＤＭＡ転送装置（ＤＭＡ３またはＤＭＡ４冫に対する
ＤＭＡ転送要求信号ＤＲＱ１４またはＤＲＱ１６をアク
ティブにする．そのＤＭＡ転送装置（ＤＭＡ３またはＤ
ＭＡ４）はメモリ５からデータを読み出し、システムバ
ス１１に出力する．また論理回路９はＤＭＡＩ Ｄによ
り指定されたＤＭＡ転送装置からのＤＭＡ転送許可信号
ＤＡＣＫ１ ５またはＤＡＣＫ１ ７を選択し、ＤＡＣ
Ｋ２０に伝達しＤＭＡ転送許可をＩＯ制御装置６に知ら
せる。ＩＯ制御装置６はＤＡＣＫ２０がアクティブにな
ると、システムバス１１上のデータを読込み■０装置２
１に書込む。
このようにして各プロセッサが任意のＤＭＡ転送装置を
使用し、ＩＯ装置に対してコマンドを発行でき、データ
転送を行うことが出来る。
使用し、ＩＯ装置に対してコマンドを発行でき、データ
転送を行うことが出来る。
第２図は本発明の第２の実施例のブロック図である。第
１の実施例ではシステムバスの形式を単一バス形式とし
たが、このバス形式では１度に１つのプロセッサまたは
ＤＭＡ転送装置しかバスを使用出来ないので、マルチプ
ロセッサの性能を十分出しにくい。そのため本実施例で
は、バス形式をクロスバースイッチ形式のバス３０とし
たものである。
１の実施例ではシステムバスの形式を単一バス形式とし
たが、このバス形式では１度に１つのプロセッサまたは
ＤＭＡ転送装置しかバスを使用出来ないので、マルチプ
ロセッサの性能を十分出しにくい。そのため本実施例で
は、バス形式をクロスバースイッチ形式のバス３０とし
たものである。
この形式のバス３０では、プロセッサまたはＤＭＡ転送
装置それぞれがメモリＭＥＭ５、ＩＯ制御装置６ａへの
接続経路を独立に持つ方式で複数のプロセッサ、ＤＭＡ
転送装置が並行してアクセスを行うことが出来るので、
マルチプロセッサの性能を出すことが出来る。
装置それぞれがメモリＭＥＭ５、ＩＯ制御装置６ａへの
接続経路を独立に持つ方式で複数のプロセッサ、ＤＭＡ
転送装置が並行してアクセスを行うことが出来るので、
マルチプロセッサの性能を出すことが出来る。
以上説明したように本発明によるマルチプロセッサシス
テムにおいては、各プロセッサが１０装置を使用できる
ようになると共に、複数のＤＭＡ転送装置の任意の１つ
を使用することが出来るようになるという効果がある．
テムにおいては、各プロセッサが１０装置を使用できる
ようになると共に、複数のＤＭＡ転送装置の任意の１つ
を使用することが出来るようになるという効果がある．
第１図は本発明の第１の実施例のＤＭＡ転送装置のシス
テムを示すブロック図、第２図は本発明の第２の実施例
のＤＭＡ転送装置のシステム構戒を示すブロック図、第
３図は従来例におけるＤＭＡ転送装置のシステム構成を
示すブロック図である。 １，Ｉａ，２，２ａ−ＣＰＵ、３．３ａ，４−・ＤＭＡ
転送装置、５・・・主記憶装置（ＭＥＭ）６，６ａ・・
・ＩＯ制御装置、７・・・プロセッサＩＤレジスタ、８
．９論理回路、１０・・・ＤＭＡＩＤレジスタ、１１・
・・システムバス、１２，１３．１８・・・割込請信号
、１４，１６．１９・・・ＤＭＡ転送要求信号ＤＲＱ、 １ ５， １ ７， ２ ０・・・ＤＭＡ転送許可 信号ＤＡＣＫ、 ２ １・・・ ＩＯ装置、 ３ ０・・・クロスバ ースイ ッチ型式バス。
テムを示すブロック図、第２図は本発明の第２の実施例
のＤＭＡ転送装置のシステム構戒を示すブロック図、第
３図は従来例におけるＤＭＡ転送装置のシステム構成を
示すブロック図である。 １，Ｉａ，２，２ａ−ＣＰＵ、３．３ａ，４−・ＤＭＡ
転送装置、５・・・主記憶装置（ＭＥＭ）６，６ａ・・
・ＩＯ制御装置、７・・・プロセッサＩＤレジスタ、８
．９論理回路、１０・・・ＤＭＡＩＤレジスタ、１１・
・・システムバス、１２，１３．１８・・・割込請信号
、１４，１６．１９・・・ＤＭＡ転送要求信号ＤＲＱ、 １ ５， １ ７， ２ ０・・・ＤＭＡ転送許可 信号ＤＡＣＫ、 ２ １・・・ ＩＯ装置、 ３ ０・・・クロスバ ースイ ッチ型式バス。
Claims (1)
- 複数のプロセッサと複数のＤＭＡ転送装置とを有する
マルチプロセッサ・システムにおけるＩＯ制御方式にお
いて、前記複数のプロセッサのうちコマンドの発行を行
うプロセッサを識別するプロセッサＩＤによりプロセッ
サを識別してコマンドを発行したプロセッサに対して割
込みを発生し、ＤＭＡ転送装置ＩＤにより使用すべきＤ
ＭＡ転送装置を識別し、データ転送時に前記ＤＭＡ転送
装置ＩＤが指定されている場合には、該当するＤＭＡ転
送装置にＤＭＡ転送要求を発行し、前記ＤＭＡ転送装置
からのＤＭＡ転送許可信号によりＤＭＡ転送を行い、前
記ＤＭＡ転送装置ＩＤが指定されていない場合には前記
プロセッサＩＤにより指定されたプロセッサに割込みを
起こすようにしたことを特徴とするＩＯ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18940589A JPH0353361A (ja) | 1989-07-21 | 1989-07-21 | Ｉｏ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18940589A JPH0353361A (ja) | 1989-07-21 | 1989-07-21 | Ｉｏ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353361A true JPH0353361A (ja) | 1991-03-07 |
Family
ID=16240733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18940589A Pending JPH0353361A (ja) | 1989-07-21 | 1989-07-21 | Ｉｏ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006133968A (ja) * | 2004-11-04 | 2006-05-25 | Fujitsu Ltd | 情報処理装置 |
-
1989
- 1989-07-21 JP JP18940589A patent/JPH0353361A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006133968A (ja) * | 2004-11-04 | 2006-05-25 | Fujitsu Ltd | 情報処理装置 |
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