JPH09198367A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH09198367A JPH09198367A JP8007833A JP783396A JPH09198367A JP H09198367 A JPH09198367 A JP H09198367A JP 8007833 A JP8007833 A JP 8007833A JP 783396 A JP783396 A JP 783396A JP H09198367 A JPH09198367 A JP H09198367A
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- Japan
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- clock signal
- serial
- operation mode
- microcomputer
- mode
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Abstract
(57)【要約】
【課題】 動作モード設定のための端子数を削減するマ
イクロコンピュータ及びノイズ耐性を向上させたマイク
ロコンピュータの提供。 【解決手段】 リセット信号ＲＥＳＥＴがアクティブで
あるときモード選択回路１００の出力信号により暫定の
動作モードを定めておき、リセット信号ＲＥＳＥＴが変
化した後に、シフトレジスタ１０１においてクロック制
御回路１０４から入力されるシフトクロック信号ＳＣＫ
によってデータ入力端子Ｄに入力されたモード設定デー
タを出力端子Ｑ１，Ｑ２，Ｑ３…と順にシフトさせ、出
力端子Ｑ７及びＱ６が“１”，“０”になったときの出
力端子Ｑ１〜Ｑ５の出力信号をラッチ回路１０２ａ〜１
０２ｅにおいてラッチし、動作モードを設定する。
イクロコンピュータ及びノイズ耐性を向上させたマイク
ロコンピュータの提供。 【解決手段】 リセット信号ＲＥＳＥＴがアクティブで
あるときモード選択回路１００の出力信号により暫定の
動作モードを定めておき、リセット信号ＲＥＳＥＴが変
化した後に、シフトレジスタ１０１においてクロック制
御回路１０４から入力されるシフトクロック信号ＳＣＫ
によってデータ入力端子Ｄに入力されたモード設定デー
タを出力端子Ｑ１，Ｑ２，Ｑ３…と順にシフトさせ、出
力端子Ｑ７及びＱ６が“１”，“０”になったときの出
力端子Ｑ１〜Ｑ５の出力信号をラッチ回路１０２ａ〜１
０２ｅにおいてラッチし、動作モードを設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、動作モードを設定
するマイクロコンピュータに関する。
するマイクロコンピュータに関する。
【０００２】
【従来の技術】マイクロコンピュータには複数の動作モ
ードを備えるものが存在する。その中でも特にシングル
チップコンピュータは、外部のＲＯＭに格納した命令に
より動作するプロセッサモード及び内部のＲＯＭに格納
した命令によりシングルチップコンピュータのみで動作
するシングルチップモードの他に複数のテストモード、
エミュレーションモード等の数多くの動作モードを備え
る。そしてこれらの動作モードの設定のために、動作モ
ード毎にモード設定データを定めておき、これをパラレ
ルデータにより１サイクルで受取るための複数の端子を
用意していた。従って、前述のようなマイクロコンピュ
ータは動作モードの多さに相応して端子の数も多くな
る。端子数が多くなることは、チップ面積の増大を惹起
し、このマイクロコンピュータを実装したボードの面積
の縮小を妨げる。
ードを備えるものが存在する。その中でも特にシングル
チップコンピュータは、外部のＲＯＭに格納した命令に
より動作するプロセッサモード及び内部のＲＯＭに格納
した命令によりシングルチップコンピュータのみで動作
するシングルチップモードの他に複数のテストモード、
エミュレーションモード等の数多くの動作モードを備え
る。そしてこれらの動作モードの設定のために、動作モ
ード毎にモード設定データを定めておき、これをパラレ
ルデータにより１サイクルで受取るための複数の端子を
用意していた。従って、前述のようなマイクロコンピュ
ータは動作モードの多さに相応して端子の数も多くな
る。端子数が多くなることは、チップ面積の増大を惹起
し、このマイクロコンピュータを実装したボードの面積
の縮小を妨げる。
【０００３】このため、動作モード毎に定めたモード設
定データをパラレルデータによって入力していたところ
をシリアルデータによって入力し、これをシフトレジス
タによってパラレルデータに変換して、動作モードを設
定すべく構成することにより、動作モード設定のための
端子を大幅に削減する回路及びメモリがそれぞれ特開平
１−１１２１８２号公報及び特開平３−２３８６９４号
公報において提案されている。
定データをパラレルデータによって入力していたところ
をシリアルデータによって入力し、これをシフトレジス
タによってパラレルデータに変換して、動作モードを設
定すべく構成することにより、動作モード設定のための
端子を大幅に削減する回路及びメモリがそれぞれ特開平
１−１１２１８２号公報及び特開平３−２３８６９４号
公報において提案されている。
【０００４】
【発明が解決しようとする課題】前述の回路及びメモリ
は、モード設定データをシリアルデータによって入力す
べく構成することにより、動作モード設定のための端子
を削減し、チップ面積の縮小を実現するが、シリアル／
パラレル変換を行うためにシフトレジスタを用いてい
る。このシフトレジスタにシリアルデータを受信する場
合には、その正常な受信のためにシリアルデータとシフ
トクロック信号とのタイミングを同期させなければなら
ない。また、シフトレジスタにシフトクロック信号を常
時与えた場合、ノイズ等の影響によって動作モードが期
せずして変更されうるので、動作モードの設定時を除い
てシフトクロック信号を停止させておく必要がある。
は、モード設定データをシリアルデータによって入力す
べく構成することにより、動作モード設定のための端子
を削減し、チップ面積の縮小を実現するが、シリアル／
パラレル変換を行うためにシフトレジスタを用いてい
る。このシフトレジスタにシリアルデータを受信する場
合には、その正常な受信のためにシリアルデータとシフ
トクロック信号とのタイミングを同期させなければなら
ない。また、シフトレジスタにシフトクロック信号を常
時与えた場合、ノイズ等の影響によって動作モードが期
せずして変更されうるので、動作モードの設定時を除い
てシフトクロック信号を停止させておく必要がある。
【０００５】一般に、前述の如き性質を有するシフトク
ロック信号は、シリアルデータのタイミング及びシリア
ルデータの出力期間が分かっており、その出力制御が容
易なことからシリアルデータを出力する側から与えられ
る。前記回路及びメモリは、その外部にシフトクロック
信号を供給する手段を必要とするものであって、このこ
とはこのマイクロコンピュータを実装したボードの面積
を縮小するという本来の目的に背反することになり兼ね
ないといえる。
ロック信号は、シリアルデータのタイミング及びシリア
ルデータの出力期間が分かっており、その出力制御が容
易なことからシリアルデータを出力する側から与えられ
る。前記回路及びメモリは、その外部にシフトクロック
信号を供給する手段を必要とするものであって、このこ
とはこのマイクロコンピュータを実装したボードの面積
を縮小するという本来の目的に背反することになり兼ね
ないといえる。
【０００６】一般に、マイクロコンピュータにはその事
象又は演算の歩調を合わせるためのクロック信号が外部
から与えられている。また通常、シリアルデータを出力
する側にも前記クロック信号が入力され、シリアルデー
タを出力する側はこのクロック信号とタイミングを同期
させたシフトクロック信号を前記シリアルデータと共に
前記マイクロコンピュータへ出力している。そこで、こ
のクロック信号をシフトクロック信号として用い、シフ
トクロック信号を供給する手段を省くことが考えられる
が、クロック信号は電源投入直後にパルス幅が安定して
いないので、シリアルデータの正常な受信が保証されな
いという問題が存在する。
象又は演算の歩調を合わせるためのクロック信号が外部
から与えられている。また通常、シリアルデータを出力
する側にも前記クロック信号が入力され、シリアルデー
タを出力する側はこのクロック信号とタイミングを同期
させたシフトクロック信号を前記シリアルデータと共に
前記マイクロコンピュータへ出力している。そこで、こ
のクロック信号をシフトクロック信号として用い、シフ
トクロック信号を供給する手段を省くことが考えられる
が、クロック信号は電源投入直後にパルス幅が安定して
いないので、シリアルデータの正常な受信が保証されな
いという問題が存在する。
【０００７】ところで、シングルチップコンピュータ
は、その品質管理のための動作テストモード，耐環境試
験モード等のテストモードを備えるが、これらのテスト
モードは通常使用されるプロセッサモード及びシングル
チップモードとは動作が著しく異なる。したがって、こ
のコンピュータが組込まれた製品を使用する者の操作に
よりテストモードへ誤って移行することを防止しておく
必要がある。
は、その品質管理のための動作テストモード，耐環境試
験モード等のテストモードを備えるが、これらのテスト
モードは通常使用されるプロセッサモード及びシングル
チップモードとは動作が著しく異なる。したがって、こ
のコンピュータが組込まれた製品を使用する者の操作に
よりテストモードへ誤って移行することを防止しておく
必要がある。
【０００８】また、一方で近年のチップの微細化傾向が
チップのノイズに対する耐性を低下せしめ、パルス状の
ノイズによって動作モードが変更されうることが問題に
なっている。本発明はこのような従来の問題点を解決す
べくなされたものであって、シリアル／パラレル変換の
ためのクロック信号の入力を必要としない、すなわちシ
リアル／パラレル変換のためのクロック端子を省くこと
が可能なマイクロコンピュータの提供を目的とする。ま
た、特定の動作モードを設定することが可能な期間を限
定してノイズに対する耐性の向上及びテストモードの誤
設定の防止を実現するマイクロコンピュータの提供を目
的とする。
チップのノイズに対する耐性を低下せしめ、パルス状の
ノイズによって動作モードが変更されうることが問題に
なっている。本発明はこのような従来の問題点を解決す
べくなされたものであって、シリアル／パラレル変換の
ためのクロック信号の入力を必要としない、すなわちシ
リアル／パラレル変換のためのクロック端子を省くこと
が可能なマイクロコンピュータの提供を目的とする。ま
た、特定の動作モードを設定することが可能な期間を限
定してノイズに対する耐性の向上及びテストモードの誤
設定の防止を実現するマイクロコンピュータの提供を目
的とする。
【０００９】
【課題を解決するための手段】第１発明のマイクロコン
ピュータは、シリアルデータ入力端子から入力されたシ
リアルデータを直並列変換回路にてパラレルデータに変
換し、該パラレルデータに基づいて動作モードを設定す
るマイクロコンピュータにおいて、リセット信号がアク
ティブであるときの前記シリアルデータ入力端子のレベ
ルに応じて設定すべき動作モードを選択する選択手段
と、該選択手段により選択した動作モードを設定する動
作モード設定手段と、リセット信号がアクティブからノ
ンアクティブへ変化したことを検出する検出手段と、該
検出手段によりリセット信号の変化を検出した後に、外
部から与えられるクロック信号に同期する内部クロック
信号を前記直並列変換回路へ供給する内部クロック供給
手段とを備え、リセット信号の変化を検出した後に入力
されるシリアルデータを前記直並列変換回路においてパ
ラレルデータに変換し、該パラレルデータにより規定さ
れる動作モードを前記動作モード設定手段に設定すべく
なしたことを特徴とする。
ピュータは、シリアルデータ入力端子から入力されたシ
リアルデータを直並列変換回路にてパラレルデータに変
換し、該パラレルデータに基づいて動作モードを設定す
るマイクロコンピュータにおいて、リセット信号がアク
ティブであるときの前記シリアルデータ入力端子のレベ
ルに応じて設定すべき動作モードを選択する選択手段
と、該選択手段により選択した動作モードを設定する動
作モード設定手段と、リセット信号がアクティブからノ
ンアクティブへ変化したことを検出する検出手段と、該
検出手段によりリセット信号の変化を検出した後に、外
部から与えられるクロック信号に同期する内部クロック
信号を前記直並列変換回路へ供給する内部クロック供給
手段とを備え、リセット信号の変化を検出した後に入力
されるシリアルデータを前記直並列変換回路においてパ
ラレルデータに変換し、該パラレルデータにより規定さ
れる動作モードを前記動作モード設定手段に設定すべく
なしたことを特徴とする。
【００１０】このマイクロコンピュータは、リセット信
号がアクティブであるときのシリアルデータ入力端子の
レベルに応じて暫定の動作モードを設定することにより
このマイクロコンピュータのリセット動作直後の正常な
動作を確保しておき、前記リセット信号のアクティブか
らノンアクティブへの変化を検出してから内部クロック
信号を前記直並列変換回路に与えてシリアルデータの受
信を開始し、このシリアルデータに基づき改めて動作モ
ードを設定する。
号がアクティブであるときのシリアルデータ入力端子の
レベルに応じて暫定の動作モードを設定することにより
このマイクロコンピュータのリセット動作直後の正常な
動作を確保しておき、前記リセット信号のアクティブか
らノンアクティブへの変化を検出してから内部クロック
信号を前記直並列変換回路に与えてシリアルデータの受
信を開始し、このシリアルデータに基づき改めて動作モ
ードを設定する。
【００１１】つまり、従来はマイクロコンピュータのク
ロック信号とは異なるシリアル／パラレル変換のための
クロック信号に基づきシリアル／パラレル変換を行って
いたところを、リセット信号が変化した後のマイクロコ
ンピュータのクロック信号を用いてシリアル／パラレル
変換を行うために、シリアル／パラレル変換のためのク
ロック信号を必要とせず、従ってシリアル／パラレル変
換のためのクロック端子を省くことができるのである。
ロック信号とは異なるシリアル／パラレル変換のための
クロック信号に基づきシリアル／パラレル変換を行って
いたところを、リセット信号が変化した後のマイクロコ
ンピュータのクロック信号を用いてシリアル／パラレル
変換を行うために、シリアル／パラレル変換のためのク
ロック信号を必要とせず、従ってシリアル／パラレル変
換のためのクロック端子を省くことができるのである。
【００１２】第２発明のマイクロコンピュータは、外部
から与えられるクロック信号を計数するカウンタと、該
カウンタにより所定クロック数を計数した後に、内部ク
ロック供給手段による内部クロック信号の供給開始を制
御する手段とを備えることを特徴とする。
から与えられるクロック信号を計数するカウンタと、該
カウンタにより所定クロック数を計数した後に、内部ク
ロック供給手段による内部クロック信号の供給開始を制
御する手段とを備えることを特徴とする。
【００１３】このマイクロコンピュータは、クロック信
号のパルス幅が不安定である電源投入直後からそのパル
ス幅が安定するまでのクロック数を予め設定しておき、
電源投入直後に生成される所定クロック数の間待機した
後、シリアル受信を開始することにより、シリアルデー
タの正常な受信を確保し、受信したシリアルデータに基
づき動作モードを設定する。つまり、第１発明に係るマ
イクロコンピュータの正常な動作モード設定を確保する
のである。
号のパルス幅が不安定である電源投入直後からそのパル
ス幅が安定するまでのクロック数を予め設定しておき、
電源投入直後に生成される所定クロック数の間待機した
後、シリアル受信を開始することにより、シリアルデー
タの正常な受信を確保し、受信したシリアルデータに基
づき動作モードを設定する。つまり、第１発明に係るマ
イクロコンピュータの正常な動作モード設定を確保する
のである。
【００１４】第３発明のマイクロコンピュータは、直並
列変換回路により所定のスタートビットを含むシリアル
データを変換して得たパラレルデータの所定ビットから
前記スタートビットを検出するスタートビット検出手段
と、該スタートビット検出手段によりスタートビットを
検出したとき、内部クロック供給手段による内部クロッ
ク信号の供給停止を制御する手段とを備えることを特徴
とする。
列変換回路により所定のスタートビットを含むシリアル
データを変換して得たパラレルデータの所定ビットから
前記スタートビットを検出するスタートビット検出手段
と、該スタートビット検出手段によりスタートビットを
検出したとき、内部クロック供給手段による内部クロッ
ク信号の供給停止を制御する手段とを備えることを特徴
とする。
【００１５】このマイクロコンピュータは、シリアルデ
ータ入力端子のレベルに応じて暫定の動作モードを設定
した後に受信したシリアルデータをパラレルデータに変
換し、このパラレルデータの所定ビット位置にスタート
ビットを検出したときのそのパラレルデータに基づき動
作モードを設定する。また所定ビット位置にスタートビ
ットを検出した後は内部クロック信号の供給を停止させ
ることによりノイズの影響等によって誤って動作モード
が設定されない様にする。
ータ入力端子のレベルに応じて暫定の動作モードを設定
した後に受信したシリアルデータをパラレルデータに変
換し、このパラレルデータの所定ビット位置にスタート
ビットを検出したときのそのパラレルデータに基づき動
作モードを設定する。また所定ビット位置にスタートビ
ットを検出した後は内部クロック信号の供給を停止させ
ることによりノイズの影響等によって誤って動作モード
が設定されない様にする。
【００１６】第４発明のマイクロコンピュータは、直並
列変換回路により所定のスタートビットを含むシリアル
データを変換して得たパラレルデータの所定ビット位置
から前記スタートビットを検出するスタートビット検出
手段と、該スタートビット検出手段によりスタートビッ
トを検出したとき、内部クロック供給手段による内部ク
ロック信号の供給停止を制御する手段とを備え、カウン
タにより第１クロック数を計数した後に内部クロック信
号を供給し、カウンタの計数値が第１クロック数から第
２クロック数にある間にスタートビットが検出されない
場合、内部クロック信号の供給を停止すべくなしたこと
を特徴とする。
列変換回路により所定のスタートビットを含むシリアル
データを変換して得たパラレルデータの所定ビット位置
から前記スタートビットを検出するスタートビット検出
手段と、該スタートビット検出手段によりスタートビッ
トを検出したとき、内部クロック供給手段による内部ク
ロック信号の供給停止を制御する手段とを備え、カウン
タにより第１クロック数を計数した後に内部クロック信
号を供給し、カウンタの計数値が第１クロック数から第
２クロック数にある間にスタートビットが検出されない
場合、内部クロック信号の供給を停止すべくなしたこと
を特徴とする。
【００１７】このマイクロコンピュータは、電源投入直
後からクロック信号のパルス幅が安定するまでの時間に
相当する第１クロック数及び電源投入直後からモード設
定データを入力する制限時間としての第２クロック数を
予め設定しておき、カウンタの計数値が第１クロック数
から第２クロック数にある間に動作モードを規定するシ
リアルデータの入力が完了しない場合には、動作モード
の設定が行われなかったものとして、第２クロック数以
降にノイズの影響等によって誤って入力されたスタート
ビットに基づき動作モードが設定されることが無い様
に、動作モードの設定を終了する。
後からクロック信号のパルス幅が安定するまでの時間に
相当する第１クロック数及び電源投入直後からモード設
定データを入力する制限時間としての第２クロック数を
予め設定しておき、カウンタの計数値が第１クロック数
から第２クロック数にある間に動作モードを規定するシ
リアルデータの入力が完了しない場合には、動作モード
の設定が行われなかったものとして、第２クロック数以
降にノイズの影響等によって誤って入力されたスタート
ビットに基づき動作モードが設定されることが無い様
に、動作モードの設定を終了する。
【００１８】
【発明の実施の形態】図１は本発明に係るマイクロコン
ピュータの要部ブロック図である。図において、９８は
シリアルのモード設定データＭＯＤＥを入力するモード
データ入力端子である。９９はリセット信号を入力する
リセット端子である。
ピュータの要部ブロック図である。図において、９８は
シリアルのモード設定データＭＯＤＥを入力するモード
データ入力端子である。９９はリセット信号を入力する
リセット端子である。
【００１９】１００はモードデータ入力端子９８及びリ
セット端子９９と接続してあるモード選択回路であっ
て、２つのＮＯＴ回路１００ａ，１００ｄ及び２つのＮ
ＡＮＤ回路１００ｂ，１００ｃからなっており、リセッ
ト端子９９はＮＯＴ回路１００ａの入力端子と接続して
あって、ＮＯＴ回路１００ａの出力端子はＮＡＮＤ回路
１００ｂ，１００ｃのそれぞれの一の入力端子と接続し
てある。モードデータ入力端子９８はＮＡＮＤ回路１０
０ｂの他の入力端子及びＮＯＴ回路１００ｄの入力端子
と接続してあって、ＮＯＴ回路１００ｄの出力端子は、
ＮＡＮＤ回路１００ｃの他の入力端子と接続してある。
ＮＡＮＤ回路１００ｂの出力端子はＤフリップフロップ
を用いてなるラッチ回路１０２ａ〜１０２ｅのセット端
子Ｓと接続し、ＮＡＮＤ回路１００ｃの出力端子はラッ
チ回路１０２ａ〜１０２ｅのリセット端子Ｒと接続して
ある。
セット端子９９と接続してあるモード選択回路であっ
て、２つのＮＯＴ回路１００ａ，１００ｄ及び２つのＮ
ＡＮＤ回路１００ｂ，１００ｃからなっており、リセッ
ト端子９９はＮＯＴ回路１００ａの入力端子と接続して
あって、ＮＯＴ回路１００ａの出力端子はＮＡＮＤ回路
１００ｂ，１００ｃのそれぞれの一の入力端子と接続し
てある。モードデータ入力端子９８はＮＡＮＤ回路１０
０ｂの他の入力端子及びＮＯＴ回路１００ｄの入力端子
と接続してあって、ＮＯＴ回路１００ｄの出力端子は、
ＮＡＮＤ回路１００ｃの他の入力端子と接続してある。
ＮＡＮＤ回路１００ｂの出力端子はＤフリップフロップ
を用いてなるラッチ回路１０２ａ〜１０２ｅのセット端
子Ｓと接続し、ＮＡＮＤ回路１００ｃの出力端子はラッ
チ回路１０２ａ〜１０２ｅのリセット端子Ｒと接続して
ある。
【００２０】また、ＮＯＴ回路１００ａの出力端子から
出力されたリセットの反転信号バーＲＥＳＥＴは、７ビ
ットのシフトレジスタ１０１のリセット入力端子ＣＬＲ
へ与えられ、モードデータ入力端子９８から入力された
モード設定データＭＯＤＥはモード選択回路１００を通
してシフトレジスタ１０１のシリアルのデータ入力端子
Ｄへ与えられる。
出力されたリセットの反転信号バーＲＥＳＥＴは、７ビ
ットのシフトレジスタ１０１のリセット入力端子ＣＬＲ
へ与えられ、モードデータ入力端子９８から入力された
モード設定データＭＯＤＥはモード選択回路１００を通
してシフトレジスタ１０１のシリアルのデータ入力端子
Ｄへ与えられる。
【００２１】シフトレジスタ１０１はモード設定データ
ＭＯＤＥを入力するシリアルのデータ入力端子Ｄ、シフ
トレジスタ１０１の各ビットをパラレルデータとして出
力する出力端子Ｑ１〜Ｑ７、シフトクロック信号ＳＣＫ
を入力するクロック入力端子ＣＬＫ及びリセットの反転
信号バーＲＥＳＥＴを入力するリセット入力端子ＣＬＲ
を備える。
ＭＯＤＥを入力するシリアルのデータ入力端子Ｄ、シフ
トレジスタ１０１の各ビットをパラレルデータとして出
力する出力端子Ｑ１〜Ｑ７、シフトクロック信号ＳＣＫ
を入力するクロック入力端子ＣＬＫ及びリセットの反転
信号バーＲＥＳＥＴを入力するリセット入力端子ＣＬＲ
を備える。
【００２２】シフトレジスタ１０１の出力端子Ｑ１〜Ｑ
５はそれぞれラッチ回路１０２ａ〜１０２ｅの各データ
入力端子Ｄと接続してある。ラッチ回路１０２ａ〜１０
２ｅはそれぞれ、クロック入力端子Ｔに書込み信号ＷＲ
を入力されたときにシフトレジスタ１０１の出力端子Ｑ
１〜Ｑ５のビットをラッチする。ラッチ回路１０２ａ〜
１０２ｅのそれぞれにおいてラッチされた値により動作
モードが規定され、そのそれぞれの出力端子Ｑからの出
力信号Ｍ４〜Ｍ０は図示しないＩ／Ｏポート制御部へ出
力される。このＩ／Ｏポート制御部はＩ／Ｏポートが外
部に接続したメモリへアクセスするプロセッサモードに
おいては、外部メモリのアドレスを指定するためのアド
レスポート及びデータを読出し又は書込むためのデータ
ポートの役割を担い、またあるテストモードにおいては
マイクロコンピュータの外部からマイクロコンピュータ
内部のメモリへデータを書込み又は前記メモリからマイ
クロコンピュータの外部へ読出しするためのポートとし
ての役割を担うべく制御する。
５はそれぞれラッチ回路１０２ａ〜１０２ｅの各データ
入力端子Ｄと接続してある。ラッチ回路１０２ａ〜１０
２ｅはそれぞれ、クロック入力端子Ｔに書込み信号ＷＲ
を入力されたときにシフトレジスタ１０１の出力端子Ｑ
１〜Ｑ５のビットをラッチする。ラッチ回路１０２ａ〜
１０２ｅのそれぞれにおいてラッチされた値により動作
モードが規定され、そのそれぞれの出力端子Ｑからの出
力信号Ｍ４〜Ｍ０は図示しないＩ／Ｏポート制御部へ出
力される。このＩ／Ｏポート制御部はＩ／Ｏポートが外
部に接続したメモリへアクセスするプロセッサモードに
おいては、外部メモリのアドレスを指定するためのアド
レスポート及びデータを読出し又は書込むためのデータ
ポートの役割を担い、またあるテストモードにおいては
マイクロコンピュータの外部からマイクロコンピュータ
内部のメモリへデータを書込み又は前記メモリからマイ
クロコンピュータの外部へ読出しするためのポートとし
ての役割を担うべく制御する。
【００２３】シフトレジスタ１０１の出力端子Ｑ６及び
Ｑ７（ＬＳＢ）はスタートビット検出回路１０３と接続
している。スタートビット検出回路１０３はＮＯＴ回路
及びＮＡＮＤ回路からなり、シフトレジスタ１０１の出
力端子Ｑ６をＮＯＴ回路の入力端子に接続し、その出力
端子及びシフトレジスタ１０１の出力端子Ｑ７をＮＡＮ
Ｄ回路のそれぞれの入力端子へ接続してある。ＮＡＮＤ
回路の出力信号は、ラッチタイミング制御信号ａとして
クロック制御回路１０４へ与えられる。
Ｑ７（ＬＳＢ）はスタートビット検出回路１０３と接続
している。スタートビット検出回路１０３はＮＯＴ回路
及びＮＡＮＤ回路からなり、シフトレジスタ１０１の出
力端子Ｑ６をＮＯＴ回路の入力端子に接続し、その出力
端子及びシフトレジスタ１０１の出力端子Ｑ７をＮＡＮ
Ｄ回路のそれぞれの入力端子へ接続してある。ＮＡＮＤ
回路の出力信号は、ラッチタイミング制御信号ａとして
クロック制御回路１０４へ与えられる。
【００２４】クロック制御回路１０４は、４進カウンタ
１０４ａ，１０４ｃ及びゲート１０４ｂからなり、４進
カウンタ１０４ａには、クロック信号Ｘin及びリセット
の反転信号バーＲＥＳＥＴが与えられる。４進カウンタ
１０４ａの出力信号は４進カウンタ１０４ｃ及びゲート
１０４ｂへ与えられ、４進カウンタ１０４ｃの出力はゲ
ート１０４ｂへ与えられる。また、ゲート１０４ｂには
クロック信号Ｘin及びラッチタイミング制御信号ａが与
えられている。
１０４ａ，１０４ｃ及びゲート１０４ｂからなり、４進
カウンタ１０４ａには、クロック信号Ｘin及びリセット
の反転信号バーＲＥＳＥＴが与えられる。４進カウンタ
１０４ａの出力信号は４進カウンタ１０４ｃ及びゲート
１０４ｂへ与えられ、４進カウンタ１０４ｃの出力はゲ
ート１０４ｂへ与えられる。また、ゲート１０４ｂには
クロック信号Ｘin及びラッチタイミング制御信号ａが与
えられている。
【００２５】クロック制御回路１０４のゲート１０４ｂ
の出力信号はシフトクロック信号ＳＣＫとしてシフトレ
ジスタ１０１のクロック入力端子ＣＬＫへ与えられ、ス
タートビット検出回路１０３から入力されたラッチタイ
ミング制御信号ａはクロック制御回路１０４を通して書
込み信号ＷＲとしてラッチ回路１０２ａ〜１０２ｅのク
ロック入力端子Ｔへ与えられる。
の出力信号はシフトクロック信号ＳＣＫとしてシフトレ
ジスタ１０１のクロック入力端子ＣＬＫへ与えられ、ス
タートビット検出回路１０３から入力されたラッチタイ
ミング制御信号ａはクロック制御回路１０４を通して書
込み信号ＷＲとしてラッチ回路１０２ａ〜１０２ｅのク
ロック入力端子Ｔへ与えられる。
【００２６】シフトレジスタ１０１はクロック制御回路
１０４から入力されるシフトクロック信号ＳＣＫによっ
てデータ入力端子Ｄに入力されたモード設定データを出
力端子Ｑ１，Ｑ２，Ｑ３…と順を追ってシフトさせる。
なお、本実施の形態においてはスタートビットを
“１”，“０”と定めてあり、スタートビット検出回路
１０３はシフトレジスタ１０１の出力端子Ｑ７，Ｑ６が
それぞれ“１”，“０”であるときにのみラッチタイミ
ング制御信号ａとして“０”を出力し、これ以外の組合
わせにおいては“１”を出力する。
１０４から入力されるシフトクロック信号ＳＣＫによっ
てデータ入力端子Ｄに入力されたモード設定データを出
力端子Ｑ１，Ｑ２，Ｑ３…と順を追ってシフトさせる。
なお、本実施の形態においてはスタートビットを
“１”，“０”と定めてあり、スタートビット検出回路
１０３はシフトレジスタ１０１の出力端子Ｑ７，Ｑ６が
それぞれ“１”，“０”であるときにのみラッチタイミ
ング制御信号ａとして“０”を出力し、これ以外の組合
わせにおいては“１”を出力する。
【００２７】クロック制御回路１０４は、リセット信号
ＲＥＳＥＴがアクティブからノンアクティブへ変化した
こと、すなわちリセットの反転信号バーＲＥＳＥＴがノ
ンアクティブからアクティブへ変化したことを検出する
と、４進カウンタ１０４ａにおいて４サイクル計数した
後にゲート１０４ｂを開いてクロック信号Ｘinをシフト
クロック信号ＳＣＫとしてシフトレジスタ１０１のクロ
ック入力端子ＣＬＫへ出力する。そしてラッチタイミン
グ制御信号ａが“０”になったときにゲート１０４ｂを
閉じてシフトクロック信号ＳＣＫの出力を停止し、これ
と同時に書込み信号ＷＲをラッチ回路１０２ａ〜１０２
ｅのクロック入力端子Ｔへ与える。また、リセット信号
の変化から４進カウンタ１０４ｃにおいて４サイクル、
すなわち４進カウンタ１０４ａにおいて１６サイクル計
数した場合にもゲート１０４ｂを閉じる。
ＲＥＳＥＴがアクティブからノンアクティブへ変化した
こと、すなわちリセットの反転信号バーＲＥＳＥＴがノ
ンアクティブからアクティブへ変化したことを検出する
と、４進カウンタ１０４ａにおいて４サイクル計数した
後にゲート１０４ｂを開いてクロック信号Ｘinをシフト
クロック信号ＳＣＫとしてシフトレジスタ１０１のクロ
ック入力端子ＣＬＫへ出力する。そしてラッチタイミン
グ制御信号ａが“０”になったときにゲート１０４ｂを
閉じてシフトクロック信号ＳＣＫの出力を停止し、これ
と同時に書込み信号ＷＲをラッチ回路１０２ａ〜１０２
ｅのクロック入力端子Ｔへ与える。また、リセット信号
の変化から４進カウンタ１０４ｃにおいて４サイクル、
すなわち４進カウンタ１０４ａにおいて１６サイクル計
数した場合にもゲート１０４ｂを閉じる。
【００２８】図２、図３は前述のマイクロコンピュータ
の動作モード設定動作を示すタイミング図であって、図
２はシリアルのモード設定データＭＯＤＥに基づき動作
モードを設定したときのタイミング図であり、図３はモ
ード設定データＭＯＤＥが入力されなかったときのタイ
ミング図である。なお、図２，３においてリセット信号
ＲＥＳＥＴはローアクティブである。
の動作モード設定動作を示すタイミング図であって、図
２はシリアルのモード設定データＭＯＤＥに基づき動作
モードを設定したときのタイミング図であり、図３はモ
ード設定データＭＯＤＥが入力されなかったときのタイ
ミング図である。なお、図２，３においてリセット信号
ＲＥＳＥＴはローアクティブである。
【００２９】本実施の形態においてリセット信号ＲＥＳ
ＥＴがアクティブであるときにモードデータ入力端子９
８のレベルが“Ｌ”である場合は、シングルチップモー
ドとしてラッチ回路１０２ａ〜１０２ｅのそれぞれに
“０”をセットし、モードデータ入力端子９８のレベル
が“Ｈ”である場合は、プロセッサモードとしてラッチ
回路１０２ａ〜１０２ｅのそれぞれに“１”をセットす
べくなしてある。
ＥＴがアクティブであるときにモードデータ入力端子９
８のレベルが“Ｌ”である場合は、シングルチップモー
ドとしてラッチ回路１０２ａ〜１０２ｅのそれぞれに
“０”をセットし、モードデータ入力端子９８のレベル
が“Ｈ”である場合は、プロセッサモードとしてラッチ
回路１０２ａ〜１０２ｅのそれぞれに“１”をセットす
べくなしてある。
【００３０】さて、図２のリセット信号ＲＥＳＥＴがア
クティブになったｔ１において、モードデータ入力端子
９８のレベルが“Ｌ”であるので、ラッチ回路１０２ａ
〜１０２ｅにはそれぞれ“０”がセットされ、シングル
チップモードに設定される。
クティブになったｔ１において、モードデータ入力端子
９８のレベルが“Ｌ”であるので、ラッチ回路１０２ａ
〜１０２ｅにはそれぞれ“０”がセットされ、シングル
チップモードに設定される。
【００３１】リセット信号ＲＥＳＥＴがアクティブから
ノンアクティブへ変化すると、ＮＯＴ回路１００ａの出
力信号が“Ｌ”から“Ｈ”になり、これを検出した４進
カウンタ１０４ａはクロック信号Ｘinの計数を開始する
（時刻ｔ２）。４進カウンタ１０４ａは４サイクル計数
する都度、出力信号をゲート１０４ｂ及び４進カウンタ
１０４ｃへ与える。４進カウンタ１０４ａが計数を開始
してから４サイクル経過した時刻ｔ３において、クロッ
ク制御回路１０４はゲート１０４ｂを開いてクロック信
号Ｘinをシフトクロック信号ＳＣＫとして出力し、これ
をシフトレジスタ１０１のクロック入力端子ＣＬＫへ与
える。
ノンアクティブへ変化すると、ＮＯＴ回路１００ａの出
力信号が“Ｌ”から“Ｈ”になり、これを検出した４進
カウンタ１０４ａはクロック信号Ｘinの計数を開始する
（時刻ｔ２）。４進カウンタ１０４ａは４サイクル計数
する都度、出力信号をゲート１０４ｂ及び４進カウンタ
１０４ｃへ与える。４進カウンタ１０４ａが計数を開始
してから４サイクル経過した時刻ｔ３において、クロッ
ク制御回路１０４はゲート１０４ｂを開いてクロック信
号Ｘinをシフトクロック信号ＳＣＫとして出力し、これ
をシフトレジスタ１０１のクロック入力端子ＣＬＫへ与
える。
【００３２】シフトクロック信号ＳＣＫがシフトレジス
タ１０１へ供給されている間、シフトレジスタ１０１は
モード設定データＭＯＤＥを１ビットずつデータ入力端
子から取込み、順にシフトさせる。シフトレジスタ１０
１の出力端子Ｑ７，Ｑ６が“１”，“０”であるとき、
これをスタートビットと識別したスタートビット検出回
路１０３はラッチタイミング制御信号ａを出力し、これ
をクロック制御回路１０４へ与える。クロック制御回路
１０４は入力されたラッチタイミング制御信号ａを書込
み信号ＷＲとしてラッチ回路１０２ａ〜１０２ｅのクロ
ック入力端子Ｔへ与える。この時刻ｔ４においてゲート
１０４ｂを閉じてシフトクロック信号ＳＣＫの供給を停
止し、この時のシフトレジスタ１０１の出力端子Ｑ１〜
Ｑ５の出力がラッチ回路１０２ａ〜１０２ｅに取込まれ
て動作モードが設定される。なお、時刻ｔ１においてモ
ードデータ入力端子９８が“Ｈ”である場合には、ラッ
チ回路１０２ａ〜１０２ｅはそれぞれ“１”にセットさ
れ、全ビットが“１”に対応するプロセッサモードに設
定される。
タ１０１へ供給されている間、シフトレジスタ１０１は
モード設定データＭＯＤＥを１ビットずつデータ入力端
子から取込み、順にシフトさせる。シフトレジスタ１０
１の出力端子Ｑ７，Ｑ６が“１”，“０”であるとき、
これをスタートビットと識別したスタートビット検出回
路１０３はラッチタイミング制御信号ａを出力し、これ
をクロック制御回路１０４へ与える。クロック制御回路
１０４は入力されたラッチタイミング制御信号ａを書込
み信号ＷＲとしてラッチ回路１０２ａ〜１０２ｅのクロ
ック入力端子Ｔへ与える。この時刻ｔ４においてゲート
１０４ｂを閉じてシフトクロック信号ＳＣＫの供給を停
止し、この時のシフトレジスタ１０１の出力端子Ｑ１〜
Ｑ５の出力がラッチ回路１０２ａ〜１０２ｅに取込まれ
て動作モードが設定される。なお、時刻ｔ１においてモ
ードデータ入力端子９８が“Ｈ”である場合には、ラッ
チ回路１０２ａ〜１０２ｅはそれぞれ“１”にセットさ
れ、全ビットが“１”に対応するプロセッサモードに設
定される。
【００３３】図３においてリセット信号ＲＥＳＥＴがア
クティブになった時刻ｔ１１から、リセット信号ＲＥＳ
ＥＴのアクティブからノンアクティブへの変化を検出
し、４進カウンタ１０４ａにおいて４サイクル計数後の
時刻ｔ１３までの動作は、前述の図２の時刻ｔ１から時
刻ｔ３までの動作と同一である。
クティブになった時刻ｔ１１から、リセット信号ＲＥＳ
ＥＴのアクティブからノンアクティブへの変化を検出
し、４進カウンタ１０４ａにおいて４サイクル計数後の
時刻ｔ１３までの動作は、前述の図２の時刻ｔ１から時
刻ｔ３までの動作と同一である。
【００３４】時刻ｔ１３以降、シフトクロック信号ＳＣ
Ｋがシフトレジスタ１０１へ供給されている間、モード
設定データＭＯＤＥはシフトレジスタ１０１へ取込まれ
る。この間、４進カウンタ１０４ａ，１０４ｃはクロッ
ク信号Ｘinを計数しており、リセット信号ＲＥＳＥＴが
変化してから１６サイクル以内にラッチタイミング制御
信号ａの入力がない場合にはシフトクロック信号ＳＣＫ
の出力を停止させて、以後シリアルのモード設定データ
による動作モードの設定を禁止する（時刻ｔ１４）。こ
の場合、動作モードは時刻ｔ１１において設定されたシ
ングルチップモードに確定する。
Ｋがシフトレジスタ１０１へ供給されている間、モード
設定データＭＯＤＥはシフトレジスタ１０１へ取込まれ
る。この間、４進カウンタ１０４ａ，１０４ｃはクロッ
ク信号Ｘinを計数しており、リセット信号ＲＥＳＥＴが
変化してから１６サイクル以内にラッチタイミング制御
信号ａの入力がない場合にはシフトクロック信号ＳＣＫ
の出力を停止させて、以後シリアルのモード設定データ
による動作モードの設定を禁止する（時刻ｔ１４）。こ
の場合、動作モードは時刻ｔ１１において設定されたシ
ングルチップモードに確定する。
【００３５】なお、本発明に係るマイクロコンピュータ
を製品に組込む場合に、プロセッサモード及びシングル
チップモードを規定するモード設定データにそれぞれ全
ての桁のビット値が同じである“０００００”又は“１
１１１１”のいずれかを対応させ、テストモードを規定
するモード設定データを前記２つのそれと違えて定めて
おき、モードデータ入力端子９８に高低２種類の固定電
位を切替えスイッチによって選択的に与えるべくなし、
モードデータ入力端子９８から入力されるモード設定デ
ータを“０００００”又は“１１１１１”の２種類に限
定することによって、この製品の使用者がテストモード
を設定することを防止することが可能である。
を製品に組込む場合に、プロセッサモード及びシングル
チップモードを規定するモード設定データにそれぞれ全
ての桁のビット値が同じである“０００００”又は“１
１１１１”のいずれかを対応させ、テストモードを規定
するモード設定データを前記２つのそれと違えて定めて
おき、モードデータ入力端子９８に高低２種類の固定電
位を切替えスイッチによって選択的に与えるべくなし、
モードデータ入力端子９８から入力されるモード設定デ
ータを“０００００”又は“１１１１１”の２種類に限
定することによって、この製品の使用者がテストモード
を設定することを防止することが可能である。
【００３６】
【発明の効果】以上のように本発明によれば、リセット
信号がアクティブからノンアクティブへ変化したことを
検出した後にシフトレジスタへ与えるクロック信号に基
づきシリアルデータを受信すべく構成することによっ
て、動作モードの設定のためのシフトクロック信号を入
力するシフトクロック端子を削減することができる。ま
た、シフトクロック信号の供給期間を制御して動作モー
ドを設定可能な期間を限定することによりノイズに対す
る耐性を向上させるだけでなく、オペレータによるテス
トモードの誤設定を防止することができる。
信号がアクティブからノンアクティブへ変化したことを
検出した後にシフトレジスタへ与えるクロック信号に基
づきシリアルデータを受信すべく構成することによっ
て、動作モードの設定のためのシフトクロック信号を入
力するシフトクロック端子を削減することができる。ま
た、シフトクロック信号の供給期間を制御して動作モー
ドを設定可能な期間を限定することによりノイズに対す
る耐性を向上させるだけでなく、オペレータによるテス
トモードの誤設定を防止することができる。
【００３７】さらに、本発明に係るマイクロコンピュー
タを製品に組込む場合に、使用者が設定可能な動作モー
ドのモード設定データを、全ての桁のビット値を同一に
定め、テストモードのモード設定データを前記設定可能
な動作モードのそれと違えて定めておき、シリアルデー
タを入力する端子に固定電位を与えるべくなすことによ
り、この製品の使用者がテストモードを設定することを
防止することができる。
タを製品に組込む場合に、使用者が設定可能な動作モー
ドのモード設定データを、全ての桁のビット値を同一に
定め、テストモードのモード設定データを前記設定可能
な動作モードのそれと違えて定めておき、シリアルデー
タを入力する端子に固定電位を与えるべくなすことによ
り、この製品の使用者がテストモードを設定することを
防止することができる。
【図１】 本発明のマイクロコンピュータを示す要部ブ
ロック図である。
ロック図である。
【図２】 本発明のマイクロコンピュータの動作を示す
タイミング図である。
タイミング図である。
【図３】 本発明のマイクロコンピュータの動作を示す
タイミング図である。
タイミング図である。
９８ モードデータ入力端子、９９ リセット端子、１
００ モード選択回路、１０１ シフトレジスタ、１０
２ａ〜１０２ｅ ラッチ回路、１０３ スタートビット
検出回路、１０４ クロック制御回路。
００ モード選択回路、１０１ シフトレジスタ、１０
２ａ〜１０２ｅ ラッチ回路、１０３ スタートビット
検出回路、１０４ クロック制御回路。
Claims (4)
- 【請求項１】 シリアルデータ入力端子から入力された
シリアルデータを直並列変換回路にてパラレルデータに
変換し、該パラレルデータに基づいて動作モードを設定
するマイクロコンピュータにおいて、 リセット信号がアクティブであるときの前記シリアルデ
ータ入力端子のレベルに応じて設定すべき動作モードを
選択する選択手段と、 該選択手段により選択した動作モードを設定する動作モ
ード設定手段と、 リセット信号がアクティブからノンアクティブへ変化し
たことを検出する検出手段と、 該検出手段によりリセット信号の変化を検出した後に、
外部から与えられるクロック信号に同期する内部クロッ
ク信号を前記直並列変換回路へ供給する内部クロック供
給手段とを備え、 リセット信号の変化を検出した後に入力されるシリアル
データを前記直並列変換回路においてパラレルデータに
変換し、該パラレルデータにより規定される動作モード
を前記動作モード設定手段に設定すべくなしたことを特
徴とするマイクロコンピュータ。 - 【請求項２】 外部から与えられるクロック信号を計数
するカウンタと、 該カウンタにより所定クロック数を計数した後に、内部
クロック供給手段による内部クロック信号の供給開始を
制御する手段とを備える請求項１記載のマイクロコンピ
ュータ。 - 【請求項３】 直並列変換回路により所定のスタートビ
ットを含むシリアルデータを変換して得たパラレルデー
タの所定ビットから前記スタートビットを検出するスタ
ートビット検出手段と、 該スタートビット検出手段によりスタートビットを検出
したとき、内部クロック供給手段による内部クロック信
号の供給停止を制御する手段とを備える請求項１又は２
記載のマイクロコンピュータ。 - 【請求項４】 直並列変換回路により所定のスタートビ
ットを含むシリアルデータを変換して得たパラレルデー
タの所定ビット位置から前記スタートビットを検出する
スタートビット検出手段と、 該スタートビット検出手段によりスタートビットを検出
したとき、内部クロック供給手段による内部クロック信
号の供給停止を制御する手段とを備え、 カウンタにより第１クロック数を計数した後に内部クロ
ック信号を供給し、カウンタの計数値が第１クロック数
から第２クロック数にある間にスタートビットが検出さ
れない場合、内部クロック信号の供給を停止すべくなし
た請求項２記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00783396A JP3669750B2 (ja) | 1996-01-19 | 1996-01-19 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00783396A JP3669750B2 (ja) | 1996-01-19 | 1996-01-19 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198367A true JPH09198367A (ja) | 1997-07-31 |
| JP3669750B2 JP3669750B2 (ja) | 2005-07-13 |
Family
ID=11676614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00783396A Expired - Fee Related JP3669750B2 (ja) | 1996-01-19 | 1996-01-19 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3669750B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008250802A (ja) * | 2007-03-30 | 2008-10-16 | Mitsumi Electric Co Ltd | 半導体集積回路装置およびそれへのモード設定方法 |
-
1996
- 1996-01-19 JP JP00783396A patent/JP3669750B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008250802A (ja) * | 2007-03-30 | 2008-10-16 | Mitsumi Electric Co Ltd | 半導体集積回路装置およびそれへのモード設定方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3669750B2 (ja) | 2005-07-13 |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
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