JPH09198894A - 半導体記憶装置およびそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルが正常であるか不安定であるかを
容易かつ迅速にテストできる半導体記憶装置およびその
テスト方法を提供する。 【解決手段】 各ビット線対ＢＬ，／ＢＬ間にゲート幅
Ｗが小さなＰチャネルＭＯＳトランジスタ１を接続す
る。全メモリセルＭＣにデータ「１」を書込み、全メモ
リセルＭＣを活性化させた後に、ＰチャネルＭＯＳトラ
ンジスタ１を導通させて不安定メモリセルのデータを
「０」に反転させる。次に、各メモリセルのデータを順
次読出して、データ「１」を記憶しているメモリセルを
正常と判定し、データ「０」を記憶しているメモリセル
を不安定メモリセルと判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置お
よびそのテスト方法に関し、特に、第１の記憶状態から
第２の記憶状態に反転しやすい不安定メモリセルを選別
するためのテストモードを有する半導体記憶装置および
そのテスト方法に関する。

【０００２】

【従来の技術】図４は従来のスタティックランダムアク
セスメモリ（以下、ＳＲＡＭと称す）の構成を示すブロ
ック図である。

【０００３】図４を参照して、このＳＲＡＭは、行列状
に配列された複数（説明の簡単化のため４つとする）の
メモリセルＭＣ１〜ＭＣ４と、各行に対応して設けられ
たワード線ＷＬ１，ＷＬ２と、各列に対応して設けられ
たビット線対ＢＬ１，／ＢＬ１；ＢＬ２，／ＢＬ２とを
備える。

【０００４】また、このＳＲＡＭは、ビット線ＢＬ１〜
／ＢＬ２を所定の電位に充電するためのビット線負荷３
１〜３４と、読出動作時にビット線対ＢＬ１，／ＢＬ
１；ＢＬ２，／ＢＬ２間の電位をイコライズするための
イコライザ３５，３６と、ビット線対ＢＬ１，／ＢＬ
１；ＢＬ２，／ＢＬ２とデータ信号入出力線対ＩＯ，／
ＩＯとを接続するための列選択ゲート３７，３８とを備
える。

【０００５】ビット線負荷３１〜３４の各々は、電源電
位Ｖｃｃのライン（以下、電源ラインと称す）６０と対
応のビット線ＢＬ１〜／ＢＬ２の一端との間にダイオー
ド接続されたＮチャネルＭＯＳトランジスタで構成され
る。イコライザ３５，３６の各々は、対応のビット線対
ＢＬ１，／ＢＬ１；ＢＬ２，／ＢＬ２の間に接続され、
そのゲートがビット線イコライズ信号／ＢＬＥＱを受け
るＰチャネルＭＯＳトランジスタで構成される。列選択
ゲート３７は、ビット線ＢＬ１の他端とデータ信号入出
力線ＩＯの一端の間に接続されたＮチャネルＭＯＳトラ
ンジスタと、ビット線／ＢＬ１の他端とデータ信号入出
力線／ＩＯの一端の間に接続されたＮチャネルＭＯＳト
ランジスタとを含み、２つのＮチャネルＭＯＳトランジ
スタのゲートは列選択線ＣＳＬ１の一端に接続される。
列選択ゲート３８は、ビット線ＢＬ２の他端とデータ信
号入出力線ＩＯの一端の間に接続されたＮチャネルＭＯ
Ｓトランジスタと、ビット線／ＢＬ２の他端とデータ信
号入出力線／ＩＯの一端の間に接続されたＮチャネルＭ
ＯＳトランジスタとを含み、２つのＮチャネルＭＯＳト
ランジスタのゲートは列選択線ＣＳＬ２の一端に接続さ
れる。

【０００６】さらに、このＳＲＡＭは、行デコーダ３
９、制御回路４０、列デコーダ４１、書込回路４２およ
び読出回路４３を備える。行デコーダ３９は、外部から
与えられる行アドレス信号に従って複数のワード線ＷＬ
１，ＷＬ２のうちのいずれかのワード線を活性化レベル
の「Ｈ」レベルに立上げる。制御回路４０は、外部から
与えられる制御信号に従ってＳＲＡＭ全体を制御する。
列デコーダ４１は、外部から与えられる列アドレス信号
に従って複数の列選択線ＣＳＬ１，ＣＳＬ２のうちのい
ずれかの列選択線を活性化レベルの「Ｈ」レベルに立上
げる。

【０００７】書込回路４２および読出回路４３は、とも
にデータ信号入出力線対ＩＯ，／ＩＯの他端に接続され
る。書込回路４２は、データ入力端子４４を介して外部
から与えられたデータを、行デコーダ３９および列デコ
ーダ４１によって選択されたメモリセルに書込む。読出
回路４３は、行デコーダ３９および列デコーダ４１によ
って選択されたメモリセルからの読出データを、データ
出力端子４５を介して外部に出力する。

【０００８】次に、図４に示したＳＲＡＭの動作につい
て説明する。書込動作時は、行デコーダ３９によってた
とえばワード線ＷＬ１が活性化レベルの「Ｈ」レベルに
立上げられて、メモリセルＭＣ１，ＭＣ２が活性化され
る。次いで、列デコーダ４１によってたとえば列選択線
ＣＳＬ１が活性化レベルの「Ｈ」レベルに立上げられて
列選択ゲート３７が導通し、活性化されたメモリセルＭ
Ｃ１がビット線対ＢＬ１，／ＢＬ１およびデータ信号入
出力線対ＩＯ，／ＩＯを介して書込回路４２に接続され
る。

【０００９】書込回路４２は、外部から与えられたデー
タに従って、データ信号入出力線対ＩＯ，／ＩＯのうち
の一方を「Ｈ」レベルにし、他方を「Ｌ」レベルにして
メモリセルＭＣ１にデータを書込む。ワード線ＷＬ１お
よび列選択線ＣＳＬ１が「Ｌ」レベルに立下げられる
と、メモリセルＭＣ１にデータが記憶される。

【００１０】読出動作時は、列デコーダ４１によってた
とえば列選択線ＣＳＬ１が活性化レベルの「Ｈ」レベル
に立上げられて列選択ゲート３７が導通し、ビット線対
ＢＬ１，／ＢＬ１がデータ信号入出力線対ＩＯ，／ＩＯ
を介して読出回路４３に接続される。次いで、ビット線
イコライズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベ
ルになってイコライザ３５，３６が導通し、ビット線Ｂ
Ｌ１と／ＢＬ１、ＢＬ２と／ＢＬ２の電位がそれぞれイ
コライズされる。ビット線イコライズ信号／ＢＬＥＱが
非活性化レベルの「Ｈ」レベルになってイコライザ３
５，３６が非導通になった後、行デコーダ３９によって
たとえばワード線ＷＬ１が活性化レベルの「Ｈ」レベル
に立上げられて、メモリセルＭＣ１，ＭＣ２が活性化さ
れる。これにより、メモリセルＭＣ１が記憶しているデ
ータに応じてビット線対ＢＬ１，／ＢＬ１のうちの一方
からメモリセルＭＣ１に電流が流入し、応じてデータ信
号入出力線対ＩＯ，／ＩＯのうちの一方の電位が低下す
る。読出回路４３は、データ信号入出力線対ＩＯと／Ｉ
Ｏの電位を比較し、比較結果に応じたデータをデータ信
号出力端子４５を介して外部に出力する。

【００１１】次に、ＳＲＡＭのメモリセルの構成および
その記憶動作について説明する。図５は、図４のメモリ
セルＭＣ１の構成を示す回路図である。図５を参照し
て、このメモリセルＭＣ１は、負荷抵抗素子５１，５
２、ドライバトランジスタ５３，５４、アクセストラン
ジスタ５５，５６および記憶ノードＮ１，Ｎ２を含む。
負荷抵抗素子５１，５２は、それぞれ電源ライン６０と
記憶ノードＮ１，Ｎ２の間に接続される。ドライバトラ
ンジスタ５３，５４は、それぞれ記憶ノードＮ１，Ｎ２
と接地電位ＧＮＤのライン（以下、接地ラインと称す）
６１との間に接続され、各々のゲートはそれぞれ記憶ノ
ードＮ２，Ｎ１に接続される。アクセストランジスタ５
５，５６は、それぞれ記憶ノードＮ１，Ｎ２とビット線
ＢＬ１，／ＢＬ１の間に接続され、各々のゲートはとも
にワード線ＷＬ１に接続される。

【００１２】メモリセルＭＣ１は、クロスカップルされ
た２つのインバータを含むフリップフロップで構成され
ている。ここで、この２つのインバータとは、ワード線
ＷＬ１が非活性化レベルの「Ｌ」レベルであってメモリ
セルＭＣ１が活性化されていない場合は、負荷抵抗素子
５１およびドライバトランジスタ５３からなるインバー
タと、負荷抵抗素子５２およびドライバトランジスタ５
４からなるインバータを意味し、ワード線ＷＬ１が活性
化レベルの「Ｈ」レベルであってメモリセルＭＣ１が活
性化されている場合は、ビット線負荷３１、アクセスト
ランジスタ５５およびドライバトランジスタ５３からな
るインバータと、ビット線負荷３２、アクセストランジ
スタ５６およびドライバトランジスタ５４からなるイン
バータとを意味する。

【００１３】図６は、この２つのインバータの入出力伝
達特性を示す図である。まず、ビット線負荷３２、アク
セストランジスタ５６およびドライバトランジスタ５４
で構成されるインバータについて考える。この場合、記
憶ノードＮ１と接地ライン６１の間の電圧Ｖ１がインバ
ータの入力電圧となり、記憶ノードＮ２と接地ライン６
１の間の電圧Ｖ２がインバータの出力電圧となる。入力
電圧Ｖ１を０Ｖから徐々に増大させていくと、０≦Ｖ１
≦Ｖｔｈ（Ｖｔｈはドライバトランジスタ５２のしきい
値電圧である）の範囲ではドライバトランジスタ５４が
非導通になり出力電圧Ｖ２はＶｃｃ−Ｖｔｈ（Ｖｔｈは
ビット線負荷３２のしきい値電圧である）となる。入力
電圧Ｖ１がＶｔｈを超えると、ドライバトランジスタ５
４が入力電圧Ｖ１に応じた導通抵抗値で導通し、図中の
曲線Ａで示すように、出力電圧Ｖ２が急に減少し、その
後なだらかに減少する。このとき、出力電圧Ｖ２は、ビ
ット線負荷３２およびアクセストランジスタ５６とドラ
イバトランジスタ５４とで電源電圧Ｖｃｃを分圧した値
になっている。

【００１４】ビット線負荷３１、アクセストランジスタ
５５およびドライバトランジスタ５３で構成されるイン
バータは、上述したインバータと入力および出力が逆転
した関係にあるので、その入出力伝達特性は図６０の曲
線Ｂで示されることとなる。

【００１５】この２つの曲線ＡとＢの２つの交点Ｓ１と
Ｓ２が、メモリセルＭＣ１が活性化されたときの安定点
となる。点Ｓ１は、Ｖ１が「Ｈ」レベルでＶ２が「Ｌ」
レベルであり、メモリセルＭＣ１にデータ「１」が記憶
されている状態を示している。点Ｓ２は、Ｖ１が「Ｌ」
レベルでＶ２が「Ｈ」レベルであり、メモリセルＭＣ１
にデータ「０」が記憶されている状態を示している。メ
モリセルＭＣ１のセル状態を、たとえば安定点Ｓ１から
Ｓ２に移動させるには、上述したように、書込回路４２
により、ビット線ＢＬ１を「Ｌ」レベルにしビット線／
ＢＬ１を「Ｈ」レベルにすればよい。

【００１６】曲線ＡとＢの交点Ｍは準安定点であり、セ
ル状態がＶ１とＶ２が等しいときこの点Ｍで安定する
が、通常はＶ１とＶ２の微小な差により安定点Ｓ１とＳ
２のうちのどちらかに移動する。

【００１７】メモリセルＭＣ１が活性化されていない記
憶保持状態では、上述したとおり、メモリセルＭＣ１
は、負荷抵抗素子５１およびドライバトランジスタ５３
からなるインバータと負荷抵抗素子５２およびドライバ
トランジスタ５４からなるインバータとで構成される。
この場合、メモリセルＭＣ１のセル状態は図６の安定点
Ｐ１またはＰ２にある。すなわち、メモリセルＭＣ１は
データ「１」を記憶している場合は、セル状態はＶ１＝
Ｖｃｃ，Ｖ２＝０の点Ｐ１にあり、メモリセルＭＣ１が
データ「０」を記憶している場合は、セル状態がＶ１＝
０，Ｖ２＝Ｖｃｃの点Ｐ２にある。

【００１８】今、メモリセルＭＣ１にデータ「１」が記
憶されていてセル状態が安定点Ｐ１にあるとする。読出
動作時においてメモリセルＭＣ１が活性化されると、セ
ル状態は点Ｐ１から点Ｓ１に移動する。データの読出し
が終了してメモリセルＭＣ１が非活性化されると、セル
状態は点Ｓ１から点Ｐ１′を介して点Ｐ１に戻る。メモ
リセルＭＣ１にデータ「０」が記憶されている場合は、
同様に、セル状態はＰ２→Ｓ２→Ｐ２′→Ｐ２の軌跡を
なす。

【００１９】メモリセルＭＣ１は、曲線ＡとＢで囲まれ
た部分の面積が同等で十分大きくなるように設計され
る。曲線ＡとＢで囲まれた部分の面積が大きいほど、メ
モリセルＭＣ１を構成するフリップフロップは反転しに
くくなり安定に動作する。他のメモリセルＭＣ２〜ＭＣ
４も同様である。

【００２０】

【発明が解決しようとする課題】ところで、フォトリソ
グラフィー工程の仕上がり寸法がばらついて、たとえば
図５のドライバトランジスタ５３のゲート幅Ｗが設計値
よりもΔＷだけ大きくなった場合、ドライバトランジス
タ５３の導通抵抗値が設計値よりも低くなる。この場
合、ビット線負荷３１、アクセストランジスタ５５およ
びドライバトランジスタ５３で構成されるインバータの
出力電圧Ｖ１が図６に比べて低くなり、図７に示すよう
に、曲線ＡとＢの交点ＭがＶ１＝Ｖ２の直線よりも下側
に位置するようになる。

【００２１】このようなメモリセルＭＣは、通常の条件
では正常に動作するが、同じ列の他のメモリセルＭＣの
読出動作が連続的に行なわれると、記憶ノードＮ１，Ｎ
２の電位がビット線ＢＬ，／ＢＬの電位の影響を受け、
セル状態が点Ｓ１から点Ｓ２に移動してしまう。

【００２２】このような不安定なメモリセルＭＣは、通
常の条件では正常に動作するので、このメモリセルＭＣ
を選別するには極めて複雑なテストパターンを用いて長
時間のテストを行なう必要があり、生産上の問題になっ
ている。

【００２３】それゆえに、この発明の主たる目的は、メ
モリセルが正常であるが不安定であるかを容易かつ迅速
にテストできる半導体記憶装置およびそのテスト方法を
提供することである。

【００２４】

【課題を解決するための手段】この発明の半導体記憶装
置は、第１の記憶状態から第２の記憶状態に反転しやす
い不安定メモリセルを選別するためのテストモードを有
する半導体記憶装置であって、行列状に配列された複数
のメモリセル、各行に対応して設けられたワード線、各
列に対応して設けられたビット線対、各ビット線に対応
して設けられたビット線負荷、および各ビット線対間に
接続され、前記テストモード時において前記ワード線に
よって前記複数のメモリセルが活性化された後に導通
し、前記第１の記憶状態が書込まれた前記複数のメモリ
セルのうち前記不安定メモリセルの記憶状態を反転させ
るためのトランジスタを備えたことを特徴としている。

【００２５】この半導体記憶装置では、全メモリセルに
第１の記憶状態が書込まれ、全メモリセルが活性化され
た後に導通し、不安定メモリセルの記憶状態を反転させ
るためのトランジスタが設けられる。したがって、不安
定メモリセルの記憶状態を反転させた後に、各メモリセ
ルの記憶状態を読出すことにより不安定メモリセルを容
易に選別することができる。よって、複雑なテストパタ
ーンが必要であった従来に比べ、各メモリセルが正常で
あるか不安定であるかを容易かつ迅速にテストできる。

【００２６】また、前記トランジスタは、前記複数のメ
モリセルが活性化された後に入力されるテスト信号に応
答して飽和状態で導通することとしてもよい。これによ
り、構成の簡単化が図られる。

【００２７】また、さらに、前記複数のメモリセルが活
性化された後に入力されるテスト信号に応答して、電源
電位と接地電位の間の所定電位を出力する電位発生手段
を備え、前記トランジスタは、前記電位発生手段から前
記所定の電位が入力されたことに応じて未飽和状態で導
通することとしてもよい。この場合は、トランジスタの
ゲート長が長くてもよいので、トランジスタを容易に製
造できる。

【００２８】また、前記電位発生手段は、さらに、読出
動作時において選択されたメモリセルが活性化される直
前に各ビット線対の電位をイコライズするためのイコラ
イズ信号に応答して、電源電位または接地電位を出力
し、前記トランジスタは、さらに、前記電位発生手段か
ら電源電位または接地電位が入力されたことに応じて飽
和状態で導通することとしてもよい。この場合は、トラ
ンジスタがイコライザを兼ねるので、レイアウト面積が
小さくてすむ。

【００２９】また、この発明の半導体記憶装置のテスト
方法は、行列状に配列された複数のメモリセル、各行に
対応して設けられたワード線、各列に対応して設けられ
たビット線対、および各ビット線に対応して設けられた
ビット線負荷を備えた半導体記憶装置において、各メモ
リセルが正常であるか第１の記憶状態から第２の記憶状
態に判定しやすい不安定メモリセルであるかをテストす
る方法であって、各ビット線対間にトランジスタを接続
し、全メモリセルに前記第１の記憶状態を書込み、全メ
モリセルを活性化させた後に前記トランジスタを導通さ
せて前記不安定メモリセルの記憶状態を反転させ、その
後、各メモリセルの記憶状態を読出して、前記第１の記
憶状態のメモリセルを正常と判定し前記第２の記憶状態
のメモリセルを不安定メモリセルと判定することを特徴
としている。

【００３０】この半導体記憶装置のテスト方法では、各
ビット線間にトランジスタを接続し、全メモリセルに第
１の記憶状態を書込み、全メモリセルを活性化させた後
にトランジスタを導通させて不安定メモリセルの記憶状
態を反転させる。そして、各メモリセルの記憶状態を読
出して記憶状態が反転しているメモリセルを不安定メモ
リセルと判定する。したがって、複雑なテストパターン
が必要であった従来に比べ、各メモリセルが正常である
か不安定であるかを容易かつ迅速にテストすることがで
きる。

【００３１】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１によ
るＳＲＡＭの要部の構成を示す回路図である。

【００３２】図１を参照して、このＳＲＡＭが従来のＳ
ＲＡＭと異なる点は、ビット線対ＢＬ１，／ＢＬ１；Ｂ
Ｌ２，／ＢＬ２の各々の間にテストモード時のみに使用
されるＰチャネルＭＯＳトランジスタ１が接続されてい
る点である。ＰチャネルＭＯＳトランジスタ１のゲート
にはテストモード信号／ＴＥＳＴが入力される。テスト
信号／ＴＥＳＴは、図４の制御回路４０または外部から
入力される。

【００３３】また、ビット線負荷３１〜３４を構成する
ＮチャネルＭＯＳトランジスタ、イコライザ３５，３６
を構成するＰチャネルＭＯＳトランジスタ、ドライバト
ランジスタ５３，５４を構成するＮチャネルＭＯＳトラ
ンジスタ、アクセストランジスタ５５，５６を構成する
ＮチャネルＭＯＳトランジスタ、およびＰチャネルＭＯ
Ｓトランジスタ１のゲート幅Ｗ（μｍ）／ゲート長Ｌ
（μｍ）の設計値は、それぞれ１０／０．８、２０／
０．６、１．８／０．６、０．６／０．６および２／２
となっている。負荷抵抗素子５１，５２の抵抗値の設計
値は、ともに４テラオームとなっている。

【００３４】次に、このＳＲＡＭのテスト方法について
説明する。まず、全メモリセルＭＣ１〜ＭＣ４にデータ
「１」を書込む。すなわち、メモリセルＭＣ１〜ＭＣ４
の各々の記憶ノードＮ１を「Ｈ」レベルとし記憶ノード
Ｎ２を「Ｌ」レベルとする。このとき、正常なメモリセ
ルではセル状態は図６の点Ｐ１にあり、ドライバトラン
ジスタ５３のゲート幅Ｗが設計値よりもΔＷだけ大きな
不安定メモリセルではセル状態は図７の点Ｐ１にある。

【００３５】次に、テストモード信号／ＴＥＳＴを活性
化レベルの「Ｌ」レベルに立下げてＰチャネルＭＯＳト
ランジスタ１を飽和状態で導通させる。この状態で、行
アドレスをインクリメントして全ワード線ＷＬ１，ＷＬ
２を活性化レベルの「Ｈ」レベルとし、全メモリセルＭ
Ｃ１〜ＭＣ４を活性化させる。このとき、ＰチャネルＭ
ＯＳトランジスタ１のサイズがＷ／Ｌ＝２／２とイコラ
イザ３５，３６のサイズＷ／Ｌ＝２０／０．６に比べて
小さいので、ビット線ＢＬ１と／ＢＬ１、ＢＬ２と／Ｂ
Ｌ２の各々は弱くイコライズされ、メモリセルＭＣ１〜
ＭＣ４の各々の記憶ノードＮ１，Ｎ２の電位Ｖ１，Ｖ２
は極力Ｖ１＝Ｖ２の直線に近づこうとする。このとき、
正常なメモリセルのセル状態は図６の準安定点Ｍより少
し下側になり、不安定なメモリセルのセル状態は図７の
Ｖ１＝Ｖ２の直線と準安定点Ｍの間になる。

【００３６】次いで、行アドレスのインクリメントを中
止し全ワード線ＷＬ１，ＷＬ２を非活性化レベルの
「Ｌ」レベルにして、全メモリセルＭＣ１〜ＭＣ４を非
活性化させる。このとき、正常なメモリセルのセル状態
は図６の点Ｓ１，Ｐ１′を介して点Ｐ１に移動し、不安
定なメモリセルのセル状態は、図７の点Ｓ２，Ｐ２′を
介して点Ｐ２に移動する。すなわち、正常なメモリセル
のデータは「１」となるが、不安定なメモリセルのデー
タは「０」に反転する。

【００３７】次に、テストモード信号／ＴＥＳＴを非活
性化レベルの「Ｈ」レベルに立上げてＰチャネルＭＯＳ
トランジスタ１を非導通にし、弱いイコライズを終了す
る。この後、各メモリセルＭＣ１〜ＭＣ４のデータを順
次読出し、データ「１」を記憶しているメモリセルＭＣ
を正常と判定し、データ「０」を記憶しているメモリセ
ルＭＣを不安定メモリセルと判定する。

【００３８】次に、全メモリセルＭＣ１〜ＭＣ４にデー
タ「０」を書込んで同様のテストを行なう。これによ
り、たとえばドライバトランジスタ５４のゲート幅Ｗが
設計値よりもΔＷだけ大きくて、セル状態が点Ｓ２から
Ｓ１に反転しやすい不安定メモリセルが選別される。不
安定メモリセルは、たとえばスペアのメモリセルによっ
て置換される。

【００３９】この実施の形態では、全メモリセルＭＣ１
〜ＭＣ４に同じデータを書込んだ後、弱いイコライズを
行なって不安定メモリセルのデータを反転させるので、
各メモリセルＭＣ１〜ＭＣ４のデータを読出すことによ
り不安定メモリセルを容易に選別できる。

【００４０】［実施の形態２］図２は、この発明の実施
の形態２によるＳＲＡＭの要部の構成を示す回路図であ
る。

【００４１】図２を参照して、このＳＲＡＭが従来のＳ
ＲＡＭと異なる点は、ビット線対ＢＬ１，／ＢＬ１；Ｂ
Ｌ２，／ＢＬ２の各々の間にテストモード時のみに使用
されるＰチャネルＭＯＳトランジスタ２が接続されてい
る点と、電位発生回路２１が新たに設けられている点で
ある。

【００４２】電位発生回路２１は、ＰチャネルＭＯＳト
ランジスタ３、ＮチャネルＭＯＳトランジスタ４，５お
よびインバータ６を含む。ＰチャネルＭＯＳトランジス
タ３は、電源ライン６０とＰチャネルＭＯＳトランジス
タ２のゲート（ノードＮ３）との間に接続される。Ｎチ
ャネルＭＯＳトランジスタ４は、ノードＮ３と接地ライ
ン６１の間に接続される。ＮチャネルＭＯＳトランジス
タ５は、電源ライン６０とノードＮ３の間に接続され
る。テストモード信号／ＴＥＳＴは、インバータ６を介
してＭＯＳトランジスタ３，４，５のゲートに入力され
る。

【００４３】また、ビット線負荷３１〜３４を構成する
ＮチャネルＭＯＳトランジスタ、イコライザ３５，３６
を構成するＰチャネルＭＯＳトランジスタ、ドライバト
ランジスタ５３，５４を構成するＮチャネルＭＯＳトラ
ンジスタ、アクセストランジスタ５５，５６を構成する
ＮチャネルＭＯＳトランジスタ、およびＰチャネルＭＯ
Ｓトランジスタ２のゲート幅Ｗ（μｍ）／ゲート長Ｌ
（μｍ）の設計値は、それぞれ１０／０．８、２０／
０．６、１．８／０．６、０．６／０．６および２０／
０．６となっている。負荷抵抗素子５１，５２の抵抗値
の設計値は、ともに４テラオームとなっている。

【００４４】テストモード信号／ＴＥＳＴが非活性化レ
ベルの「Ｈ」レベルであるときは、ＰチャネルＭＯＳト
ランジスタ３が導通し、ＮチャネルＭＯＳトランジスタ
４，５が非導通になり、ノードＮ３は電源電位Ｖｃｃと
なり、ＰチャネルＭＯＳトランジスタ２は非導通とな
る。したがって、ビット線ＢＬ１と／ＢＬ１、ＢＬ２と
／ＢＬ２の弱いイコライズは行なわれない。

【００４５】テストモード信号／ＴＥＳＴが活性化レベ
ルの「Ｌ」レベルに立下がると、ＰチャネルＭＯＳトラ
ンジスタ３が非導通になり、ＮチャネルＭＯＳトランジ
スタ４，５が導通し、ノードＮ３はＮチャネルＭＯＳト
ランジスタ４の導通抵抗値Ｒ４とＮチャネルＭＯＳトラ
ンジスタ５の導通抵抗Ｒ５とによって電源電位Ｖｃｃが
分圧された電位Ｖｃｃ×Ｒ４／（Ｒ４＋Ｒ５）となる。
これにより、ＰチャネルＭＯＳトランジスタ２は未飽和
状態で導通し、ビット線ＢＬ１と／ＢＬ１、ＢＬ２と／
ＢＬ２の弱いイコライズが行なわれる。

【００４６】テスト時の弱いイコライズがＰチャネルＭ
ＯＳトランジスタ１の代わりにＰチャネルＭＯＳトラン
ジスタ２によって行なわれるほかは実施の形態１と同じ
である。

【００４７】この実施の形態でも、実施の形態１と同じ
効果が得られる。 ［実施の形態３］図３は、この発明の実施の形態３によ
るＳＲＡＭの要部の構成を示す回路図である。

【００４８】図３を参照して、このＳＲＡＭが従来のＳ
ＲＡＭと異なる点は、電位発生回路２２が新たに設けら
れている点と、イコライザ３５，３６を構成するＰチャ
ネルＭＯＳトランジスタのゲートにビット線イコライズ
信号／ＢＬＥＱに代えて電位発生回路２２の出力電位が
入力される点である。

【００４９】電位発生回路２２は、ＰチャネルＭＯＳト
ランジスタ７、ＮチャネルＭＯＳトランジスタ８，９、
インバータ１０およびＮＡＮＤゲート１１を含む。Ｐチ
ャネルＭＯＳトランジスタ７は、イコライザ３５，３６
を構成するＰチャネルＭＯＳトランジスタのゲート（ノ
ードＮ４）と電源ライン６０の間に接続される。Ｎチャ
ネルＭＯＳトランジスタ８は、ノードＮ４と接地ライン
６１の間に接続される。ＮチャネルＭＯＳトランジスタ
９は、電源ライン６０とノードＮ４の間に接続される。
テストモード信号／ＴＥＳＴは、インバータ１０を介し
てＮチャネルＭＯＳトランジスタ９のゲートに入力され
るとともに、ＮＡＮＤゲート１１の一方入力ノードに入
力される。ビット線イコライズ信号／ＢＬＥＱはＮＡＮ
Ｄゲート１１の他方入力ノードに入力される。ＮＡＮＤ
ゲート１１の出力は、ＭＯＳトランジスタ７，８のゲー
トに入力される。

【００５０】また、ビット線負荷３２〜３４を構成する
ＮチャネルＭＯＳトランジスタ、イコライザ３５，３６
を構成するＰチャネルＭＯＳトランジスタ、ドライバト
ランジスタ５３，５４を構成するＮチャネルＭＯＳトラ
ンジスタ、およびアクセストランジスタ５５，５６を構
成するＮチャネルＭＯＳトランジスタのゲート幅Ｗ（μ
ｍ）／ゲート長Ｌ（μｍ）の設計値は、それぞれ１０／
０．８、２０／０．６、１．８／０．６および０．６／
０．６となっている。負荷抵抗素子５１，５２の抵抗値
の設計値は、ともに４テラオームとなっている。

【００５１】テストモード信号／ＴＥＳＴおよびビット
線イコライズ信号／ＢＬＥＱがともに非活性化レベルの
「Ｈ」レベルであるときはＰチャネルＭＯＳトランジス
タ７が導通し、ＮチャネルＭＯＳトランジスタ８，９が
非導通になり、ノードＮ４は電源電位Ｖｃｃとなり、Ｐ
チャネルＭＯＳトランジスタ３５，３６は非導通にな
る。したがって、ビット線ＢＬ１と／ＢＬ１、ＢＬ２と
／ＢＬ２のイコライズは行なわれない。

【００５２】テストモード信号／ＴＥＳＴが活性化レベ
ルの「Ｌ」レベルであり、ビット線イコライズ信号／Ｂ
ＬＥＱが非活性化レベルの「Ｈ」レベルであるときは、
ＰチャネルＭＯＳトランジスタ７が非導通になりＮチャ
ネルＭＯＳトランジスタ８，９が導通し、ノードＮ４は
ＮチャネルＭＯＳトランジスタ８の導通抵抗値Ｒ８とＮ
チャネルＭＯＳトランジスタ９の導通抵抗値Ｒ９とによ
って電源電位Ｖｃｃが分圧された電位Ｖｃｃ×Ｒ８／
（Ｒ８＋Ｒ９）となる。これにより、ＰチャネルＭＯＳ
トランジスタ３５，３６は未飽和状態で導通し、ビット
線ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２の弱いイコライ
ズが行なわれる。

【００５３】テストモード信号／ＴＥＳＴが非活性化レ
ベルの「Ｈ」レベルであり、ビット線イコライズ信号／
ＢＬＥＱが活性化レベルの「Ｌ」レベルであるときは、
ＭＯＳトランジスタ７，９が非導通になりＮチャネルＭ
ＯＳトランジスタ８が導通してノードＮ４は接地電位Ｇ
ＮＤとなる。これにより、ＰチャネルＭＯＳトランジス
タ３５，３６は飽和状態で導通し、ビット線ＢＬ１と／
ＢＬ１、ＢＬ２と／ＢＬ２の強いイコライズが行なわれ
る。

【００５４】テスト時の弱いイコライズがＰチャネルＭ
ＯＳトランジスタ２の代わりにイコライザ３５によって
行なわれるほかは実施の形態２と同じである。

【００５５】この実施の形態でも、実施の形態２と同じ
効果が得られる。また、イコライザ３５，３６がＰチャ
ネルＭＯＳトランジスタ２を兼ねるので、実施の形態２
に比べレイアウト面積が小さくてすむ。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＳＲＡＭの要
部の構成を示す回路図である。

【図２】 この発明の実施の形態２によるＳＲＡＭの要
部の構成を示す回路図である。

【図３】 この発明の実施の形態３によるＳＲＡＭの要
部の構成を示す回路図である。

【図４】 従来のＳＲＡＭの構成を示す回路ブロック図
である。

【図５】 図４に示したＳＲＡＭのメモリセルの構成を
示す回路図である。

【図６】 図５に示したメモリセルの記憶動作を説明す
るための図である。

【図７】 不安定メモリセルの動作を説明するための図
である。

【符号の説明】

１，２，３，７ ＰチャネルＭＯＳトランジスタ、４，
５，８，９ ＮチャネルＭＯＳトランジスタ、６，１０
インバータ、１１ ＮＡＮＤゲート、２１，２２ 電
位発生回路、３１〜３４ ビット線負荷、３５，３６
イコライザ、３７，３８ 列選択ゲート、３９ 行デコ
ーダ、４０ 制御回路、４１ 列デコーダ、４２ 書込
回路、４３ 読出回路、４４ データ入力端子、４５
データ出力端子、５１，５２ 負荷抵抗素子、５３，５
４ ドライバトランジスタ、５５，５６ アクセストラ
ンジスタ、６０ 電源ライン、６１ 接地ライン、ＭＣ
１〜ＭＣ４ メモリセル、ＷＬ１，ＷＬ２ ワード線、
ＢＬ１，／ＢＬ１；ＢＬ２，／ＢＬ２ ビット線対。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の記憶状態から第２の記憶状態に反
   転しやすい不安定メモリセルを選別するためのテストモ
   ードを有する半導体記憶装置であって、 行列状に配列された複数のメモリセル、 各行に対応して設けられたワード線、 各列に対応して設けられたビット線対、 各ビット線に対応して設けられたビット線負荷、および
   各ビット線対間に接続され、前記テストモード時におい
   て前記ワード線によって前記複数のメモリセルが活性化
   された後に導通し、前記第１の記憶状態が書込まれた前
   記複数のメモリセルのうち前記不安定メモリセルの記憶
   状態を反転させるためのトランジスタを備える、半導体
   記憶装置。
2. 【請求項２】 前記トランジスタは、前記複数のメモリ
   セルが活性化された後に入力されるテスト信号に応答し
   て飽和状態で導通する、請求項１に記載の半導体記憶装
   置。
3. 【請求項３】 さらに、前記複数のメモリセルが活性化
   された後に入力されるテスト信号に応答して、電源電位
   と接地電位の間の所定の電位を出力する電位発生手段を
   備え、 前記トランジスタは、前記電位発生手段から前記所定の
   電位が入力されたことに応じて未飽和状態で導通する、
   請求項１に記載の半導体記憶装置。
4. 【請求項４】 前記電位発生手段は、さらに、読出動作
   時において選択されたメモリセルが活性化される直前に
   各ビット線対の電位をイコライズするためのイコライズ
   信号に応答して、電源電位または接地電位を出力し、 前記トランジスタは、さらに、前記電位発生手段から電
   源電位または接地電位が入力されたことに応じて飽和状
   態で導通する、請求項３に記載の半導体記憶装置。
5. 【請求項５】 行列状に配列された複数のメモリセル、 各行に対応して設けられたワード線、 各列に対応して設けられたビット線対、および各ビット
   線に対応して設けられたビット線負荷を備えた半導体記
   憶装置において、各メモリセルが正常であるか第１の記
   憶状態から第２の記憶状態に反転しやすい不安定メモリ
   セルであるかをテストする方法であって、 各ビット線対間にトランジスタを接続し、 全メモリセルに前記第１の記憶状態を書込み、全メモリ
   セルを活性化させた後に前記トランジスタを導通させて
   前記不安定メモリセルの記憶状態を反転させ、その後、
   各メモリセルの記憶状態を読出して、前記第１の記憶状
   態のメモリセル行を正常と判定し前記第２の記憶状態の
   メモリセルを不安定メモリセルと判定する、半導体記憶
   装置のテスト方法。