JPH09199697A - 電気的にプログラム可能なメモリセル装置及びその製造方法 - Google Patents

電気的にプログラム可能なメモリセル装置及びその製造方法

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JPH09199697A
JPH09199697A JP9010090A JP1009097A JPH09199697A JP H09199697 A JPH09199697 A JP H09199697A JP 9010090 A JP9010090 A JP 9010090A JP 1009097 A JP1009097 A JP 1009097A JP H09199697 A JPH09199697 A JP H09199697A
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JP9010090A
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Wolfgang Dipl I Krautschneider
クラウチユナイダー ウオルフガング
Lothar Dr Risch
リツシユ ロタール
Franz Dr Hofmann
ホフマン フランツ
Hans Dr Reisinger
ライジンガー ハンス
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Siemens Corp
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Siemens Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 高いメモリ密度が得られしかも僅かな製造工
程と高い歩止まりで製造可能である半導体をベースとし
た電気的にプログラム可能なメモリセル装置を提供す
る。 【解決手段】 電気的にプログラム可能なメモリセル装
置は、トラップを持つゲート誘電体を備えたＭＯＳトラ
ンジスタをそれぞれ含みそして平行に延びる行に配置さ
れた多数の個々のメモリセルを含む。隣接する行は縦溝
５の底部と隣接する縦溝５間とにそれぞれ交互に延び、
互いに絶縁される。メモリセル装置は２Ｆ2 のメモリセ
ル当たりの必要面積を持つ自己整合工程によって製造さ
れる（Ｆは最小パターンサイズ）。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的にプログラ
ム可能なメモリセル装置及びその製造方法に関する。
【０００２】
【従来の技術】多くの電子システムにおいてはデータを
固定的に書込むメモリが必要である。この種のメモリは
なかんずく固定記憶装置、読出し専用メモリ、又はリー
ド・オンリー・メモリと称されている。
【０００３】極めて大容量のデータのために読出し専用
メモリとしてアルミニウムで被覆されたプラスチックデ
ィスクが使用されている。このプラスチックディスクは
被覆膜内に論理値“０”、“１”を表す２種類の点状ピ
ットを有する。このピットの配置に情報がディジタル的
に記憶される。この種のディスクはコンパクトディスク
と称され、音楽をディジタル的に記憶するために加工さ
れる。
【０００４】コンパクトディスクに記憶されたデータを
読出すために、ディスクを機械的に回転させる読出し装
置が使用されている。点状ピットはレーザダイオード及
びホトセルによって走査される。標準的な走査速度は２
×４０ｋＨｚである。コンパクトディスクには５ギガビ
ットの情報を記憶することができる。
【０００５】読出し装置は、機械的摩耗を受けるととも
に比較的大きな容積を必要とししかも緩慢なデータアク
セスしかできない可動部を有している。さらに読出し装
置は震動に敏感であり、それゆえ移動式システムには使
用を制限されていた。
【０００６】小容量のデータを記憶するために半導体を
ベースとした固定記憶装置が公知である。この固定記憶
装置はＭＯＳトランジスタを使用したプレーナ形シリコ
ン集積回路としてしばしば形成されている。ＭＯＳトラ
ンジスタはワード線に接続されたゲート電極を介してそ
の都度選択される。ＭＯＳトランジスタの入力端は基準
線に接続され、出力端はビット線に接続される。読出し
時に電流がトランジスタを通って流れるか否かが評価さ
れる。これは記憶された情報に当てはまる。技術的には
情報の記憶は一般に、ＭＯＳトランジスタがチャネル領
域への種々異なった注入により異なった閾値電圧を有す
ることによって行われる。
【０００７】半導体をベースとしたこの種のメモリは記
憶された情報への選択自由なアクセスを可能にする。情
報の読出しに必要な電力は機械的回転機構を持つ読出し
装置の場合より明らかに小さい。情報の読出しに機械的
回転機構を必要としないので、機械的摩耗及び震動に対
する過敏性を心配する必要がなくなる。それゆえ半導体
をベースとした固定記憶装置は移動式システムにも使用
することができる。
【０００８】上述のシリコンメモリはプレーナ構成を有
している。それゆえメモリセル当たり約６〜８Ｆ2 の最
小面積を必要とする。この場合Ｆはその時々の技術で製
造可能な最小パターンサイズである。それゆえプレーナ
形シリコンメモリは、１μｍ技術では１μｍ2 当たり
０．１４ビットのメモリ密度に制限される。
【０００９】プレーナ形シリコンメモリにおいてはＭＯ
Ｓトランジスタを行状に配置することによってメモリ密
度を高めることが知られている。各行ではＭＯＳトラン
ジスタは直列に接続されている。ＭＯＳトランジスタは
ＮＡＮＤ構成となるように行状に駆動されることによっ
て読出される。このために１行当たり２個の端子が必要
であり、これらの端子間には行内に配置されたＭＯＳト
ランジスタが直列に接続される。隣接するＭＯＳトラン
ジスタの相互に接続されたソース・ドレイン領域はその
場合ドープされた連続領域として実現される。これによ
ってメモリセル当たりの必要面積は理論上４Ｆ2 （Ｆは
その時々の技術で製造可能な最小パターンサイズ）に減
少させることができる。このようなメモリセル装置は例
えば川越（ H.Kawagoe )及び辻（N.Tsuji)著「アイ・イ
ー・イー・イー・ジャーナル・オブ・ソリッド・ステイ
ト・サーキッツ（ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔ
ｅＣｉｒｃｕｉｔｓ）」（第ＳＶ−１１号、第３６０
頁、１９７６年）により公知である。
【００１０】上述のメモリセル装置のプログラミングは
製造時に行われる。しかしながら多くの用途のために、
データを電気的プログラミングによって書込むことので
きるメモリが必要とされている。電気的にプログラム可
能なメモリセル装置では、情報の記憶は、大抵の場合、
ＭＯＳトランジスタのゲートとチャネル領域との間に電
荷を与えることのできるフローティングゲートが設けら
れるか、又はゲート誘電体としてＳｉＯ2 及びＳｉ3 Ｎ
4 から成り境界面でトラップに電荷キャリヤをしっかり
捕えることのできる二重膜が設けられることによって行
われる。ＭＯＳトランジスタの閾値電圧はフローティン
グゲート又はトラップに存在する電荷に依存する。この
性質が電気的プログラミングに利用される（例えばスツ
エ著「半導体装置（Ｓ．Ｍ．Ｓｚｅ、Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｄｅｖｉｃｅｓ）」ジョン・ウイリー（Jo
hn Wiley) 第４８６頁〜第４９０頁参照）。
【００１１】
【発明が解決しようとする課題】本発明の課題は、高い
メモリ密度が得られるとともに僅かな製造工程と高い歩
止まりで製造可能である半導体をベースとした電気的に
プログラム可能なメモリセル装置を提供することにあ
る。さらに本発明の他の課題はこのようなメモリセル装
置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】これらの課題は本発明に
よれば、電気的にプログラム可能なメモリセル装置に関
しては、半導体基板に多数の個別のメモリセルが設けら
れ、このメモリセルはほぼ平行に延びる行にそれぞれ配
置され、半導体基板の主面には行にほぼ平行に延びる縦
溝が設けられ、行は隣接する縦溝間の主面と縦溝の底部
とにそれぞれ交互に配置され、隣接する行を互いに絶縁
する絶縁構造体が設けられ、メモリセルは少なくとも１
つのＭＯＳトランジスタをそれぞれ含み、異なった行に
沿って配置されたＭＯＳトランジスタのゲート電極にぞ
れぞれ接続されたワード線が行に直角に延在し、ＭＯＳ
トランジスタはトラップを持つ材料から成るゲート誘電
体を有することによって解決される。
【００１３】電気的にプログラム可能なメモリセル装置
に関する本発明の実施態様は請求項２乃至７に記載され
ている。
【００１４】さらに上記の課題は本発明によれば、電気
的にプログラム可能なメモリセル装置の製造方法に関し
ては、半導体基板の主面にほぼ平行に延びる縦溝がエッ
チングされ、行に配置され少なくとも１つのＭＯＳトラ
ンジスタをそれぞれ含む多数のメモリセルが形成され、
その場合行は隣接する縦溝間の主面と縦溝の底部とに交
互に配置され、ゲート誘電体はトラップを持つ材料から
形成され、行に直角に延び異なった行に沿って配置され
たＭＯＳトランジスタのゲート電極にそれぞれ接続され
たワード線が形成され、このワード線をマスクとして使
用してＭＯＳトランジスタのためのソース・ドレイン注
入が実施され、隣接する行のＭＯＳトランジスタを互い
に絶縁する絶縁構造体が形成されることによって解決さ
れる。
【００１５】電気的にプログラム可能なメモリセル装置
の製造方法に関する本発明の実施態様は請求項９以降に
記載されている。
【００１６】本発明によるメモリセル装置では、メモリ
セルは半導体基板の主面のほぼ平行に延びる行にそれぞ
れ配置される。半導体基板の主面には縦溝が設けられ
る。この縦溝は行にほぼ平行に延びる。縦溝は少なくと
も行と同じ長さである。行は隣接する縦溝間と縦溝の底
部とにそれぞれ交互に配置される。半導体基板の主面は
縦溝によってパターン化される。行は一行おきに縦溝の
底部に配置され、縦溝間に配置された行は縦溝を画成す
る材料上に配置される。
【００１７】ＭＯＳトランジスタはトラップを持つ材料
から成るゲート誘電体を有する。トラップ（ｔｒａｐ）
は電荷キャリヤ、特に電子を捕獲する性質を持ってい
る。電気的プログラミングのために、ＭＯＳトランジス
タは記憶すべき情報に相当する電荷キャリヤがゲート誘
電体内へ到達しトラップによって確実に捕えられるよう
に配線される。電荷キャリヤはトラップ内に捕まるの
で、情報は永久的に記憶される。プログラムされたメモ
リセル装置はそれゆえ固定記憶装置のメモリセル装置に
なる。プログラミングはファウラ−ノルトハイム−トン
ネルによって、ならびにホット電子注入によって行うこ
とができる。ファウラ−ノルトハイム−トンネルの極性
を反転させることによって電荷キャリヤはトラップから
除かれ、それによりメモリセル装置のプログラミングが
変更される。
【００１８】ディジタル形式でデータを記憶するため
に、ＭＯＳトランジスタは２つの異なった閾値電圧を有
するようにプログラムされる。メモリセル装置が多値論
理用に使用されなければならない場合には、ゲート誘電
体はプログラミング時に適当な電圧及び時間条件によっ
て異なった電荷キャリヤを与えられ、それによりＭＯＳ
トランジスタは格納した情報に応じて３以上の異なった
閾値電圧を有するようになる。
【００１９】ゲート誘電体は、本発明の一実施態様によ
れば、多層膜における少なくとも１つの他の膜に比較し
て高い電荷キャリヤ捕獲断面積を有する少なくとも１つ
の膜を設けられた多層膜として形成される。トラップは
両膜間の境界面に集中させられる。誘電体多層膜がＳｉ
Ｏ2 膜、Ｓｉ3 Ｎ4 膜及びＳｉＯ2 膜（いわゆるＯＮ
Ｏ）を有すると有利である。またゲート誘電体は他の材
料から成る多層膜として構成することもでき、その場合
には高い電荷キャリヤ捕獲断面積を持つ膜が例えばＳｉ
3 Ｎ4 、Ｔａ2 Ｏ5 、Ａｌ2 Ｏ3 又はＴｉＯ2 から形成
され、それに隣接する膜はＳｉＯ2 、Ｓｉ3 Ｎ4 又はＡ
ｌ2 Ｏ3 から形成される。さらに多層膜は３層より多い
又は少ない膜を含むことができる。
【００２０】またゲート誘電体は不純物原子、例えば
Ｗ、Ｐｔ、Ｃｒ、Ｎｉ、Ｐｄ又はＩｒを貯蔵した例えば
ＳｉＯ2 から成る誘電体膜を含むこともできる。貯蔵さ
れる不純物原子は注入によって、酸化の場合には添加に
よって又は拡散によって入れることができる。貯蔵され
た不純物原子はこの場合トラップを形成する。
【００２１】隣接する行は絶縁構造体によって互いに絶
縁される。この絶縁構造体は隣接する行を垂直方向に絶
縁する。絶縁構造体を、縦溝の側壁に沿って配置された
絶縁スペーサと、半導体基板の隣接する縦溝間にそれぞ
れ配置され隣接する行間の半導体基板に導電性チャネル
が形成されるのを阻止するドープされた膜（いわゆるチ
ャネル停止膜）とから形成することは本発明の対象であ
る。
【００２２】ドープされた膜が隣接する縦溝間にそれぞ
れ配置された半導体基板の材料に形成され、半導体基板
内に縦溝の深さより浅い深さを有するようにすると有利
である。このような絶縁は隣接する溝間に面を必要とし
ない。半導体基板の主面に平行に隣接する行は直接互い
に並ぶ。半導体基板の主面に垂直に、隣接する行は縦溝
の深さに応じた間隔を有する。
【００２３】行に沿って配置されたメモリセルのＭＯＳ
トランジスタが直列に接続されると有利である。行に沿
って隣接するＭＯＳトランジスタの相互に接続されたソ
ース・ドレイン領域はドープされた連続領域として形成
される。各行は２つの端子を有し、これらの端子間には
行内に配置されたＭＯＳトランジスタが直列に接続され
る。これらの端子を介して、それぞれの行内に存在する
ＭＯＳトランジスタはＮＡＮＤ構成となるように駆動さ
れる。
【００２４】本発明のメモリセル装置が、絶縁スペーサ
と隣接する行間の半導体基板に導電性チャネルが形成さ
れるのを阻止するドープされた膜とを含む絶縁構造体
と、各行において直列に接続されたＭＯＳトランジスタ
とから構成され、そのＭＯＳトランジスタでは相互に接
続されたソース・ドレイン領域がドープされた連続領域
として半導体基板に形成されるようにすると有利であ
る。この実施態様においては、縦溝の幅、隣接する縦溝
の間隔、ドープされた連続領域の面積及びワード線の幅
はその時々の技術での最小パターンサイズＦに従って形
成され、それゆえメモリセル当たりの必要面積は２Ｆ2
となる。０．４μｍの最小パターン幅Ｆを持つ技術で
は、６．２５ビット／μｍ2 のメモリ密度が得られる。
【００２５】本発明によるメモリセル装置の製造は自己
調整プロセスを使用して行われ、それゆえメモリセル当
たりの必要スペースを減少させることができる。
【００２６】本発明によるメモリセル装置を製造するた
めには、先ず、ほぼ平行に延びる縦溝がエッチングされ
る。全てのＭＯＳトランジスタのためにトラップを持つ
材料からゲート誘電体を形成した後、行に直角に延びる
ワード線が形成され、このワード線が異なった行に沿っ
て配置されたＭＯＳトランジスタのゲート電極をそれぞ
れ形成する。最後に、ワード線をマスクとして使用して
ソース・ドレイン注入が実施され、縦溝の底部に配置さ
れたＭＯＳトランジスタのためのソース・ドレイン領域
と隣接する縦溝間に配置されたＭＯＳトランジスタのた
めのソース・ドレイン領域とが同時に形成される。
【００２７】縦溝がエッチングマスクとしてＳｉＯ2 を
含有する溝マスクを使用してエッチングされると有利で
ある。
【００２８】ゲート誘電体は、本発明の別の実施態様に
よれば、少なくとも１つの他の膜に比較して高い電荷キ
ャリヤ捕獲断面積を有する少なくとも１つの膜を備えた
多層膜として形成される。またゲート誘電体は不純物原
子を貯蔵した誘電体膜として形成され、その場合貯蔵さ
れた不純物原子は誘電体膜に比較して高い電荷キャリヤ
捕獲断面積を有するようにしても良い。
【００２９】
【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。
【００３０】例えば単結晶シリコンから成る基板１内に
本発明によるメモリセル装置を製造するために、先ず、
図１に示す基板１の主面２に、メモリセル装置の領域を
規定する絶縁構造体が形成される（図示されていな
い）。基板１は１０15ｃｍ-3のドーパント濃度で例えば
ｐドープされている。
【００３１】続いて、チャネル停止膜３を形成するため
にホウ素の注入が実施される。このホウ素注入は例えば
６×１０13ｃｍ-2の量及び例えば１２０ｋｅＶのエネル
ギーで行われる。これによって、チャネル停止膜３は主
面２の下で例えば０．２μｍの深さのところに０．３μ
ｍの厚みで形成される（図１参照）。主面２に製造すべ
きＭＯＳトランジスタの閾値電圧を設定するために２５
ｋｅＶで例えば１．５×１０12ｃｍ-2の第１のチャネル
注入が実施される。
【００３２】ＴＥＯＳ法によってＳｉＯ2 膜を例えば２
００ｎｍの厚みで析出後、ホトリソグラフィー法でこの
ＳｉＯ2 膜をパターン化することによって溝マスク４が
形成される（図２参照）。
【００３３】エッチングマスクとしてこの溝マスク４を
使用し、例えばＣｌ2 を用いた異方性エッチングによっ
て、縦溝５がエッチングされる。この縦溝５は例えば
０．６μｍの深さを有する。縦溝５は基板１内へ達し、
チャネル停止膜３を貫通している。
【００３４】縦溝５の幅は０．４μｍ技術では０．４μ
ｍ、隣接する縦溝５の間隔は同様に０．４μｍである。
縦溝５の長さはメモリセル装置の大きさに応じて定ま
り、例えば１３０μｍである。
【００３５】縦溝の底部に製造すべきＭＯＳトランジス
タの閾値電圧を設定するために、２５ｋｅＶで例えば
１．５×１０12ｃｍ-2の第２のチャネル注入が実施され
る。
【００３６】ＴＥＯＳ法で別のＳｉＯ2 膜を析出させ、
続いて異方性エッチングを行うことによって、縦溝５の
側壁にＳｉＯ2 から成るスペーサ６が形成される。
【００３７】続いて、溝マスク４が例えばＮＨ4 Ｆ／Ｈ
Ｆを用いて湿式化学的に除去される。犠牲（ｓａｃｒｉ
ｆｉｃｉａｌ）酸化物の成長及びエッチング除去後、Ｔ
ＥＯＳ法で別のＳｉＯ2 膜が析出され、このＳｉＯ2 膜
から異方性ドライエッチングによって縦溝５の側壁に再
びＳｉＯ2 から成るスペーサ８が形成される（図３参
照）。ＳｉＯ2 膜は例えば６０ｎｍの厚みに析出され
る。エッチバックが例えばＣＦ4 を用いて行われる。
【００３８】続いてゲート誘電体７が形成される。この
ゲート誘電体７は誘電体内へ注入された電荷キャリヤに
対する高いトラップ密度を持つ材料から形成される。ゲ
ート誘電体７は例えば誘電体多層膜から形成され、この
多層膜には多層膜内の少なくとも１つの他の膜と比較し
て高い電荷キャリヤ捕獲断面積を有する少なくとも１つ
の膜が設けられている。この誘電体多層膜がＳｉＯ
2 膜、Ｓｉ3 Ｎ4 膜及びＳｉＯ2 膜（いわゆるＯＮＯ）
を含むようにすると有利である。多層膜内の膜厚は多層
膜のゲート容量が例えば１０ｎｍの厚みを持つ熱ＳｉＯ
2 から成る膜に相当するように設定される。このために
はＳｉＯ2 膜にはそれぞれ４ｎｍの膜厚が、そしてＳｉ
3 Ｎ4 膜には５ｎｍの膜厚が必要である。
【００３９】ゲート誘電体７は他の材料から成る多層膜
として形成することもでき、その場合高い電荷キャリヤ
捕獲断面積を持つ膜は例えばＳｉ3 Ｎ4 、Ｔａ2 Ｏ5 、
Ａｌ2 Ｏ3 又はＴｉＯ2 から形成され、それに隣接する
膜はＳｉＯ2 、Ｓｉ3 Ｎ4 又はＡｌ2 Ｏ3 から形成され
る。さらにゲート誘電体７は不純物原子、例えばＷ、Ｐ
ｔ、Ｃｒ、Ｎｉ、Ｐｄ又はＩｒを貯蔵した例えばＳｉＯ
2 から成る誘電体膜を含むことができる。貯蔵された不
純物原子は注入によって、酸化又は拡散の場合には添加
によって取入れることができる。
【００４０】ゲート誘電体７は縦溝５の底部と縦溝５間
の主面２とに配置されている（図３、この図３のＩＶ−
ＩＶ線に沿った断面を示す図４及び図３のＶ−Ｖ線に沿
った断面を示す図５参照。図３に示された断面は図４及
び図５にそれぞれＩＩＩ−ＩＩＩが付されている）。
【００４１】全面にポリシリコン膜が例えば４００ｎｍ
の厚みで析出される。ホトリソグラフィー工程でこのポ
リシリコン膜をパターン化することによって、主面２に
沿って例えば縦溝５に垂直に延びるワード線９が形成さ
れる。このワード線９は０．４μｍの幅を有する。隣接
するワード線９は０．４μｍの間隔を有する。ワード線
９の幅及び間隔はそれぞれ最小パターンサイズＦに相当
する。
【００４２】続いて、例えば２５ｋｅＶのエネルギー及
び例えば５×１０15ｃｍ-2の量で例えばヒ素を用いてソ
ース・ドレイン注入が実施される。このソース・ドレイ
ン注入時に縦溝５の底部ならびに縦溝５間の主面２にド
ープされた領域１０が形成される。このドープ領域１０
は１つの行に沿って配置された２つの隣接するＭＯＳト
ランジスタのための共通のソース・ドレイン領域として
それぞれ作用する。このソース・ドレイン注入時に同時
にワード線９がドープされる。
【００４３】別のＳｉＯ2 膜の析出及び異方性エッチバ
ックによって、ワード線９の側面がスペーサ１１で覆わ
れる。ソース・ドレイン注入はワード線９に対して自己
整合的に行われる。隣接するワード線９の間隔、隣接す
る縦溝５の間隔、ならびに縦溝５の寸法に応じて、主面
２に平行なドープ領域１０の面積は最大Ｆ×Ｆ、すなわ
ち０．４μｍ×０．４μｍとなる。隣接する２つのドー
プ領域１０及びその間に配置されたワード線９毎にそれ
ぞれ１つのＭＯＳトランジスタが形成される。縦溝５の
底部ならびに縦溝５間には、２つのドープ領域１０とそ
の間に配置されたワード線９とからそれぞれ形成され直
列に接続されたＭＯＳトランジスタの１つの行がそれぞ
れ配置されている。縦溝５の底部に配置されたＭＯＳト
ランジスタは縦溝５間に配置された隣接するＭＯＳトラ
ンジスタからスペーサ８及びチャネル停止膜３によって
絶縁されている。例えば３×１０18ｃｍ-3のチャネル停
止膜３のドーピングはスペーサ８と共に、縦溝５の側面
に形成された寄生ＭＯＳトランジスタの閾値電圧が漏れ
電流を阻止するのに充分な大きさとなることを保証す
る。
【００４４】各行はメモリセル装置の縁部に２つの端子
を備え、これらの端子間には行内に配置されたＭＯＳト
ランジスタが直列に接続されている（図示せず）。
【００４５】ドープ領域１０の各々が隣り合う２個のＭ
ＯＳトランジスタのソース・ドレイン領域を形成してい
ることを考慮すると、縦溝５の延び方向に平行な各ＭＯ
Ｓトランジスタの長さは２Ｆである。ＭＯＳトランジス
タの幅はそれぞれＦである。従って、製造上１つのＭＯ
Ｓトランジスタから形成された１つのメモリセルの面積
は２Ｆ2 である。ワード線９に沿って隣接するメモリセ
ルは、その輪郭Ｚ１、Ｚ２が図６の平面図には太線とし
て示されているが、主面２上へ投影すると直接隣接して
いる。メモリセルＺ１は縦溝５の底部に配置され、それ
に対してメモリセルＺ２は隣接する２つの縦溝５間の主
面２に配置されている。隣接するメモリセルを高さをず
らせて配置することによって、隣接するメモリセル間の
絶縁を悪化させることなく、実装密度を高めることがで
きる。
【００４６】メモリセル装置のプログラミングは電子の
注入によりゲート誘電体７内にトラップを充填すること
によって行われる。これによって、プログラムされたＭ
ＯＳトランジスタの閾値電圧が増大する。その都度の閾
値電圧の増大値はプログラミング中の印加電圧の時間及
び大きさによって調整することができる。
【００４７】メモリセル装置のプログラミングは電子の
ファウラ−ノルトハイム−トンネルによって及びホット
電子注入によって行うことができる。
【００４８】ファウラ−ノルトハイム−トンネルによっ
て情報を書込むために、プログラムすべきメモリセルが
所属のワード線９及びビット線を介して選択される。こ
の実施例では行に沿って直列に接続されたＭＯＳトラン
ジスタがビット線として作用する。メモリセルのビット
線は低電位、例えば０ボルトを印加される。所属のワー
ド線９はこれに対して高電位、例えばＶpr＝１２ボルト
を印加される。他のビット線は電位ＶBLに高められる
が、この電位はＶpr−ＶBLがプログラミング電位Ｖprよ
り明らかに小さくなるように設定されている。他のワー
ド線９はＶBL＋ＶT より大きい又は同じ大きさの電位Ｖ
WLに高められる。なおＶT は閾値電圧である。プログラ
ミングの際、選択されたワード線に交差する全ての他の
ビット線は高電位にあるので、選択されたワード線に接
続されている他のメモリセルはプログラムされない。メ
モリセルはＮＡＮＤ構成に接続される。従ってメモリセ
ルは、ドレイン電流がメモリセルを通って流れないよう
に配線することができる。このことにより、全プログラ
ミング工程を非常に省電力にて実施することができると
いう利点が得られる。
【００４９】ホット電子注入によってプログラミングを
行う場合、プログラムすべきＭＯＳトランジスタには飽
和電圧が印加されなければならない。このために、メモ
リセルに所属するビット線はアース電位と高電位との
間、例えばＶBLpr＝６ボルトを印加される。メモリセル
に所属するワード線はＭＯＳトランジスタが飽和動作と
なる電位を印加される。ワード線の電位ＶWLprはＶBLpr
より小さく、例えばＶWL pr＝４ボルトである。他のワー
ド線はＶBLpr及びＶWLprより大きい高電位、例えばＶWL
＝７ボルトを印加される。この電圧はファウラ−ノルト
ハイム−トンネルが出現しないようにゲート誘電体７の
厚みに応じて選定される。他の全てのビット線は両端部
に同一電位、例えばＶBL＝ＶWLpr／２を印加される。そ
れにより、選択されたワード線に沿って他のビット線に
印加されたメモリセルのプログラミングが阻止され、電
流が流れるのが防止される。高電圧での飽和動作によっ
て、選択されたメモリセルのＭＯＳトランジスタのチャ
ネル領域にはホット電子が生成され、このホット電子は
一部がゲート誘電体７内へ注入される。この電子はトラ
ップによってゲート誘電体７内にしっかり保持され、Ｍ
ＯＳトランジスタの閾値電圧を高める。それぞれのメモ
リセル内に書込まれるべき情報に応じてこのようにして
それぞれのＭＯＳトランジスタの閾値電圧が的確に変え
られる。
【００５０】メモリセル装置は中間酸化物、接触孔エッ
チングならびに金属膜の設置及びパターン化によって完
成する。この公知の工程は図示されていない。
【図面の簡単な説明】
【図１】チャネル停止膜の形成後のシリコン基板を示す
概略断面図。
【図２】溝エッチング後のシリコン基板を示す概略断面
図。
【図３】ワード線の形成後のシリコン基板を示す概略断
面図。
【図４】図３に示されたシリコン基板のＩＶ−ＩＶ線に
沿った概略断面図。
【図５】図３に示されたシリコン基板のＶ−Ｖ線に沿っ
た概略断面図。
【図６】図３に示されたシリコン基板の概略平面図。
【符号の説明】
１ 基板 ２ 主面 ３ チャネル停止膜 ４ 溝マスク ５ 縦溝 ６ スペーサ ７ ゲート誘電体 ８ スペーサ ９ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランツ ホフマン ドイツ連邦共和国 80995 ミユンヘン ヘルベルクシユトラーセ 25ベー (72)発明者 ハンス ライジンガー ドイツ連邦共和国 82031 グリユーンワ ルト アイプゼーシユトラーセ 14

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（１）に多数の個別のメモリ
    セルが設けられ、これらのメモリセルはほぼ平行に延び
    る行にそれぞれ配置され、半導体基板（１）の主面
    （２）には行にほぼ平行に延びる縦溝（５）が設けら
    れ、行は隣接する縦溝（５）間の主面（２）と縦溝
    （５）の底部とにそれぞれ交互に配置され、隣接する行
    を互いに絶縁する絶縁構造体（３、８）が設けられ、メ
    モリセルは少なくとも１つのＭＯＳトランジスタ（１
    ０、９、１０）をそれぞれ含み、異なった行に沿って配
    置されたＭＯＳトランジスタのゲート電極にぞれぞれ接
    続されたワード線（９）が行に直角に延在し、ＭＯＳト
    ランジスタはトラップを持つ材料から成るゲート誘電体
    （７）を有することを特徴とする電気的にプログラム可
    能なメモリセル装置。
  2. 【請求項２】 隣接する行を絶縁するための絶縁構造体
    は、縦溝（５）の側壁に沿って配置された絶縁スペーサ
    （８）と、半導体基板（１）の隣接する縦溝（５）間に
    それぞれ配置され隣接する行間の半導体基板に導電性チ
    ャネルが形成されるのを阻止するドープされた膜（３）
    とを含むことを特徴とする請求項１記載のメモリセル装
    置。
  3. 【請求項３】 行に沿って配置されたメモリセルのＭＯ
    Ｓトランジスタは直列に接続され、行に沿って隣接する
    ＭＯＳトランジスタの相互に接続されたソース・ドレイ
    ン領域は半導体基板のドープされた連続領域（１０）と
    して形成され、各行は２つの端子を有し、これらの端子
    間には行内に配置されたＭＯＳトランジスタが直列に接
    続されていることを特徴とする請求項１又は２記載のメ
    モリセル装置。
  4. 【請求項４】 ＭＯＳトランジスタは、ゲート誘電体
    （７）として、少なくとも１つの他の膜に比較して高い
    電荷キャリヤ捕獲断面積を有する少なくとも１つの膜を
    備えた誘電体多層膜を含むことを特徴とする請求項１乃
    至３の１つに記載のメモリセル装置。
  5. 【請求項５】 高い電荷キャリヤ捕獲断面積を持つ膜は
    Ｓｉ3 Ｎ4 、Ｔａ2Ｏ5 、Ａｌ2 Ｏ3 又はＴｉＯ2 の少
    なくとも１つの材料を含み、他の膜はＳｉＯ2 、Ｓｉ3
    Ｎ4 又はＡｌ2 Ｏ3 の少なくとも１つの材料を含むこと
    を特徴とする請求項４記載のメモリセル装置。
  6. 【請求項６】 ＭＯＳトランジスタは、ゲート誘電体
    （７）として、不純物原子を貯蔵した誘電体膜を含み、
    その場合貯蔵された不純物原子は誘電体膜に比較して高
    い電荷キャリヤ捕獲断面積を有することを特徴とする請
    求項１乃至３の１つに記載のメモリセル装置。
  7. 【請求項７】 誘電体膜はＳｉＯ2 を含み、貯蔵された
    不純物原子はＷ、Ｐｔ、Ｃｒ、Ｎｉ、Ｐｄ又はＩｒの少
    なくとも１つの元素を含むことを特徴とする請求項６記
    載のメモリセル装置。
  8. 【請求項８】 半導体基板（１）の主面（２）にほぼ平
    行に延びる縦溝（５）がエッチングされ、行に配置され
    少なくとも１つのＭＯＳトランジスタをそれぞれ含む多
    数のメモリセルが形成され、その場合行は隣接する縦溝
    （５）間の主面（２）と縦溝（５）の底部とに交互に配
    置され、ゲート誘電体（７）はトラップを持つ材料から
    形成され、行に直角に延び異なった行に沿って配置され
    たＭＯＳトランジスタのゲート電極にそれぞれ接続され
    たワード線（９）が形成され、このワード線（９）をマ
    スクとして使用してＭＯＳトランジスタのためのソース
    ・ドレイン注入が実施され、隣接する行のＭＯＳトラン
    ジスタを互いに絶縁する絶縁構造体（３、８）が形成さ
    れることを特徴とする電気的にプログラム可能なメモリ
    セル装置の製造方法。
  9. 【請求項９】 半導体基板（１）に絶縁構造体を形成す
    るために、縦溝（５）のエッチング時にエッチングされ
    隣接する行間の半導体基板（１）に導電性チャネルが形
    成されるのを阻止するドープされた膜（３）が形成さ
    れ、絶縁構造体を形成するためにさらに縦溝（５）のエ
    ッチング後に縦溝（５）の側壁に絶縁スペーサ（８）が
    形成されることを特徴とする請求項８記載の方法。
  10. 【請求項１０】 ゲート誘電体（７）は少なくとも１つ
    の他の膜に比較して高い電荷キャリヤ捕獲断面積を有す
    る少なくとも１つの膜を備えた多層膜として形成される
    ことを特徴とする請求項８又は９記載の方法。
  11. 【請求項１１】 高い電荷キャリヤ捕獲断面積を持つ膜
    はＳｉ3 Ｎ4 、Ｔａ 2 Ｏ5 、Ａｌ2 Ｏ3 又はＴｉＯ2 の
    少なくとも１つの材料を含み、他の膜はＳｉＯ2 、Ｓｉ
    3 Ｎ4 又はＡｌ2 Ｏ3 の少なくとも１つの材料を含むこ
    とを特徴とする請求項１０記載の方法。
  12. 【請求項１２】 ゲート誘電体（７）は不純物原子を貯
    蔵した誘電体膜として形成され、その場合貯蔵された不
    純物原子は誘電体膜に比較して高い電荷キャリヤ捕獲断
    面積を有することを特徴とする請求項８又は９記載の方
    法。
  13. 【請求項１３】 誘電体膜はＳｉＯ2 を含み、貯蔵され
    た不純物原子はＷ、Ｐｔ、Ｃｒ、Ｎｉ、Ｐｄ又はＩｒの
    少なくとも１つの元素を含むことを特徴とする請求項１
    ２記載の方法。
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