JPH09199710A - トレンチ内にオン−電界効果トランジスタを備えた金属酸化膜半導体制御サイリスタ - Google Patents
トレンチ内にオン−電界効果トランジスタを備えた金属酸化膜半導体制御サイリスタInfo
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- JPH09199710A JPH09199710A JP9004247A JP424797A JPH09199710A JP H09199710 A JPH09199710 A JP H09199710A JP 9004247 A JP9004247 A JP 9004247A JP 424797 A JP424797 A JP 424797A JP H09199710 A JPH09199710 A JP H09199710A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
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- H10D64/291—Gate electrodes for thyristors
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- Thyristors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 トレンチ・オン−ＦＥＴを備えたＭＯＳサイ
リスタであって、降伏電圧を低下させず、ミラー・キャ
パシタンスを増加させず、セル密度を増加させることが
可能なものを提供する。 【解決手段】 トレンチ６２内にオン−ＦＥＴを配置
し、かつプレーン９４上方のＰ形ロワー・ベース領域６
６の一部６８を延在させることによって、セルの寸法を
各辺約２０ミクロンから各辺約５ミクロンに減少させる
ことが出来る。更に、トレンチ６２はＰ形ロワー・ベー
ス領域６６およびＮ形アッパー・ベース領域７０間のブ
ロッキング接合部８６に向かって下降させる必要がな
い。Ｎ形アッパー・ベース領域の実質的区分１０４はゲ
ート８８をブロッキング接合部８６から遮蔽する。その
結果、降伏電圧が低下することはなく、そしてゲート・
キャパシタンス、特にミラー・キャパシタンスは殆ど増
加しない。
リスタであって、降伏電圧を低下させず、ミラー・キャ
パシタンスを増加させず、セル密度を増加させることが
可能なものを提供する。 【解決手段】 トレンチ６２内にオン−ＦＥＴを配置
し、かつプレーン９４上方のＰ形ロワー・ベース領域６
６の一部６８を延在させることによって、セルの寸法を
各辺約２０ミクロンから各辺約５ミクロンに減少させる
ことが出来る。更に、トレンチ６２はＰ形ロワー・ベー
ス領域６６およびＮ形アッパー・ベース領域７０間のブ
ロッキング接合部８６に向かって下降させる必要がな
い。Ｎ形アッパー・ベース領域の実質的区分１０４はゲ
ート８８をブロッキング接合部８６から遮蔽する。その
結果、降伏電圧が低下することはなく、そしてゲート・
キャパシタンス、特にミラー・キャパシタンスは殆ど増
加しない。
Description
【０００１】
【従来の技術】従来技術によるＰ形金属酸化膜半導体制
御サイリスタ（ＭＣＴ）１０が図１中に例示されてい
る。ＭＣＴ１０はＰＮＰトランジスタ１２、ＮＰＮトラ
ンジスタ１４、Ｎチャネルオフ−ＦＥＴ１６およびＰチ
ャネルオン−ＦＥＴ１８を含んでいる。オフ−ＦＥＴ１
６およびオフ−ＦＥＴ１８のゲートＧ１およびＧ２は互
いに連結されている。ＰＮＰトランジスタ１２のアッパ
ー・エミッタＵＥは陽極Ａに、オフ−ＦＥＴ１６のソー
スＳ１およびオン−ＦＥＴ１８のソースＳ２に接続され
ている。ＰＮＰトランジスタ１２のアッパー・ベースＵ
Ｂはオフ−ＦＥＴ１６のドレインＤ１に、そしてＮＰＮ
トランジスタ１４のロワー・コレクタＬＣに連結されて
いる。ＰＮＰトランジスタ１２のアッパー・コレクタＵ
Ｃはオン−ＦＥＴ１８のドレインＤ２に、そしてＮＰＮ
トランジスタ１４のロワー・ベースＬＢに接続されてい
る。ＮＰＮトランジスタ１４のロワー・エミッタＬＥは
陰極Ｃに接続されている。
御サイリスタ（ＭＣＴ）１０が図１中に例示されてい
る。ＭＣＴ１０はＰＮＰトランジスタ１２、ＮＰＮトラ
ンジスタ１４、Ｎチャネルオフ−ＦＥＴ１６およびＰチ
ャネルオン−ＦＥＴ１８を含んでいる。オフ−ＦＥＴ１
６およびオフ−ＦＥＴ１８のゲートＧ１およびＧ２は互
いに連結されている。ＰＮＰトランジスタ１２のアッパ
ー・エミッタＵＥは陽極Ａに、オフ−ＦＥＴ１６のソー
スＳ１およびオン−ＦＥＴ１８のソースＳ２に接続され
ている。ＰＮＰトランジスタ１２のアッパー・ベースＵ
Ｂはオフ−ＦＥＴ１６のドレインＤ１に、そしてＮＰＮ
トランジスタ１４のロワー・コレクタＬＣに連結されて
いる。ＰＮＰトランジスタ１２のアッパー・コレクタＵ
Ｃはオン−ＦＥＴ１８のドレインＤ２に、そしてＮＰＮ
トランジスタ１４のロワー・ベースＬＢに接続されてい
る。ＮＰＮトランジスタ１４のロワー・エミッタＬＥは
陰極Ｃに接続されている。
【０００２】Ｐ形ＭＣＴ１０は２種類の状態、すなわち
オンまたはオフの一方において作動する。オン−ＦＥＴ
スレッショルド電圧より一層負の電圧がゲートＧ１およ
びＧ２に入力されると、Ｐ形ＭＣＴ１０はターンオンさ
れる。この電圧はオン−ＦＥＴ１８をターンオンさせ、
これが電流をＮＰＮトランジスタ１４のロワー・ベース
ＬＢに供給して、ＮＰＮトランジスタ１４をターンオン
する。一度、ＮＰＮトランジスタ１４がオンになると、
ＮＰＮトランジスタ１４のロワー・コレクタＬＣはＰＮ
Ｐトランジスタ１２のアッパー・ベースＵＢから電流を
引き出（draw）しＰＮＰトランジスタ１２をターンオン
する。オフ−ＦＥＴスレッショルド電圧より一層正の電
圧がゲートＧ１およびＧ２に入力されると、Ｐ形ＭＣＴ
１０はターンオフされる。この正電圧はオフ−ＦＥＴ１
６をターンオンし、これがアッパー・ベースＵＢのアッ
パー・エミッタＵＥを短絡させ、ＰＮＰトランジスタ１
２をターンオフし、これがＮＰＮトランジスタ１４をタ
ーンオンする。ＭＣＴの一例が米国特許第4,816,892 号
中に開示されている。
オンまたはオフの一方において作動する。オン−ＦＥＴ
スレッショルド電圧より一層負の電圧がゲートＧ１およ
びＧ２に入力されると、Ｐ形ＭＣＴ１０はターンオンさ
れる。この電圧はオン−ＦＥＴ１８をターンオンさせ、
これが電流をＮＰＮトランジスタ１４のロワー・ベース
ＬＢに供給して、ＮＰＮトランジスタ１４をターンオン
する。一度、ＮＰＮトランジスタ１４がオンになると、
ＮＰＮトランジスタ１４のロワー・コレクタＬＣはＰＮ
Ｐトランジスタ１２のアッパー・ベースＵＢから電流を
引き出（draw）しＰＮＰトランジスタ１２をターンオン
する。オフ−ＦＥＴスレッショルド電圧より一層正の電
圧がゲートＧ１およびＧ２に入力されると、Ｐ形ＭＣＴ
１０はターンオフされる。この正電圧はオフ−ＦＥＴ１
６をターンオンし、これがアッパー・ベースＵＢのアッ
パー・エミッタＵＥを短絡させ、ＰＮＰトランジスタ１
２をターンオフし、これがＮＰＮトランジスタ１４をタ
ーンオンする。ＭＣＴの一例が米国特許第4,816,892 号
中に開示されている。
【０００３】ＭＣＴ、たとえば上記したＰ形ＭＣＴに関
する現在の研究の一領域はＭＣＴのセル密度を増加させ
得る探索方法にある。ＭＣＴのセル密度を増加させる
と、より以上の電流を制御することができる。セル密度
を増加させる一つの方法は、トレンチ内にオフ−ＦＥＴ
を配置することである。トレンチ中にオフ−ＦＥＴを配
置することが多くの問題をもたらすことはない。図１中
に示すように、ターンオンする際、オフ−ＦＥＴはＰＮ
Ｐトランジスタ１２のアッパー・エミッタＵＥをＰＮＰ
トランジスタ１２のアッパー・ベースＵＢに接続するこ
とを要する。Ｐ形ＭＣＴ１０を形成する半導体ウエハ中
のアッパー・エミッタＵＥおよびアッパー・ベースＵＢ
に関する領域は、その半導体ウエハの上面近傍に典型的
に配置されているので、トレンチは２、３ミクロンの深
さを必要とするに過ぎない。この浅いトレンチはＰＮＰ
トランジスタ１２のアッパー・ベースＵＢおよびＮＰＮ
トランジスタ１４のロワー・ベースＬＢ間のブロッキン
グ接合部を貫通することはなく、従って降伏電圧あるい
はＰ形ＭＣＴのミラー・キャパシタンスに影響を及ぼす
ことはない。ところが、オフ−ＦＥＴとは異なり、トレ
ンチ内にオン−ＦＥＴを配置することは問題をもたら
す。
する現在の研究の一領域はＭＣＴのセル密度を増加させ
得る探索方法にある。ＭＣＴのセル密度を増加させる
と、より以上の電流を制御することができる。セル密度
を増加させる一つの方法は、トレンチ内にオフ−ＦＥＴ
を配置することである。トレンチ中にオフ−ＦＥＴを配
置することが多くの問題をもたらすことはない。図１中
に示すように、ターンオンする際、オフ−ＦＥＴはＰＮ
Ｐトランジスタ１２のアッパー・エミッタＵＥをＰＮＰ
トランジスタ１２のアッパー・ベースＵＢに接続するこ
とを要する。Ｐ形ＭＣＴ１０を形成する半導体ウエハ中
のアッパー・エミッタＵＥおよびアッパー・ベースＵＢ
に関する領域は、その半導体ウエハの上面近傍に典型的
に配置されているので、トレンチは２、３ミクロンの深
さを必要とするに過ぎない。この浅いトレンチはＰＮＰ
トランジスタ１２のアッパー・ベースＵＢおよびＮＰＮ
トランジスタ１４のロワー・ベースＬＢ間のブロッキン
グ接合部を貫通することはなく、従って降伏電圧あるい
はＰ形ＭＣＴのミラー・キャパシタンスに影響を及ぼす
ことはない。ところが、オフ−ＦＥＴとは異なり、トレ
ンチ内にオン−ＦＥＴを配置することは問題をもたら
す。
【０００４】図２を参照すると、上で論述したようにト
レンチ２２内に配置されたオン−ＦＥＴを備えるＰ形Ｍ
ＣＴ２２が、トレンチ内にオン−ＦＥＴを配置する問題
を例示するために示されている。この例において、Ｐ形
ＭＣＴ２０は対向する上面および下面２４および２６を
備える半導体ウエハを含んでいる。陰極ＣはＮ形ロワー
・エミッタ領域２８に接続されている。Ｎ形ロワー・エ
ミッタ領域２８はウエハの下面２６に沿って存在する。
Ｐ形ロワー・ベース、アッパー・コレクタおよびオン−
ＦＥＴドレイン領域（Ｐ形ロワー・領域）３０はＮ形ロ
ワー・エミッタ領域２８およびＮ＋形アッパー・ベー
ス、ロワー・コレクタ上に配置されており、またオフ−
ＦＥＴドレイン領域（Ｎ形アッパー・ベース領域）３２
はＰ形ロワー・ベース領域３０上に配置されている。Ｐ
形アッパー・エミッタ領域３４は、Ｐ形アッパー・エミ
ッタ領域３４上に配置されたＰ＋形オン−ＦＥＴソース
領域３６と共にＮ形アッパー・エミッタ領域３４上に配
置されている。Ｐ＋形オン−ＦＥＴソース領域３６の一
部は上面２４に延びている。複数個のＮ＋形オフ−ＦＥ
Ｔソース領域３８は上面２４に沿って配置され、かつＰ
＋形オン−ＦＥＴソース領域３６のくぼみに下方へ延び
ている。誘電体層４０はＰ＋形オン−ＦＥＴソース領域
３６およびＮ＋形オフ−ＦＥＴソース領域を覆ってい
る。陽極（図示せず）はＰ＋形オン−ＦＥＴソース領域
およびＮ＋形オフ−ＦＥＴ領域３８の各部分に接続され
ており、前記領域３８は誘電体層４０を経由してエッチ
ングした開口部（図示せず）を介し上面２４に沿って配
置されている。
レンチ２２内に配置されたオン−ＦＥＴを備えるＰ形Ｍ
ＣＴ２２が、トレンチ内にオン−ＦＥＴを配置する問題
を例示するために示されている。この例において、Ｐ形
ＭＣＴ２０は対向する上面および下面２４および２６を
備える半導体ウエハを含んでいる。陰極ＣはＮ形ロワー
・エミッタ領域２８に接続されている。Ｎ形ロワー・エ
ミッタ領域２８はウエハの下面２６に沿って存在する。
Ｐ形ロワー・ベース、アッパー・コレクタおよびオン−
ＦＥＴドレイン領域（Ｐ形ロワー・領域）３０はＮ形ロ
ワー・エミッタ領域２８およびＮ＋形アッパー・ベー
ス、ロワー・コレクタ上に配置されており、またオフ−
ＦＥＴドレイン領域（Ｎ形アッパー・ベース領域）３２
はＰ形ロワー・ベース領域３０上に配置されている。Ｐ
形アッパー・エミッタ領域３４は、Ｐ形アッパー・エミ
ッタ領域３４上に配置されたＰ＋形オン−ＦＥＴソース
領域３６と共にＮ形アッパー・エミッタ領域３４上に配
置されている。Ｐ＋形オン−ＦＥＴソース領域３６の一
部は上面２４に延びている。複数個のＮ＋形オフ−ＦＥ
Ｔソース領域３８は上面２４に沿って配置され、かつＰ
＋形オン−ＦＥＴソース領域３６のくぼみに下方へ延び
ている。誘電体層４０はＰ＋形オン−ＦＥＴソース領域
３６およびＮ＋形オフ−ＦＥＴソース領域を覆ってい
る。陽極（図示せず）はＰ＋形オン−ＦＥＴソース領域
およびＮ＋形オフ−ＦＥＴ領域３８の各部分に接続され
ており、前記領域３８は誘電体層４０を経由してエッチ
ングした開口部（図示せず）を介し上面２４に沿って配
置されている。
【０００５】図１に示すように、ターンオンする際、Ｐ
形ＭＣＴ１０用のオン−ＦＥＴ１８はアッパー・エミッ
タＵＥをロワー・ベースＬＢに接続することを要する。
従って、オン−ＦＥＴ用のトレンチ２２はウエハの上面
２４からＰ形ロワー・ベース領域３０に延在せねばなら
ない。図２に示すように、底部４２および側壁４４を備
えたトレンチ２２は、上面２４に対しほぼ垂直方向にあ
るウエハ内へ延び、Ｎ＋形オフ−ＦＥＴソース領域３
８、Ｐ＋形オン−ＦＥＴソース領域、Ｐ形アッパー・エ
ミッタ領域３４およびＮ形アッパー・ベース領域３２を
下方へ延在し、そして部分的にＰ形ロワー・ベース領域
３０内に延びている。ゲート酸化物層４６は底部４２お
よび側壁４４に沿って並び、そしてトレンチ４４内のド
ープされたポリシリコン領域をＮ＋形オフ−ＦＥＴソー
ス、Ｐ＋形オン−ＦＥＴソース、Ｐ形アッパー・エミッ
タおよびＮ形アッパー・ベース、更にＰ形ロワー・ベー
ス領域３８、３６、３４、３２および３０から分離す
る。残念なことに、トレンチ２２がこれらの領域３８、
３６、３４、３２および３０を介して延在する場合、ト
レンチ２２もまたＭＣＴ２０用の高圧ブロッキング接合
部４８を経由して延びる。ブロッキング接合部４８はＮ
形アッパー・ベース領域３２およびＰ形ロワー・ベース
領域３０間に配置され、そしてもし、ＭＣＴ２０がトリ
ガされなければ、降伏電圧までの電圧に耐える。ＭＣＴ
２０のＰ形ロワー・ベース領域３０へ下るエッチング・
トレンチ２２はロワー・トレンチコーナーを下降させて
ロワー・ベースの降伏電圧を低下させ、そしてゲートキ
ャパシタンス、特にミラー・キャパシタンスを実質的に
増加させる。更に、エッチングせねばならないそれぞれ
の付加的な領域はＭＣＴの製造における時間、費用およ
び困難性を付加するものである。
形ＭＣＴ１０用のオン−ＦＥＴ１８はアッパー・エミッ
タＵＥをロワー・ベースＬＢに接続することを要する。
従って、オン−ＦＥＴ用のトレンチ２２はウエハの上面
２４からＰ形ロワー・ベース領域３０に延在せねばなら
ない。図２に示すように、底部４２および側壁４４を備
えたトレンチ２２は、上面２４に対しほぼ垂直方向にあ
るウエハ内へ延び、Ｎ＋形オフ−ＦＥＴソース領域３
８、Ｐ＋形オン−ＦＥＴソース領域、Ｐ形アッパー・エ
ミッタ領域３４およびＮ形アッパー・ベース領域３２を
下方へ延在し、そして部分的にＰ形ロワー・ベース領域
３０内に延びている。ゲート酸化物層４６は底部４２お
よび側壁４４に沿って並び、そしてトレンチ４４内のド
ープされたポリシリコン領域をＮ＋形オフ−ＦＥＴソー
ス、Ｐ＋形オン−ＦＥＴソース、Ｐ形アッパー・エミッ
タおよびＮ形アッパー・ベース、更にＰ形ロワー・ベー
ス領域３８、３６、３４、３２および３０から分離す
る。残念なことに、トレンチ２２がこれらの領域３８、
３６、３４、３２および３０を介して延在する場合、ト
レンチ２２もまたＭＣＴ２０用の高圧ブロッキング接合
部４８を経由して延びる。ブロッキング接合部４８はＮ
形アッパー・ベース領域３２およびＰ形ロワー・ベース
領域３０間に配置され、そしてもし、ＭＣＴ２０がトリ
ガされなければ、降伏電圧までの電圧に耐える。ＭＣＴ
２０のＰ形ロワー・ベース領域３０へ下るエッチング・
トレンチ２２はロワー・トレンチコーナーを下降させて
ロワー・ベースの降伏電圧を低下させ、そしてゲートキ
ャパシタンス、特にミラー・キャパシタンスを実質的に
増加させる。更に、エッチングせねばならないそれぞれ
の付加的な領域はＭＣＴの製造における時間、費用およ
び困難性を付加するものである。
【０００６】
【発明が解決しようとする課題】従って、トレンチオン
−ＦＥＴを備えたＭＣＴであって、降伏電圧を低下させ
ず、ミラー・キャパシタンスを増加させず、あるいはＭ
ＣＴ製造の困難性または費用を付加することなしに、Ｍ
ＣＴのセル密度を増加させることが可能なものについて
のニーズが存在する。
−ＦＥＴを備えたＭＣＴであって、降伏電圧を低下させ
ず、ミラー・キャパシタンスを増加させず、あるいはＭ
ＣＴ製造の困難性または費用を付加することなしに、Ｍ
ＣＴのセル密度を増加させることが可能なものについて
のニーズが存在する。
【０００７】
【課題を解決するための手段】本発明による金属酸化膜
半導体制御サイリスタの一実施態様は、対向する第一お
よび第二表面を有する半導体ウエハを含んでいる。この
ウエハは第一乃至第六の連続的な領域を有しており、こ
れらは相互に上下に重ねて配置されている。第一領域は
ウエハの第二表面を含み、そして第二乃至第六領域は第
一表面まで延びる少なくとも一部を有している。第一、
第三および第六領域は第一のタイプの導電率を有し、ま
た第二、第四および第五領域は第二のタイプの導電率を
有している。底部および側壁を備えるトレンチは第一表
面から延びて、第四、第五および第六領域を貫通し、そ
して第三領域中に延在する。誘電体物質をトレンチの底
部および側壁に塗布し、また導電性物質はトレンチの残
部を充填している。
半導体制御サイリスタの一実施態様は、対向する第一お
よび第二表面を有する半導体ウエハを含んでいる。この
ウエハは第一乃至第六の連続的な領域を有しており、こ
れらは相互に上下に重ねて配置されている。第一領域は
ウエハの第二表面を含み、そして第二乃至第六領域は第
一表面まで延びる少なくとも一部を有している。第一、
第三および第六領域は第一のタイプの導電率を有し、ま
た第二、第四および第五領域は第二のタイプの導電率を
有している。底部および側壁を備えるトレンチは第一表
面から延びて、第四、第五および第六領域を貫通し、そ
して第三領域中に延在する。誘電体物質をトレンチの底
部および側壁に塗布し、また導電性物質はトレンチの残
部を充填している。
【０００８】代替的実施態様において、第三乃至第六領
域は第一表面まで延びる部分を少なくとも有しており、
第一、第四および第六領域は第一のタイプの導電性を有
しており、第二、第三および第五領域は第二のタイプの
導電性を有し、そしてトレンチは第一表面から延び、か
つ第五および第六領域を貫通し、そして第四領域内に延
びている。
域は第一表面まで延びる部分を少なくとも有しており、
第一、第四および第六領域は第一のタイプの導電性を有
しており、第二、第三および第五領域は第二のタイプの
導電性を有し、そしてトレンチは第一表面から延び、か
つ第五および第六領域を貫通し、そして第四領域内に延
びている。
【０００９】上記したトレンチ内のオン−ＦＥＴを備え
た金属酸化膜半導体制御サイリスタ（ＭＣＴ）は数多く
の利点を提供する。本発明によって、トレンチ内にオン
−ＦＥＴを備えていないＭＣＴにおけるよりも大きなセ
ル密度を有するＭＣＴを達成することが出来る。ＭＣＴ
のセル密度における増加は降伏電圧に悪影響を及ぼさ
ず、あるいは実質的にゲート・キャパシタンス、特にミ
ラー・キャパシタンスを増加させることなく達成され
る。それはトレンチがブロッキング接合部を貫通せず、
またブロッキング接合部の近傍に配置されることがない
からである。ＭＣＴ用のオン−ＦＥＴについてのトレン
チは数多くの領域を貫通することを要しないので、ＭＣ
Ｔはエッチング、再充填および平坦化することが一層容
易である。
た金属酸化膜半導体制御サイリスタ（ＭＣＴ）は数多く
の利点を提供する。本発明によって、トレンチ内にオン
−ＦＥＴを備えていないＭＣＴにおけるよりも大きなセ
ル密度を有するＭＣＴを達成することが出来る。ＭＣＴ
のセル密度における増加は降伏電圧に悪影響を及ぼさ
ず、あるいは実質的にゲート・キャパシタンス、特にミ
ラー・キャパシタンスを増加させることなく達成され
る。それはトレンチがブロッキング接合部を貫通せず、
またブロッキング接合部の近傍に配置されることがない
からである。ＭＣＴ用のオン−ＦＥＴについてのトレン
チは数多くの領域を貫通することを要しないので、ＭＣ
Ｔはエッチング、再充填および平坦化することが一層容
易である。
【００１０】本発明は対向する第一および第二表面を有
する半導体ウエハを備えるＭＣＴを包含し、前記ウエハ
は第一乃至第六の連続する領域を含んで成り、これらは
相互に上下に重なり合って配置され、前記第一領域は第
二表面を含み、そして第二乃至第六領域のそれぞれは第
一表面まで延びる部分を少なくとも有しており、ここに
おいて、前記第一、第三および第六領域は第一のタイプ
の導電性を有し、また前記第二、第四および第五領域は
第二のタイプの導電性を有しており、そして底部および
側壁を備えたトレンチは第一表面から延び、かつ前記第
四、第五および第六領域を貫通し、更に前記第三領域内
に延び、誘電性物質をもって前記底部および側壁を塗布
し、導電性物質が前記トレンチを充填している。
する半導体ウエハを備えるＭＣＴを包含し、前記ウエハ
は第一乃至第六の連続する領域を含んで成り、これらは
相互に上下に重なり合って配置され、前記第一領域は第
二表面を含み、そして第二乃至第六領域のそれぞれは第
一表面まで延びる部分を少なくとも有しており、ここに
おいて、前記第一、第三および第六領域は第一のタイプ
の導電性を有し、また前記第二、第四および第五領域は
第二のタイプの導電性を有しており、そして底部および
側壁を備えたトレンチは第一表面から延び、かつ前記第
四、第五および第六領域を貫通し、更に前記第三領域内
に延び、誘電性物質をもって前記底部および側壁を塗布
し、導電性物質が前記トレンチを充填している。
【００１１】
【発明の実施の形態】次いで、本発明を具体例により添
付図面を参照しながら説明する。本発明によるＰ形金属
酸化膜半導体制御サイリスタ（ＭＣＴ）５０の一実施態
様が図３に例示されている。ＭＣＴ５０はトレンチ６２
内のオン−ＦＥＴを包含し、これは降伏電圧に悪影響を
及ぼすことなく、あるいはゲートキャパシタンス、そし
て特にミラー・キャパシタンスを増加させずにトレンチ
内にオン−ＦＥＴを備えていないＭＣＴのそれより大き
なセル密度の獲得を可能とするものである。ＭＣＴ５０
のオン−ＦＥＴ用トレンチ６２は数多くの領域を貫通す
ることを要しないので、ＭＣＴ５０はエッチング、再充
填および平坦化するのが容易である。トレンチ６２中に
オン−ＦＥＴを備えたＰ形ＭＣＴ５０を例示したが、本
発明はまた、他の実施態様、たとえば図７に示すＰ形Ｍ
ＣＴ１１０およびトレンチ内にオン−ＦＥＴを備えたＮ
形ＭＣＴをもカバーするものである。
付図面を参照しながら説明する。本発明によるＰ形金属
酸化膜半導体制御サイリスタ（ＭＣＴ）５０の一実施態
様が図３に例示されている。ＭＣＴ５０はトレンチ６２
内のオン−ＦＥＴを包含し、これは降伏電圧に悪影響を
及ぼすことなく、あるいはゲートキャパシタンス、そし
て特にミラー・キャパシタンスを増加させずにトレンチ
内にオン−ＦＥＴを備えていないＭＣＴのそれより大き
なセル密度の獲得を可能とするものである。ＭＣＴ５０
のオン−ＦＥＴ用トレンチ６２は数多くの領域を貫通す
ることを要しないので、ＭＣＴ５０はエッチング、再充
填および平坦化するのが容易である。トレンチ６２中に
オン−ＦＥＴを備えたＰ形ＭＣＴ５０を例示したが、本
発明はまた、他の実施態様、たとえば図７に示すＰ形Ｍ
ＣＴ１１０およびトレンチ内にオン−ＦＥＴを備えたＮ
形ＭＣＴをもカバーするものである。
【００１２】図３を参照すると、Ｐ形ＭＣＴ５０は対向
する第一および第二表面５４および５６を有する半導体
ウエハ５２を含んでいる。この特定の実施態様におい
て、陰極６０はＮ形ロワー・エミッタ領域６４に接続さ
れており、この領域はウエハ５２の第二表面５６を形成
している。Ｐ形ロワー・ベース、アッパー・コレクタお
よびオン−ＦＥＴドレイン領域（Ｐ形ロワー・ベース領
域）６６は、ウエハ５２の第一表面５４まで延びるＰ形
ロワー・ベース領域６６の一部６６を伴うＮ形ロワー・
エミッタ領域６４の上方に配置されている。Ｎ形アッパ
ー・ベース、ロワー・コレクタおよびオン−ＦＥＴドレ
イン領域（Ｎ形アッパー・ベース領域）７０はＰ形ロワ
ー・ベース領域６６であって、第一表面５４の下方にあ
り、かつ第一表面５４に延びる部分７２を含むものの部
分上方に配置されている。Ｐ形アッパー・エミッタ領域
７４はＮ形アッパー・ベース領域７０であって、第一表
面５４の下方にあり、かつまた第一表面５４に延びる部
分７６をも含むものの部分上方に配置されている。Ｐ形
オン−ＦＥＴソース領域はＰ形アッパー・エミッタ領域
７８であって、第一表面５４の下方にあり、かつ第一表
面５４に延びる部分８０を含むものの部分上方に配置さ
れている。複数個のＮ＋形オン−ＦＥＴソース領域８２
は第一表面５４に暴露され、かつＰ＋形ソースオン−Ｆ
ＥＴ領域７８あるいはＰ＋形ソースオン−ＦＥＴ領域７
８およびＰ形アッパー・エミッタ領域７４のいずれか上
方に配置されている。誘電体層８４は第一表面５４に沿
ってＰ形ロワー・ベース領域６６、Ｎ形アッパー・ベー
ス領域７０、Ｐ形アッパー・エミッタ領域７４、Ｐ＋形
オン−ＦＥＴソース領域７８およびＮ＋形オン−ＦＥＴ
ソース領域８２の上方に配置される。陽極（図示せず）
はＰ形アッパー・エミッタ領域およびＰ＋形オン−ＦＥ
Ｔソース領域の部分７６、８０に、また誘電体層８４介
してエッチングされた開口部（図示せず）を経由してＮ
＋形オフ−ＦＥＴソース領域８２に接続されることにな
ろう。
する第一および第二表面５４および５６を有する半導体
ウエハ５２を含んでいる。この特定の実施態様におい
て、陰極６０はＮ形ロワー・エミッタ領域６４に接続さ
れており、この領域はウエハ５２の第二表面５６を形成
している。Ｐ形ロワー・ベース、アッパー・コレクタお
よびオン−ＦＥＴドレイン領域（Ｐ形ロワー・ベース領
域）６６は、ウエハ５２の第一表面５４まで延びるＰ形
ロワー・ベース領域６６の一部６６を伴うＮ形ロワー・
エミッタ領域６４の上方に配置されている。Ｎ形アッパ
ー・ベース、ロワー・コレクタおよびオン−ＦＥＴドレ
イン領域（Ｎ形アッパー・ベース領域）７０はＰ形ロワ
ー・ベース領域６６であって、第一表面５４の下方にあ
り、かつ第一表面５４に延びる部分７２を含むものの部
分上方に配置されている。Ｐ形アッパー・エミッタ領域
７４はＮ形アッパー・ベース領域７０であって、第一表
面５４の下方にあり、かつまた第一表面５４に延びる部
分７６をも含むものの部分上方に配置されている。Ｐ形
オン−ＦＥＴソース領域はＰ形アッパー・エミッタ領域
７８であって、第一表面５４の下方にあり、かつ第一表
面５４に延びる部分８０を含むものの部分上方に配置さ
れている。複数個のＮ＋形オン−ＦＥＴソース領域８２
は第一表面５４に暴露され、かつＰ＋形ソースオン−Ｆ
ＥＴ領域７８あるいはＰ＋形ソースオン−ＦＥＴ領域７
８およびＰ形アッパー・エミッタ領域７４のいずれか上
方に配置されている。誘電体層８４は第一表面５４に沿
ってＰ形ロワー・ベース領域６６、Ｎ形アッパー・ベー
ス領域７０、Ｐ形アッパー・エミッタ領域７４、Ｐ＋形
オン−ＦＥＴソース領域７８およびＮ＋形オン−ＦＥＴ
ソース領域８２の上方に配置される。陽極（図示せず）
はＰ形アッパー・エミッタ領域およびＰ＋形オン−ＦＥ
Ｔソース領域の部分７６、８０に、また誘電体層８４介
してエッチングされた開口部（図示せず）を経由してＮ
＋形オフ−ＦＥＴソース領域８２に接続されることにな
ろう。
【００１３】Ｐ形ＭＣＴ５０のブロッキング接合部８６
はＰ形ロワー・ベース領域６６およびＮ形アッパー・ベ
ース領域７０間に配置される。もし、ＭＣＴがトリガさ
れなければ、ブロッキング接合部８６が降伏電圧までの
電圧に耐える。Ｐ形ＭＣＴ５０において、ゲート８８は
底部９０および側壁９２（一方の側壁のみが示されてい
る）を備えたトレンチ６２内に配置される。トレンチ６
２は第一表面５４にほぼ垂直な方向において、かつＮ＋
形オフ−ＦＥＴソース領域８２、Ｐ＋形オン−ＦＥＴソ
ース領域７８およびＰ形アッパー・エミッタ領域７４を
経由し、更にＮ形アッパー・ベース領域７０中に延びて
いる。この特定の実施態様において、トレンチ６２はＮ
形アッパー・ベース領域７０をほぼ中間点まで通過して
延在する。トレンチ６２の底部９０はプレーン９４に載
っており、またトレンチ６２の側壁９２の一方はＮ＋形
オフ−ＦＥＴソース領域８２、Ｐ＋形オン−ＦＥＴソー
ス領域７８、Ｐ形アッパー・エミッタ領域７４、更にＮ
形アッパー・ベース領域７０に載っている。プレーン９
４は図３および５において破線によって示されている。
図３に戻ると、トレンチ６２はゲート酸化物層９６また
は他の適切な誘電体、たとえば窒化珪素によりライニン
グされており、次いで導電性物質、たとえばドープされ
たポリシリコン９８によって充填される。ドープされた
ポリシリコンがトレンチ６２を充填するために用いられ
ているが、他のタイプの導電性物質、たとえば金属を使
用することも可能である。トレンチ６２の頂部１００は
誘電体層８４により覆われているが、トレンチ６２内の
ゲート８８をエッチングして他のコネクタと接続させる
ように出来る。
はＰ形ロワー・ベース領域６６およびＮ形アッパー・ベ
ース領域７０間に配置される。もし、ＭＣＴがトリガさ
れなければ、ブロッキング接合部８６が降伏電圧までの
電圧に耐える。Ｐ形ＭＣＴ５０において、ゲート８８は
底部９０および側壁９２（一方の側壁のみが示されてい
る）を備えたトレンチ６２内に配置される。トレンチ６
２は第一表面５４にほぼ垂直な方向において、かつＮ＋
形オフ−ＦＥＴソース領域８２、Ｐ＋形オン−ＦＥＴソ
ース領域７８およびＰ形アッパー・エミッタ領域７４を
経由し、更にＮ形アッパー・ベース領域７０中に延びて
いる。この特定の実施態様において、トレンチ６２はＮ
形アッパー・ベース領域７０をほぼ中間点まで通過して
延在する。トレンチ６２の底部９０はプレーン９４に載
っており、またトレンチ６２の側壁９２の一方はＮ＋形
オフ−ＦＥＴソース領域８２、Ｐ＋形オン−ＦＥＴソー
ス領域７８、Ｐ形アッパー・エミッタ領域７４、更にＮ
形アッパー・ベース領域７０に載っている。プレーン９
４は図３および５において破線によって示されている。
図３に戻ると、トレンチ６２はゲート酸化物層９６また
は他の適切な誘電体、たとえば窒化珪素によりライニン
グされており、次いで導電性物質、たとえばドープされ
たポリシリコン９８によって充填される。ドープされた
ポリシリコンがトレンチ６２を充填するために用いられ
ているが、他のタイプの導電性物質、たとえば金属を使
用することも可能である。トレンチ６２の頂部１００は
誘電体層８４により覆われているが、トレンチ６２内の
ゲート８８をエッチングして他のコネクタと接続させる
ように出来る。
【００１４】図３、５および６中に示すように、Ｐ形ロ
ワー・ベース領域６６の一部６８はウエハ５２の第一表
面５４まで延びている。この部分６６はプレーン９４上
方まで延在していなければならない。プレーン９４上方
の部分６８は、酸化物層９６によってライニングされ、
かつドープされたポリシリコン９８で充填されたトレン
チ６２の側壁９２の一方に載っている。図３において部
分６８はプレーン９４の上方で第一表面５４まで延びて
いるが、図６中に示すように、Ｎ形アッパー・ベース領
域７０のストリップ１０２はＰ形ロワー・ベース領域６
６の部分６８を第一表面５４から分離してもよい。
ワー・ベース領域６６の一部６８はウエハ５２の第一表
面５４まで延びている。この部分６６はプレーン９４上
方まで延在していなければならない。プレーン９４上方
の部分６８は、酸化物層９６によってライニングされ、
かつドープされたポリシリコン９８で充填されたトレン
チ６２の側壁９２の一方に載っている。図３において部
分６８はプレーン９４の上方で第一表面５４まで延びて
いるが、図６中に示すように、Ｎ形アッパー・ベース領
域７０のストリップ１０２はＰ形ロワー・ベース領域６
６の部分６８を第一表面５４から分離してもよい。
【００１５】トレンチ６２内にオン−ＦＥＴを配置し、
かつプレーン９４上方のＰ形ロワー・ベース領域６６の
一部６８を延在させることによって、先に論述した問題
を伴うことなく、トレンチ内にオン−ＦＥＴを備えてい
ないＭＣＴのそれよりも大きなセル密度を有するＭＣＴ
を得ることが出来る。特に、そのＭＣＴセルの寸法を各
辺約２０ミクロンから各辺約５ミクロンに減少させるこ
とが出来る。更に、この発明のトレンチ６２はＰ形ロワ
ー・ベース領域６６およびＮ形アッパー・ベース領域７
０間のブロッキング接合部８６に向かって下降させる必
要がない。Ｎ形アッパー・ベース領域の実質的区分１０
４はゲート８８をブロッキング接合部８６から遮蔽す
る。その結果、降伏電圧が低下することはなく、そして
ゲート・キャパシタンス、特にミラー・キャパシタンス
は殆ど増加しない。この特定の実施態様において、縦型
の装置が示されているが、本発明はまた横型装置にも適
用される。
かつプレーン９４上方のＰ形ロワー・ベース領域６６の
一部６８を延在させることによって、先に論述した問題
を伴うことなく、トレンチ内にオン−ＦＥＴを備えてい
ないＭＣＴのそれよりも大きなセル密度を有するＭＣＴ
を得ることが出来る。特に、そのＭＣＴセルの寸法を各
辺約２０ミクロンから各辺約５ミクロンに減少させるこ
とが出来る。更に、この発明のトレンチ６２はＰ形ロワ
ー・ベース領域６６およびＮ形アッパー・ベース領域７
０間のブロッキング接合部８６に向かって下降させる必
要がない。Ｎ形アッパー・ベース領域の実質的区分１０
４はゲート８８をブロッキング接合部８６から遮蔽す
る。その結果、降伏電圧が低下することはなく、そして
ゲート・キャパシタンス、特にミラー・キャパシタンス
は殆ど増加しない。この特定の実施態様において、縦型
の装置が示されているが、本発明はまた横型装置にも適
用される。
【００１６】図１ならびに図４−５を参照すると、トレ
ンチ６２中にオン−ＦＥＴを設けたＰ形ＭＣＴ５０の作
用が例示されている。図４中に示されるように、負電圧
がゲート８８に印加されると、ゲート８８の酸化物層９
６近傍のＮ形アッパー・ベース領域７０内の電子が追い
払われて、アッパー・エミッタ領域７４およびＰ＋形オ
ン−ＦＥＴソース領域７８からＰ形ロワー・ベース領域
６６に至るＰチャネル１０６（矢印により示す）をトレ
ンチ６２の側壁９２に沿って提供する。次いで、図４−
６に示すように、オン−ＦＥＴ電流がアッパー・エミッ
タ領域７４およびＰ＋形オン−ＦＥＴソース領域７８か
ら矢印の方向においてＰ形ロワー・ベース領域６６に対
し流れる。図１に関して先に述べたように、電流がＰ形
ロワー・ベース領域６６に達すると、その電流がＮＰＮ
トランジスタ１４をターンオンする。一度、ＮＰＮトラ
ンジスタ１４がターンオンされると、ＮＰＮトランジス
タ１４のロワー・コレクタＬＣはＰＮＰトランジスタ１
２のＮ形アッパー・ベース領域７０から電圧を得て、Ｐ
ＮＰトランジスタ１２をターンオンし、その結果Ｐ形Ｍ
ＣＴ５０をターンオンする。
ンチ６２中にオン−ＦＥＴを設けたＰ形ＭＣＴ５０の作
用が例示されている。図４中に示されるように、負電圧
がゲート８８に印加されると、ゲート８８の酸化物層９
６近傍のＮ形アッパー・ベース領域７０内の電子が追い
払われて、アッパー・エミッタ領域７４およびＰ＋形オ
ン−ＦＥＴソース領域７８からＰ形ロワー・ベース領域
６６に至るＰチャネル１０６（矢印により示す）をトレ
ンチ６２の側壁９２に沿って提供する。次いで、図４−
６に示すように、オン−ＦＥＴ電流がアッパー・エミッ
タ領域７４およびＰ＋形オン−ＦＥＴソース領域７８か
ら矢印の方向においてＰ形ロワー・ベース領域６６に対
し流れる。図１に関して先に述べたように、電流がＰ形
ロワー・ベース領域６６に達すると、その電流がＮＰＮ
トランジスタ１４をターンオンする。一度、ＮＰＮトラ
ンジスタ１４がターンオンされると、ＮＰＮトランジス
タ１４のロワー・コレクタＬＣはＰＮＰトランジスタ１
２のＮ形アッパー・ベース領域７０から電圧を得て、Ｐ
ＮＰトランジスタ１２をターンオンし、その結果Ｐ形Ｍ
ＣＴ５０をターンオンする。
【００１７】オン−ＦＥＴスレッショルド電圧より一層
正の電圧がゲート８８に印加されると、Ｐ形ＭＣＴ５０
はターンオフされる。ゲート８８における正電圧はゲー
ト８８の酸化物層９６に向かうＰ形アッパー・エミッタ
領域７４およびＰ＋形オン−ＦＥＴソース領域７８にお
いて電子を得て、Ｎチャネルをトレンチ６２の側壁９２
に沿って、Ｎ＋形オフ−ＦＥＴソース領域８２およびＮ
＋形オフ−ＦＥＴドレイン領域７０間に形成する。次
に、オン−ＦＥＴ電流がＮ＋形オフ−ＦＥＴソース領域
８２からＮ＋形オフ−ＦＥＴドレイン領域７０へ流れ、
Ｐ形アッパー・エミッタ領域７４をＮ形アッパー・ベー
ス領域７０に短絡させる。図１に関して先に述べたよう
に、Ｐ形アッパー・エミッタ領域７４がＮ形アッパー・
ベース領域７０に短絡されると、ＰＮＰトランジスタ１
２はターンオフされ、これは次いで、ＮＰＮトランジス
タ１４をターンオフし、その結果Ｐ形ＭＣＴ５０をター
ンオフする。
正の電圧がゲート８８に印加されると、Ｐ形ＭＣＴ５０
はターンオフされる。ゲート８８における正電圧はゲー
ト８８の酸化物層９６に向かうＰ形アッパー・エミッタ
領域７４およびＰ＋形オン−ＦＥＴソース領域７８にお
いて電子を得て、Ｎチャネルをトレンチ６２の側壁９２
に沿って、Ｎ＋形オフ−ＦＥＴソース領域８２およびＮ
＋形オフ−ＦＥＴドレイン領域７０間に形成する。次
に、オン−ＦＥＴ電流がＮ＋形オフ−ＦＥＴソース領域
８２からＮ＋形オフ−ＦＥＴドレイン領域７０へ流れ、
Ｐ形アッパー・エミッタ領域７４をＮ形アッパー・ベー
ス領域７０に短絡させる。図１に関して先に述べたよう
に、Ｐ形アッパー・エミッタ領域７４がＮ形アッパー・
ベース領域７０に短絡されると、ＰＮＰトランジスタ１
２はターンオフされ、これは次いで、ＮＰＮトランジス
タ１４をターンオフし、その結果Ｐ形ＭＣＴ５０をター
ンオフする。
【００１８】図７を参照すると、Ｐ形ＭＣＴ１１０に関
する他の実施態様が例示されている。図７中で対応する
エレメントは図３−６において用いられたそれらの参照
符号に対応する参照符号を示すものとし、また再度説明
はしない。Ｐ形ＭＣＴ１１０は対向する第一および第二
表面１１２および１１４を備えている。この特定の実施
態様において、陰極６０はＮ＋形ロワー・エミッタ領域
６５に接続され、これは第二表面１１４を形成する。Ｐ
形領域６７はＮ＋形ロワー・エミッタ領域６５上方に配
置される。Ｐ形ロワー・ベース、アッパー・コレクタお
よびＰ形ロワー・ベース領域６９の一部と共にオン−Ｆ
ＥＴドレイン領域（Ｐ形ロワー・ベース領域）６９は第
一表面１１２に向かって延在しているが、（図６に示す
実施態様のように）第一表面１１２に達してはいない。
Ｎ形アッパー・ベース、ロワー・コレクタおよびオン−
ＦＥＴドレイン領域（Ｎ形アッパー・ベース領域）７１
はＰ形ロワー・ベース領域６９であって、第一表面５４
の下方にあり、かつＮ形アッパー・ベース領域の一部を
含むものの上に配置され、これは第一表面１１２に延び
ている。Ｐ形アッパー・エミッタおよびオン−ＦＥＴソ
ース領域（Ｐ形アッパー・エミッタ領域）７４はＮ形ア
ッパー・ベース領域７１であって、第一表面１１２の下
方にあり、かつまた一部分を含むものの区分上方に配置
され、これは第一表面１１２に延在している。複数個の
Ｎ＋形オン−ＦＥＴソース領域８２は第一表面１１２に
対し暴露されており、またそれらはＰ形アッパー・エミ
ッタ領域７４の上方に配置されている。誘電体層８４は
第一表面１１２に沿って、Ｐ形ロワー・ベース領域６
９、Ｎ形アッパー・ベース領域７１、Ｐ形アッパー・エ
ミッタ領域７４およびＮ＋形オフ−ＦＥＴソース領域８
２の上方に配置されている。陽極１１６は、誘電体層８
４を介してエッチングされた開口部を経由してＰ形アッ
パー・エミッタ領域７４に、そしてまたＮ＋形オン−Ｆ
ＥＴソース領域８２に接続されている。
する他の実施態様が例示されている。図７中で対応する
エレメントは図３−６において用いられたそれらの参照
符号に対応する参照符号を示すものとし、また再度説明
はしない。Ｐ形ＭＣＴ１１０は対向する第一および第二
表面１１２および１１４を備えている。この特定の実施
態様において、陰極６０はＮ＋形ロワー・エミッタ領域
６５に接続され、これは第二表面１１４を形成する。Ｐ
形領域６７はＮ＋形ロワー・エミッタ領域６５上方に配
置される。Ｐ形ロワー・ベース、アッパー・コレクタお
よびＰ形ロワー・ベース領域６９の一部と共にオン−Ｆ
ＥＴドレイン領域（Ｐ形ロワー・ベース領域）６９は第
一表面１１２に向かって延在しているが、（図６に示す
実施態様のように）第一表面１１２に達してはいない。
Ｎ形アッパー・ベース、ロワー・コレクタおよびオン−
ＦＥＴドレイン領域（Ｎ形アッパー・ベース領域）７１
はＰ形ロワー・ベース領域６９であって、第一表面５４
の下方にあり、かつＮ形アッパー・ベース領域の一部を
含むものの上に配置され、これは第一表面１１２に延び
ている。Ｐ形アッパー・エミッタおよびオン−ＦＥＴソ
ース領域（Ｐ形アッパー・エミッタ領域）７４はＮ形ア
ッパー・ベース領域７１であって、第一表面１１２の下
方にあり、かつまた一部分を含むものの区分上方に配置
され、これは第一表面１１２に延在している。複数個の
Ｎ＋形オン−ＦＥＴソース領域８２は第一表面１１２に
対し暴露されており、またそれらはＰ形アッパー・エミ
ッタ領域７４の上方に配置されている。誘電体層８４は
第一表面１１２に沿って、Ｐ形ロワー・ベース領域６
９、Ｎ形アッパー・ベース領域７１、Ｐ形アッパー・エ
ミッタ領域７４およびＮ＋形オフ−ＦＥＴソース領域８
２の上方に配置されている。陽極１１６は、誘電体層８
４を介してエッチングされた開口部を経由してＰ形アッ
パー・エミッタ領域７４に、そしてまたＮ＋形オン−Ｆ
ＥＴソース領域８２に接続されている。
【００１９】Ｐ形ＭＣＴ５０のブロッキング接合部１１
８はＰ形ロワー・ベース領域６９およびＮ形アッパー・
ベース領域７１間に設けられる。もし、ＭＣＴ１１０が
トリガされなければ、ブロッキング接合部１１８は降伏
電圧までの電圧に耐える。ドープされたポリシリコンま
たはゲート９８はＰ形ＭＣＴ１１０におけるトレンチ６
２内に配置される。トレンチ６２は第一表面１１２に対
しほぼ垂直な方向に延び、そしてＮ＋形オフ−ＦＥＴソ
ース領域８２、Ｐ形アッパー・エミッタ領域７４を経由
し、更にＮ形アッパー・ベース領域７１中に延在する。
トレンチ６２はゲート酸化物層９６または他の適切な誘
電体、たとえば窒化珪素によりライニングされ、次いで
導電性物質、たとえばドープされたポリシリコン９８を
もって充填される。ドープされたポリシリコンがトレン
チ６２を充填するために使用されるが、他のタイプの導
電性物質、たとえば金属を用いることも可能である。ト
レンチ６２の頂部はゲート酸化物層９６によって覆わ
れ、次いで誘電体層でカバーされ、そしてこれをエッチ
ングしてトレンチ内のドープされたポリシリコン９８を
他のコネクタと接続させることも出来る。
８はＰ形ロワー・ベース領域６９およびＮ形アッパー・
ベース領域７１間に設けられる。もし、ＭＣＴ１１０が
トリガされなければ、ブロッキング接合部１１８は降伏
電圧までの電圧に耐える。ドープされたポリシリコンま
たはゲート９８はＰ形ＭＣＴ１１０におけるトレンチ６
２内に配置される。トレンチ６２は第一表面１１２に対
しほぼ垂直な方向に延び、そしてＮ＋形オフ−ＦＥＴソ
ース領域８２、Ｐ形アッパー・エミッタ領域７４を経由
し、更にＮ形アッパー・ベース領域７１中に延在する。
トレンチ６２はゲート酸化物層９６または他の適切な誘
電体、たとえば窒化珪素によりライニングされ、次いで
導電性物質、たとえばドープされたポリシリコン９８を
もって充填される。ドープされたポリシリコンがトレン
チ６２を充填するために使用されるが、他のタイプの導
電性物質、たとえば金属を用いることも可能である。ト
レンチ６２の頂部はゲート酸化物層９６によって覆わ
れ、次いで誘電体層でカバーされ、そしてこれをエッチ
ングしてトレンチ内のドープされたポリシリコン９８を
他のコネクタと接続させることも出来る。
【００２０】トレンチ６２中にオン−ＦＥＴを設けたＰ
形ＭＣＴ１１０の作用はＰ形ＭＣＴ５０と同じである。
オン−ＦＥＴスレッショルド電圧より一層負の電圧がド
ープされたポリシリコン９８に印加されると、ドープさ
れたポリシリコン９８の酸化物層９６近傍のＮ形アッパ
ー・ベース領域７１内の電子が追い払われ、これがＰ形
アッパー・エミッタ領域７４からＰ形ロワー・ベース領
域６６に至るＰチャネル１０６をトレンチ６２の側壁に
沿って提供する。次いで、オン−ＦＥＴ電流がＰ形アッ
パー・エミッタ領域７４からＰ形ロワー・ベース領域６
６に対し流れる。図１に関して先に述べたように、電流
がＰ形ロワー・ベース領域６９に達すると、その電流が
ＮＰＮトランジスタ１４をターンオンする。一度、ＮＰ
Ｎトランジスタ１４がターンオンされると、ＮＰＮトラ
ンジスタ１４のロワー・コレクタＬＣはＰＮＰトランジ
スタ１２のＮ形アッパー・ベース領域７１から電圧を得
て、ＰＮＰトランジスタ１２をターンオンし、その結果
Ｐ形ＭＣＴ１１０をターンオンする。
形ＭＣＴ１１０の作用はＰ形ＭＣＴ５０と同じである。
オン−ＦＥＴスレッショルド電圧より一層負の電圧がド
ープされたポリシリコン９８に印加されると、ドープさ
れたポリシリコン９８の酸化物層９６近傍のＮ形アッパ
ー・ベース領域７１内の電子が追い払われ、これがＰ形
アッパー・エミッタ領域７４からＰ形ロワー・ベース領
域６６に至るＰチャネル１０６をトレンチ６２の側壁に
沿って提供する。次いで、オン−ＦＥＴ電流がＰ形アッ
パー・エミッタ領域７４からＰ形ロワー・ベース領域６
６に対し流れる。図１に関して先に述べたように、電流
がＰ形ロワー・ベース領域６９に達すると、その電流が
ＮＰＮトランジスタ１４をターンオンする。一度、ＮＰ
Ｎトランジスタ１４がターンオンされると、ＮＰＮトラ
ンジスタ１４のロワー・コレクタＬＣはＰＮＰトランジ
スタ１２のＮ形アッパー・ベース領域７１から電圧を得
て、ＰＮＰトランジスタ１２をターンオンし、その結果
Ｐ形ＭＣＴ１１０をターンオンする。
【００２１】オフ−ＦＥＴスレッショルド電圧より一層
正の電圧がドープされたポリシリコン９８に印加される
と、Ｐ形ＭＣＴ１１０はターンオフされる。この正電圧
はドープされたポリシリコン９８の酸化物層９６に向か
うＰ形アッパー・エミッタ領域７４において電子を得
て、Ｎチャネルをトレンチ６２の側壁に沿って、Ｎ＋形
オフ−ＦＥＴソース領域８２およびＮ形オフ−ＦＥＴド
レイン領域７１間に形成する。次に、オン−ＦＥＴ電流
がＮ＋形オフ−ＦＥＴソース領域８２からＮ形オフ−Ｆ
ＥＴドレイン領域７１へ流れ、Ｐ形アッパー・エミッタ
領域７４をＮ形アッパー・ベース領域７１に短絡させ
る。図１に関して先に述べたように、Ｐ形アッパー・エ
ミッタ領域７４がＮ形アッパー・ベース領域７１に短絡
されると、ＰＮＰトランジスタ１２はターンオフされ、
これは次いで、ＮＰＮトランジスタ１４をターンオフ
し、その結果Ｐ形ＭＣＴ１１０をターンオフする。
正の電圧がドープされたポリシリコン９８に印加される
と、Ｐ形ＭＣＴ１１０はターンオフされる。この正電圧
はドープされたポリシリコン９８の酸化物層９６に向か
うＰ形アッパー・エミッタ領域７４において電子を得
て、Ｎチャネルをトレンチ６２の側壁に沿って、Ｎ＋形
オフ−ＦＥＴソース領域８２およびＮ形オフ−ＦＥＴド
レイン領域７１間に形成する。次に、オン−ＦＥＴ電流
がＮ＋形オフ−ＦＥＴソース領域８２からＮ形オフ−Ｆ
ＥＴドレイン領域７１へ流れ、Ｐ形アッパー・エミッタ
領域７４をＮ形アッパー・ベース領域７１に短絡させ
る。図１に関して先に述べたように、Ｐ形アッパー・エ
ミッタ領域７４がＮ形アッパー・ベース領域７１に短絡
されると、ＰＮＰトランジスタ１２はターンオフされ、
これは次いで、ＮＰＮトランジスタ１４をターンオフ
し、その結果Ｐ形ＭＣＴ１１０をターンオフする。
【００２２】金属酸化膜半導体制御サイリスタは、対向
する第一および第二表面を備える半導体ウエハを有して
いる。このウエハは第一乃至第六の連続する領域であっ
て、相互に上下に重なり合って配置されたものを含んで
いる。第一領域はウエハの第二表面を含み、そして第二
乃至第六領域のそれぞれは第一表面まで延びる一部分を
少なくとも有している。第一、第三および第六領域は第
一のタイプの導電性を有し、また第二、第四および第五
領域は第二のタイプの導電性を有している。底部および
側壁を備えるトレンチは第一表面から延び、そして第
四、第五および第六領域を通過し、更に第三領域内に延
びている。誘電体物質がトレンチの底部および側壁に塗
布され、更に導電性物質がトレンチの残部を充填する。
好ましくは、第三乃至第六領域は第一表面まで延在する
一部分を少なくとも有し、第一、第四および第六領域は
第一のタイプの導電性を有し、第二、第三および第五領
域は第二タイプの導電性を有し、またトレンチは第一表
面から延びて、第五および第六領域を通過し、そして第
四領域内に延びるものとする。
する第一および第二表面を備える半導体ウエハを有して
いる。このウエハは第一乃至第六の連続する領域であっ
て、相互に上下に重なり合って配置されたものを含んで
いる。第一領域はウエハの第二表面を含み、そして第二
乃至第六領域のそれぞれは第一表面まで延びる一部分を
少なくとも有している。第一、第三および第六領域は第
一のタイプの導電性を有し、また第二、第四および第五
領域は第二のタイプの導電性を有している。底部および
側壁を備えるトレンチは第一表面から延び、そして第
四、第五および第六領域を通過し、更に第三領域内に延
びている。誘電体物質がトレンチの底部および側壁に塗
布され、更に導電性物質がトレンチの残部を充填する。
好ましくは、第三乃至第六領域は第一表面まで延在する
一部分を少なくとも有し、第一、第四および第六領域は
第一のタイプの導電性を有し、第二、第三および第五領
域は第二タイプの導電性を有し、またトレンチは第一表
面から延びて、第五および第六領域を通過し、そして第
四領域内に延びるものとする。
【図１】従来技術による金属酸化膜半導体制御サイリス
タを示す回路図である。
タを示す回路図である。
【図２】従来技術によるトレンチ・オン−電界効果トラ
ンジスタ（オン−ＦＥＴ）を備えたＭＣＴを示す斜視図
である。
ンジスタ（オン−ＦＥＴ）を備えたＭＣＴを示す斜視図
である。
【図３】本発明によるトレンチ・オン−ＦＥＴを備えた
ＭＣＴの一実施態様を示す斜視図である。
ＭＣＴの一実施態様を示す斜視図である。
【図４】図３の４−４線に沿うＭＣＴの部分的横断面図
である。
である。
【図５】図３の５−５線に沿うＭＣＴの他の部分的横断
面図である。
面図である。
【図６】図５において点線で輪郭を描いたＭＣＴの部分
的横断面の区分についての他の実施例を示す図である。
的横断面の区分についての他の実施例を示す図である。
【図７】本発明によるトレンチ・オン−ＦＥＴを備えた
ＭＣＴの他の実施態様を示す斜視図である。
ＭＣＴの他の実施態様を示す斜視図である。
５０、１００ Ｐ形ＭＣＴ ５２ 半導体ウエハ ５４、１１２ 第一表面 ５６、１１４ 第二表面 ６０ 陰極 ６２ トレンチ ６４ Ｎ形ロワー・エミッタ領域 ６６ Ｐ形ロワー・ベース領域 ７０ Ｎ形アッパー・ベース領域 ７４ Ｐ形アッパー・エミッタ領域 ７８ Ｐ＋形ソースオン−ＦＥＴ領域 ８２ Ｎ＋形オン−ＦＥＴソース領域 ８４ 誘電体層 ８６、１１８ ブロッキング接合部 ８８ ゲート ９０ 底部 ９２ 側壁 ９４ プレーン ９６ ゲート酸化物層 ９８ ドープされたポリシリコン １０２ ストリップ １１６ 陽極
Claims (13)
- 【請求項１】 対向する第一および第二表面を有する半
導体ウエハは第一乃至第六の連続する領域を含んで成
り、これらは相互に上下に重なり合って配置され、前記
第一領域は第二表面を含み、そして第二乃至第六領域の
それぞれは第一表面まで延びる部分を少なくとも有し、
ここにおいて前記第一、第三および第六領域は第一のタ
イプの導電性を有し、また前記第二、第四および第五領
域は第二のタイプの導電性を有し、そして底部および側
壁を備えたトレンチは第一表面から延び、かつ前記第
四、第五および第六領域を貫通し、かつ前記第三領域内
に延び、誘電性物質をもって前記底部および側壁を塗布
し、また導電性物質が前記トレンチを充填することを特
徴とする金属酸化膜半導体制御サイリスタ。 - 【請求項２】 前記トレンチが第一表面から前記ウエハ
内に延び、そして第二領域および第三領域間のブロッキ
ング接合部の上方で終結する請求項１記載のサイリス
タ。 - 【請求項３】 対向する第一および第二表面を有する半
導体ウエハを含んで成り、前記ウエハは第一乃至第六の
連続する領域を含み、これらは相互に上下に重なり合っ
て配置され、前記第一領域は第二表面を包含し、そして
第二乃至第六領域のそれぞれは第一表面まで延びる部分
を少なくとも有し、ここにおいて前記第一、第三および
第六領域は第一のタイプの導電性を有し、また前記第
二、第四および第五領域は第二のタイプの導電性を有す
る金属酸化膜半導体制御サイリスタを製造する方法にお
いて、 前記ウエハ内に、前記第一表面において始まり、そして
前記第四、第五および第六領域を貫通し、更に前記第三
領域内に至るトレンチをエッチングする工程と、 前記トレンチを誘電体物質で塗布する工程と、 前記トレンチを前記トレンチ充填用導電性物質で充填す
る工程とを含んで成ることを特徴とする方法。 - 【請求項４】 前記トレンチ内の前記誘電体物質と共に
前記導電性物質がオン−電界効果トランジスタおよびオ
フ−電界効果トランジスタ用のゲートを形成し、前記第
二領域はドレイン領域であり、また前記第五領域は前記
オン−電界効果トランジスタ用のソース領域であり、前
記第三領域はドレイン領域であり、また前記第六領域は
前記オフ−電界効果トランジスタ用のソース領域である
請求項３記載のサイリスタあるいは方法。 - 【請求項５】 前記第一領域がロワー・エミッタ領域で
あり、前記第二領域はロワー・ベース領域であり、そし
て前記第三領域はＮＰＮトランジスタ用ロワー・コレク
タ領域であり、また前記第二領域はアッパー・コレクタ
領域であり、前記第三領域はアッパー・ベース領域であ
り、そして前記第四領域がＰＮＰトランジスタ用アッパ
ー・エミッタ領域である請求項３または４記載のサイリ
スタあるいは方法。 - 【請求項６】 第一表面に延びている前記第二領域の部
分が前記第三領域のストリップによって覆われ、前記第
二領域の部分は前記トレンチの底部上方に延びている請
求項３、４または５項のいずれかに記載の方法。 - 【請求項７】 対向する第一および第二表面を有する半
導体ウエハであって、第一乃至第六の連続する領域を含
んで成り、これらの領域は相互に上下に重なり合って配
置され、前記第一領域は第二表面を含み、そして第三乃
至第六領域のそれぞれは第一表面まで延びる部分を少な
くとも有し、ここにおいて前記第一、第四および第六領
域は第一のタイプの導電性を有し、また前記第二、第三
および第五領域は第二のタイプの導電性を有しでおり、
そして底部および側壁を備えたトレンチは第一表面から
延び、かつ前記第五および第六領域を貫通し、かつ前記
第四領域内に延び、誘電性物質によって前記底部および
側壁が塗布され、また導電性物質を前記トレンチに充填
することを特徴とする金属酸化膜半導体制御サイリス
タ。 - 【請求項８】 前記トレンチが第一表面から前記ウエハ
内に延び、そして第三領域および第四領域間のブロッキ
ング接合部の上方で終結する請求項７記載の金属酸化膜
半導体制御サイリスタ。 - 【請求項９】 対向する第一および第二表面を有する半
導体ウエハを含んで成り、前記ウエハは第一乃至第六の
連続する領域を含み、これらは相互に上下に重なり合っ
て配置され、前記第一領域は第二表面を包含し、そして
第三乃至第六領域のそれぞれは第一表面まで延びる部分
を少なくとも有し、ここにおいて前記第一、第四および
第六領域は第一のタイプの導電性を有し、また前記第
二、第三および第五領域は第二のタイプの導電性を有す
る金属酸化膜半導体制御サイリスタを製造する方法にお
いて、 前記ウエハ内に、前記第一表面において始まり、そして
前記第五および第六領域を貫通し、更に前記第四領域内
に至るトレンチをエッチングする工程と、 前記トレンチを誘電体物質で塗布する工程と、 前記トレンチを前記トレンチ充填用導電性物質で充填す
る工程とを含んで成ることを特徴とする方法。 - 【請求項１０】 前記トレンチ内の前記誘電体物質と共
に前記導電性物質がオン−電界効果トランジスタおよび
オフ−電界効果トランジスタ用のゲートを形成し、前記
第三領域はドレイン領域であり、また前記第五領域は前
記オン−電界効果トランジスタ用のソース領域であり、
前記第四領域はドレイン領域であり、また前記第六領域
は前記オフ−電界効果トランジスタ用のソース領域であ
る請求項９記載の方法。 - 【請求項１１】 前記第一領域がロワー・エミッタ領域
であり、前記第三領域はロワー・ベース領域であり、そ
して前記第四領域はＮＰＮトランジスタ用ロワー・コレ
クタ領域であり、また前記第三領域はアッパー・コレク
タ領域であり、前記第四領域はアッパー・ベース領域で
あり、そして前記第五領域がＰＮＰトランジスタ用アッ
パー・エミッタ領域である請求項１または２記載のサイ
リスタ。 - 【請求項１２】 第一表面に延びている前記第三領域の
部分が前記第四領域のストリップによって覆われ、ここ
において前記第三領域の部分が前記トレンチ内の底部上
方に延びている請求項１１記載の方法。 - 【請求項１３】 前記トレンチが前記第四領域を経由し
て中間点よりは延びない請求項１１または１２記載のサ
イリスタ。
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| JP (1) | JP4283346B2 (ja) |
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-
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- 1996-12-17 EP EP96402766A patent/EP0785582A3/en not_active Withdrawn
-
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- 1997-01-14 JP JP00424797A patent/JP4283346B2/ja not_active Expired - Lifetime
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|---|---|
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