JPH09199943A - 周波数合成器 - Google Patents

周波数合成器

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JPH09199943A
JPH09199943A JP8210367A JP21036796A JPH09199943A JP H09199943 A JPH09199943 A JP H09199943A JP 8210367 A JP8210367 A JP 8210367A JP 21036796 A JP21036796 A JP 21036796A JP H09199943 A JPH09199943 A JP H09199943A
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frequency
phase
frequency synthesizer
locked loop
synthesizer
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JP8210367A
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Sanjay Kasturia
カツリア サンジェイ
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 （修正有） 【課題】周波数ホッピング方式スペクトラム拡散システ
ムにおけるデュアル位相同期ループを用いた周波数合成
回路において、使われどの位相同期ループのループバン
ド幅にも直接依存しないＶＣＯの位相ノイズのフィード
バック制御を実現する。 【解決手段】 ２つの位相同期ループへの入力として使
用される２つの基準周波数機能を持つ出力周波数を発生
させる２つのパルス−スワロー位相同期ループを、合成
器構成の中で使用する周波数合成器は２つの位相同期ル
ープの基準周波数差に等しいステップで増加することが
出来る一方で、位相同期ループ各々の周波数出力はもっ
と大きなステップで増加可能となり、各ループの電圧制
御発信器（ＶＣＯ）位相ノイズのより良好な抑圧と同様
に、より速い信号同期が実現可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明はＲＦ受信システムのフロントエ
ンドに使用される周波数合成器に関する。特に本発明
は、その合成器内で使われたどの位相同期ループのルー
プバンド幅にも直接依存しないで増加するＶＣＯの位相
ノイズのフィードバック制御を実現するデュアル位相同
期ループのアーキテクチュアを使用するところの周波数
ホッピング方式スペクトラム拡散システムに使用される
周波数合成回路に関する。
【０００２】
【先行技術】ＲＦシステムがより精巧になりより広い範
囲で応用されるにつれて、経済的に生産できしかも複雑
なスペクトラム拡散応用に適用できるＲＦシステムの必
要性が増加している。周波数合成器は広くＲＦフロント
エンドシステムに使用されている。高性能な応用につい
ては、周波数合成器出力は厳格な性能要件を満たす必要
があり、そこでは周波数合成器が多くの近接チャネル生
成可能でなければならない。たとえばヨーロッパの移動
体電話の標準であるグループスペシャルモバイル（ＧＳ
Ｍ）ＲＦシステムは２００ｋＨｚ内に１２４チャネルを
要求する。さらに複雑なＩＳ５４という移動体電話応用
では、たった３０ｋＨｚ内で８００チャネルが要求され
ている。異なった近接チャネル生成に加えてさらに周波
数合成器は、或るチャネルから別のチャネルへスイッチ
する際、相対的に早い同期を実現する必要がある。
【０００３】多くの旧来の周波数合成器は、出力周波数
における正確なチャネル選択を得るために位相同期ルー
プ内に単一のパルス−スワロー周波数分周器を採用して
いる。このような先行技術システムは、米国特許４，３
８０，７４３番、アンダーヒル、他による「位相同期ル
ープ型の周波数合成器」、米国特許４，５９９，５７９
番、マッカン、他による「ジッター補償を持つ周波数合
成器」および米国特許５，３６１，０４４番、のりま
つ、他による「位相同期ループ周波数合成器」によって
例証されている。このような単一のループ合成器の構成
を使用すると、電圧制御発信器の出力に於いて小さな側
帯波を示すという利点がある。他の利点としては、この
ような合成器構成は複雑さが相対的に低いことである。
【０００４】このような旧来の単一ループの周波数合成
器の欠点は、ループのロック時間が極めて長い傾向にあ
ることである。このことによって、旧来の単一ループ周
波数合成器を採用することは、高性能移動体電話応用に
使用される周波数ホッピング方式スペクトラム拡散シス
テムのような高性能な応用に対しては祖末な選択とな
る。このような旧来の周波数合成器のさらに決定的に不
利な点は、単一ループ回路内のフィードバックが、ルー
プバンド幅の外側で電圧制御発信器の位相ノイズを修正
することが出来ないことである。この不利な立場につい
ては、集積された発信器は典型的にパッシブ共振器では
なくそれゆえ大きな位相ノイズを出してしまうため、モ
ノリシックＩＣ実現の際最も支配的になる。
【０００５】従って、周波数合成器がループバンド幅の
外側で電圧制御発信器の位相ノイズを修正できるＶＬＳ
Ｉ技術の主流に於いて、モノリシック集積を利用する周
波数合成回路を提供することが本発明の目的である。
【０００６】更に本発明の目的は、異なったチャネル間
の改良同期引き込み時間を持つ周波数合成回路を提供す
ることである。このことによってその回路は、高度の周
波数ホッピング方式スペクトラム拡散通信応用に対して
更に適用可能になる。
【０００７】
【発明の要旨】本発明はＲＦシステムのフロントエンド
用周波数合成回路である。この周波数合成器では、２つ
の位相同期ループ内で使用される２つの基準周波数機能
を持つ出力周波数を発生させる２つのパルス−スワロー
位相同期ループを、合成器構成の中で使用している。結
果として、周波数合成器は２つの位相同期ループの基準
周波数差に等しいステップで増加することが出来る一方
で、位相同期ループ各々の周波数出力はもっと大きなス
テップで増加可能となる。このことから２つの位相同期
ループが比較的大きなバンド幅を取れるようになり、そ
して各ループの電圧制御発信器（ＶＣＯ）位相ノイズの
より良好な抑圧と同様に、より速い信号同期が実現可能
となる。デュアルループ合成器の構成を使用することに
より、ループバンド幅の外でＶＣＯ位相雑音のフィード
バック修正を可能としている。電圧制御発信器からの位
相ノイズ抑圧を改善することによって、先行の集積発信
器の技術であったら集積したパッシブ共振器の欠点によ
る大きな位相ノイズの影響を被るであろうところを、周
波数合成器のモノリシックＩＣを使用した製造について
可能とする。
【０００８】
【詳細な説明】本発明の周波数合成器は、ＲＦシステム
伝送線路にあるアップコンバージョン混合のような高速
な同期で低位相ノイズ達成の期待できる回路があるよう
などんな応用にも使用可能であるけれど、本発明はＲＦ
受信システムのフロントエンドへの適用が特に適してい
る。従って本発明の周波数合成器はＲＦフロントエンド
システムにおいて説明をおこなう。更に明確に言うと、
本発明の周波数合成器は、２００ｋＨｚ間隔１２４チャ
ネルで運用されるヨーロッパ移動体電話の標準、グルー
プ スペシャル モーバイル（ＧＳＭ）ＲＦシステムの
フロントエンド部分として説明を行う。このような応用
は模範的でありしかも本発明を考察するのに最良の応用
例を意図して提供している。
【０００９】第１図に本発明の周波数合成器１０の好ま
しい具体例を図示する。更に説明を加えると、周波数合
成器１０は０．６μｍＣＭＯＳＩＣのような主流のＶＬ
ＳＩ技術を利用している集積回路として製造可能であ
る。モノリシックＩＣを使用すれば低消費電力でしかも
比較的低コストで製造できる。
【００１０】周波数合成器１０は、２つのパルス−スワ
ロー位相同期ループ１２、１４を含むデュアルループ構
成を採用している。パルス−スワロー位相同期ループ２
つ１２、１４のそれぞれはローパスフィルター２９、電
圧制御発信器（ＶＣＯ）２０及びパルス−スワロー分周
器１５、１７からなるフィードバックループを含んでい
る。２つのパルス−スワロー位相同期ループ１２、１４
はｆ1 ＝ｆ0 ＋ｋｆRE F1及びｆ2 ＝ｆ0 ＋ｋｆREF2の出
力を発生する。ここで、初期周波数値ｆ0 はそれぞれ対
応するパルス−スワロー分周器１５、１７のフィードバ
ックであり、ｋの値はチャネル選択に依存している。位
相同期ループ１２、１４それぞれにある混合器１９は２
つのパルス−スワロー分周器１５、１７の対応するフィ
ードバック周波数ｆ0 と、フィードバックループの１部
としての基準周波数すなわちｆRE F1、またはｆREF2と混
合する。混合により上述の関係式ｆn ＝ｆ0 ＋ｆREFnを
実現している。位相同期ループ１２、１４それぞれの出
力f1及びｆ2 は以後混合器１３で混合され、そしてその
結果がハイパスフィルタ１６でフィルタにかけられ、 ｆOUT ＝２ｆ0 ＋ｋ（ｆREF1−ｆREF2） ［式１］ に等しい出力量が生成される。デュアルループ構成の結
果として、周波数合成器の出力量ｆOUT はｆREF1−ｆ
REF2に等しい小さなステップで増加する一方で、個々の
位相同期ループそれぞれの出力周波数ｆ1 とｆ2 はより
大きなステップで増加する。このことによりループバン
ド幅の外にあるＶＣＯ２０それぞれの位相ノイズのフィ
ードバック修正が可能になる。このようなデュアルルー
プ構成を取ることによって、２つのパルス−スワロー位
相同期ループに対して比較的大きなバンド幅が採れるよ
うにもしている。大きなバンド幅は、旧来のシングルル
ープ合成器の構成に比べ、ＶＣＯの位相ノイズの抑圧改
善と同様にチャネル同期の高速化も実現する。たとえば
ｆ0 ＝４５０Ｈｚ、ｆREF1＝１ＭＨｚ、ｆREF2＝１．２
ＭＨｚ及びｋ＝１２４とし、式１にこれら値を代入する
とｆOUT の出力値は９００ＭＨｚ−Ｋｘ２００ｋＨｚに
等しくなることが分かる。これら周波数の相互変調の所
産が関心のあるバンド外に落ちることを確実にするため
には、実際、ｆ1の最小値とｆ2 の最大値の間に数１０
ＭＨｚの間隔を許容することが必要であることに注意す
べきである。２つの基準周波数ｆREF1とｆREF2が６ＭＨ
ｚ基準をそれぞれ６と５で分周することによりたやすく
生成できることにも注意すべきである。
【００１１】２つの位相同期ループ１２、１４の中で使
用されているパルス−スワロー分周器１５、１７はどち
らも、デュアル−モデュラス プリスケーラ２２、スワ
ローカウンタ２４、及びプログラムカウンタ２６、２７
を含んでいる。パルス−スワロー分周器１５、１７どち
らに於いてもその構成要素については、第１の位相同期
ループのパルス−スワロー分周器１５中のプログラムカ
ウンタ２６が２０という係数を持つ一方で第２の位相同
期ループのプログラムカウンタ２７は３０という係数を
持っていることを除外して、本質的に全く同一である。
【００１２】パルス−スワロー位相同期ループそれぞれ
にあるＶＣＯ２０は、直交出力を供給する４ステージ差
動リング発信器が好ましい。図２から各ステージ３０、
３１、３２、３３は、パルス−スワロー位相同期ループ
のＶＣＯ２０と関連したフィードバックからの周波数制
御が割り当てられていることが分かる。バッファ２９は
４ステージ全ての組み合わせ出力を緩和させるために置
かれている。
【００１３】図３に第１の４ステージＶＣＯ２０の単一
のステージが示されている。お分かりのように４ステー
ジそれぞれが差動ＮＭＯＳの一対３４、３５を採用して
いる。より好ましい具体例に於いては、差動対３４、３
５をなすトランジスタは０．７５ｍＡで印加される。更
にはその差動対３４、３５の各トランジスタは２ボルト
にほぼ等しい動作電圧を必要としている。４ステージＶ
ＣＯ２０の各ステージは差動のＮＭＯＳ対３４、３５に
対して３極管領域で動作するＰＭＯＳ負荷３６、３７を
加えている。各ステージの遅延は第２の差動対３７、３
８と第３の差動対３９、４０の両方にあるトランジスタ
によって制御されている。第２の差動対３７、３８及び
第３の差動対３９、４０はそれぞれフィードバックの正
と負を供給している。フィードバックが正から負へ移る
際、ＶＣＯ２０の各ポートでのインピーダンスは減少す
る。インピーダンスの減少はＶＣＯ２０内発振の増加の
原因になる。低位相ノイズを実現するために、第１差動
対３１、３２のトランジスタは１００μｍと幅広いのが
好ましくしかも０．７５ｍＡのテイル電流で印加されて
いる。更にはソースフォロワーは位相ノイズを一層制限
するために、リング発振器内で使用しない。
【００１４】図４に関しては、デュアル モデュラス
プリスケーラ２２の改善具体例が、２つのパルス−スワ
ロー分周器１５、１７それぞれの使用されている（図
１）形で示されている。この改善具体例に於いて、デュ
アル モデュラス プリスケーラ２２は÷１６／÷１５
プリスケーラである。デュアル モデュラス プリスケ
ーラ２２は同期÷４／÷３回路４０及び２つの非同期÷
２回路からなる。デュアル モデュラス プリスケーラ
２２は関連した位相同期ループ１２、１４（図１）の出
力周波数ｆ1 またはｆ2 について、係数が高いときは１
６で、係数が低いときは１５で分周する。プリスケーラ
２２の係数変化は後に説明されるようにスワローカウン
タにより制御される。このより改善された具体例に於い
て、デュアル モデュラス プリスケーラ２２は、配置
設計を単純化するために４つの同一のＤフリップフロッ
プ２３、２４、２７、２８からなり、そこではそれぞ
れ、第１の２つのＤフリップフロップ２３、２４は同期
÷４／÷３回路４０であり、残りの２つのＤフリップフ
ロップ２７、２８は２つの非同期÷２回路である。Ｄフ
リップフロップを使用したデュアル モデュラス プリ
スケーラの編成はよく知られている。従ってここで示し
たプリスケーラの動作論理の説明については行う必要は
ない。
【００１５】スワローカウンタ２４はパルススワロー分
周器１５、１７それぞれの中でも使用されている（図
１）。図５を参照すると、スワローカウンタ２４のより
改善された具体例は応用に依存する係数範囲を持つ非同
期プログラマブル分周器であることが分かる。示した具
体例ではスワローカウンタ２４は１２８チャネルを持つ
ＧＳＭシステムで使用される。結果としてスワローカウ
ンタは１から１２８までの係数範囲を持っており、デジ
タル入力Ｄ１からＤ７によって決まる。スワローカウン
タ２４は出力全て論理１で開始し、出力がデジタル入力
Ｄ１からＤ７の１の補数と一致するまでカウントダウン
する。出力がデジタル入力Ｄ１からＤ７の１の補数と一
致したとき信号セットが論理”高レベル”になり更にス
ワローカウンター２４がカウント続けるのを妨げる。こ
の点で信号セットはプリスケーラ２２の係数をも変更す
る（図４）。スワローカウンタは先行技術を通じて位相
同期ループと関連して使用されてきた。従ってここで示
したスワローカウンタの動作論理については詳細を明ら
かにする必要はない。同様にここで示した模範的な構成
の代わりに如何なる構成の知られたスワローカウンタで
も本発明で使用されうる。
【００１６】プログラムカウンタは２つのパルス−スワ
ロー位相同期ループの間で差異のあるただ１つの構成要
素である。第１のパルススワロー位相同期ループ１２
（図１）ではプログラムカウンタ２６は２０という係数
を持つ。しかしながら第２のパルススワロー位相同期ル
ープ１４（図１）では、プログラムカウンタ２７の係数
は３０である。図６で係数２０のプログラムカウンタ２
６の改善された具体例を示しており、ここでは２０とい
う所望の係数が２つの÷２回路４４、４６及び÷５回路
で実現されている。この２つの÷２回路４４、４６は非
同期である一方÷５回路は同期である。結果として出来
た回路はａ÷（２×２×５）の機能を提供し、それが結
果として所望の係数÷２０を実現する。より好ましい÷
５回路４８の具体例はプリスケーラ２２の中で使用され
たものと同一タイプの３つのＤフリップフロップ５３を
含む共通回路構成を用いることは製造を単純化しそして
全体としての回路の低価格と複雑さを加えることにな
る。更に付け加えると、プリスケーラやＤフリップフロ
ップを使用したプログラムカウンタのような回路構成要
素を製造することが、より進んだ０．６μｍＣＭＯＳ技
術を使用することでたやすくなる。
【００１７】図７を参照すると、第２のパルススワロー
位相同期ループ１４（図１）で使用されている係数÷３
０のプログラムカウンタ２７の改善具体例が示されてい
る。プログラムカウンタ２７は単一の非同期÷２回路５
０、同期÷３回路５１及び同期÷５回路５２を持ってい
る。結果として出来た回路は、÷（２×３×５）の機能
を提供し、それが結果として所望の係数÷３０を実現す
る。プログラムカウンタ２７の中で同期÷３回路５１と
÷５回路５２は、スワローカウンタ２４（図５）のため
にグリッチ−フリーリセットパルスを発生させる同期回
路として特に設計されている。より改善された具体例に
於いてはこの÷５回路５２が３個のＤフリップフロップ
５５を含む一方で÷３回路５１は２個のＤフリップフロ
ップ５７を含んでいる。全てのＤフリップフロップはプ
リスケーラ２２（図４）及び他のプログラムカウンター
内で使用されているものと同一の構造である。従って全
体回路の複雑さは、全体回路の製造と関連した製造コス
トと同様に大きく低減される。÷２０プログラムカウン
タと÷３０プログラムカウンタの構造が先行技術として
知られており、そしてそのようにどんなに知られる回路
でも示された模範的な回路に代わり置き換わり得ること
が理解できるだろう。
【００１８】図１に戻り参照すると２つのパルススワロ
ー位相同期ループ１２、１４それぞれの中ではプログラ
ムカウンタの出力がミキサ１９経由で基準入力周波数ｆ
REFと混合されるようになっている。プログラムカウン
タで生成されたリセットパルスはスワローカウンタ２４
へフィードバックされる。２つのパルススワロー位相同
期ループ１２、１４を使用することにより、合成回路１
０で生成された出力周波数は、２つのパルススワロー位
相同期ループ１２、１３にフィードバックされる２つの
基準周波数の差に等しいステップで増加しうる。従って
結果としてパルススワロー位相同期ループ１２、１４の
内部でフィードバックしていることが、ループのバンド
幅の外側にあるＶＣＯ位相ノイズの修正を可能にしてい
る。
【００１９】処理速度、消費電力、及び対雑音障害性の
間で有益なバランスを得るために、各ＶＣＯ２０及びデ
ュアル係数プリスケーラ２２はレイル対レイル（rail-t
o-rail）信号で動作するＩ−Ｖ振動範囲を持つ差動回路
を利用している。周波数合成器１０内に含まれる回路全
て、０．６μｍＣＭＯＳのようなモノリシック集積回路
技術で製造可能である。０．６μｍＣＭＯＳの技術を利
用することにより本発明の周波数合成器１０が、３Ｖの
電源電圧で３０ｍＷ以下の消費電力でありながらチャネ
ルの位相ノイズの低減と最初の同期引き込み増強という
目標を達成する。
【００２０】上に記述したような本発明はある一定の応
用に対して発明の最善のモードを提供するけれど、記述
された具体例は単なる模範であることを理解すべきであ
る。本発明の周波数合成器は専門の技術者により機能的
に等価な構成部品及び回路を使用して修正することが出
来る。たとえばこれまで先行技術の中で記述され使用さ
れてきた多くのＶＣＯ回路、プリスケーラ回路、パルス
スワロー回路並びにプログラムカウンタ回路が存在して
いる。多くのこのような先行の回路技術が、ここで例示
し記述したこれら回路のよりよい具体例として置き換え
ることが出来る。このような修正及び選択的具体例全て
は添付の特許請求範囲により特定される本発明の範囲内
に含まれるものと意図されている。
【図面の簡単な説明】
【図１】本発明周波数合成器を改善した具体例を図示す
るブロック図である。
【図２】本発明周波数合成器に使用する電圧制御発信器
（ＶＣＯ）の改善具体例を示すブロック図である。
【図３】図２で示した第１の４ステージ リング発信器
の各ステージの回路図である。
【図４】本発明周波数合成器内の各位相同期ループで使
用されるデュアル係数プリスケーラのブロック図であ
る。
【図５】本発明周波数合成器内の各位相同期ループで使
用されるスワロー カウンタのブロック図である。
【図６】本発明周波数合成器内の第１の位相同期ループ
で使用される２０分周のプログラムカウンタのブロック
図である。
【図７】本発明周波数合成器内の第２の位相同期ループ
で使用される３０分周のプログラム カウンタのブロッ
ク図である。
【符号の説明】
１０ 周波数合成器 １２、１４ パルススワロー位相同期ループ １３ 混合器 １５、１７ パルススワロー分周器 １６ ハイパスフィルタ ２０ 電圧制御発振器 ３０、３１、３２、３３ ステージ ２２ デュアル係数プリスケーラ ２４ スワローカウンタ ２６ プログラムカウンタ ２７ プログラムカウンタ ４８ ５分周回路 ５０ 非同期２分周回路 ５１ 同期３分周回路 ５２ 同期５分周回路 ５３ Ｄフリップフリップ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ＲＦフロントエンドシステム用周波数合
    成器において、該装置が：第１の基準周波数を受け取
    り、該第１の基準周波数の関数である第１の出力周波数
    を発生させる第１の位相同期ループ；第２の基準周波数
    を受け取り、該第２の基準周波数の関数である第２の出
    力周波数を発生させる第２の位相同期ループ；及び該第
    １の出力周波数と該第２の出力周波数を混合し、該第１
    の基準周波数と該第２の基準周波数両者の関数である最
    終出力周波数を発生させるための混合器から構成される
    ことを特徴とするＲＦフロントエンドシステム用周波数
    合成器。
  2. 【請求項２】 請求項１に記載の装置において、該最終
    出力周波数をフィルタに通すために該混合器に接続され
    たハイパスフィルタを更に含むことを特徴とするＲＦフ
    ロントエンドシステム用周波数合成器。
  3. 【請求項３】 請求項１に記載の装置において、該第１
    の位相同期ループ及び該第２の位相同期ループの両者と
    も電圧制御発振器、プリスケーラ、スワローカウンタ及
    びプログラムカウンタを含むことを特徴とするＲＦフロ
    ントエンドシステム用周波数合成器。
  4. 【請求項４】 請求項３に記載の装置において、該第１
    の位相同期ループ内該プログラムカウンタが第１の分周
    回路を含み、並びに該第２の位相同期ループ内該プログ
    ラムカウンタが第２の分周回路を含むこと；及び該第１
    の分周回路と該第２の分周回路が等価ではないことを特
    徴とするＲＦフロントエンドシステム用周波数合成器。
  5. 【請求項５】 請求項４に記載の装置において、該第１
    の分周回路が２０分周回路であり並びに該第２の分周回
    路が３０分周回路であることを特徴とするＲＦフロント
    エンドシステム用周波数合成器。
  6. 【請求項６】 請求項３に記載の装置において、該プロ
    グラムカウンタそれぞれが少なくとも１つの同期分周器
    と少なくとも１つの非同期分周回路を含むこと；及び該
    同期分周回路が該パルススワロー回路により読まれるリ
    セット信号を発生させることを特徴とするＲＦフロント
    エンドシステム用周波数合成器。
  7. 【請求項７】 請求項３に記載の装置において、該電圧
    制御発振器が４ステージリング発振器であることを特徴
    とするＲＦフロントエンドシステム用周波数合成器。
  8. 【請求項８】 請求項７に記載の装置において、該４ス
    テージリング発振器の中の各ステージが、第１次打ち消
    しを実行するために該４ステージ発振器で生成される別
    の信号と１８０度位相ずれのある１つの信号を生成する
    ことを特徴とするＲＦフロントエンドシステム用周波数
    合成器。
  9. 【請求項９】 請求項７に記載の装置において、該４ス
    テージリング発振器の各ステージが、約０．７５ｍＡの
    テイル電流で電圧印加されている差動ＮＭＯＳトランジ
    スタ１対を含むことを特徴とするＲＦフロントエンドシ
    ステム用周波数合成器。
  10. 【請求項１０】 請求項７に記載の装置において、該電
    圧制御発振器が更に正負両者のフィードバックを供給す
    る手段を含むこと；及び該フィードバックが正から負へ
    移行する際、該電圧制御発信器の各ポートと関連したイ
    ンピーダンスが減少しこれに伴い発振レートが増加する
    ことを特徴とするＲＦフロントエンドシステム用周波数
    合成器。
  11. 【請求項１１】 周波数合成器において、該装置が：第
    １の基準周波数を受け取る第１の位相同期ループ；第２
    の基準周波数を受け取る少なくとも１つの第２の位相同
    期ループ；該第１の位相同期ループと該第２の位相同期
    ループと関連した該出力を混合することによってコンポ
    ジット出力周波数を生成するための混合器；及び該第１
    の基準周波数と該第２の基準周波数の差に等しいステッ
    プで該コンポジット出力周波数を増加させる手段を含む
    ことを特徴とする周波数合成器。
  12. 【請求項１２】 請求項１１に記載の装置において、該
    第１の位相同期ループと該少なくとも１つの第２の位相
    同期ループのそれぞれが電圧制御発振器及び、デュアル
    係数プリスケーラ、プログラムカウンタとパルススワロ
    ーカウンタを含み、パルススワローとして構成されるフ
    ィードバックとを含むことを特徴とする周波数合成器。
  13. 【請求項１３】 請求項１２に記載の装置において、該
    電圧制御発振器が４ステージリング発振器であることを
    特徴とする周波数合成器。
  14. 【請求項１４】 請求項１１に記載の装置において、該
    周波数合成器が入力周波数（f0）を受け取りそして該周
    波数合成器が、fout＝２f0＋k(fref1−fref2)でありｋ
    は信号チャネル数に依存しない数値であるような該コン
    ポジット出力周波数（fout）を生成することを特徴とす
    る周波数合成器。
  15. 【請求項１５】 請求項１３に記載の装置において、該
    電圧制御発振器が更に正負両者のフィードバックの手段
    を含んでいること；及び該電圧制御発振器と関連した各
    ポートでのインピーダンスが該フィードバックが正から
    負へ移行する際減少することを特徴とする周波数合成
    器。
  16. 【請求項１６】 請求項１２に記載の装置において、該
    第１の位相同期ループ内の該プログラムカウンタは第１
    の値の分周回路を含み、該少なくとも１つの位相同期ル
    ープ内の各該プログラムカウンタは第２の値の分周器を
    含むこと；及び該第１の値の分周回路と各該第２の値の
    分周回路は等価ではないことを特徴とする周波数合成
    器。
  17. 【請求項１７】 請求項１３に記載の装置において、該
    ４ステージリング発振器の各ステージがＰＭＯＳ負荷を
    持つＮＭＯＳトランジスタの１つの差動対を含むことを
    特徴とする周波数合成器。
  18. 【請求項１８】 請求項１５に記載の装置において、正
    負両者のフィードバックを実現する該手段の中で該電圧
    制御発振器内の多くの差動トランジスタ対が使用されて
    いることを特徴とする周波数合成器。
  19. 【請求項１９】 請求項１２に記載の装置において、該
    電圧制御発振器と該デュアル係数プリスケーラが差動回
    路であることを特徴とする周波数合成器。
  20. 【請求項２０】 請求項１２に記載の装置において、該
    デュアル係数プリスケーラが、入力周波数が高い係数の
    時は前もって定めた数（Ｎ）で該入力周波数を分周し、
    該入力周波数が低い係数の時は該前もって定めた数マイ
    ナス１（Ｎ−１）で該入力周波数を分周することを特徴
    とする周波数合成器。
JP8210367A 1995-08-09 1996-08-09 周波数合成器 Pending JPH09199943A (ja)

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