JPH09200955A - 電源サージノイズ抑制方式 - Google Patents
電源サージノイズ抑制方式Info
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- JPH09200955A JPH09200955A JP8005472A JP547296A JPH09200955A JP H09200955 A JPH09200955 A JP H09200955A JP 8005472 A JP8005472 A JP 8005472A JP 547296 A JP547296 A JP 547296A JP H09200955 A JPH09200955 A JP H09200955A
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Abstract
(57)【要約】
【課題】通信装置におけるノイズ対策回路に関し、通信
装置のディジタル回路の電源装置において有効な、電源
サージノイズ抑制方式を提供することを目的とする。 【解決手段】通信装置の電源装置４において、電源と電
源装置４間に広帯域阻止フィルタ１３を挿入するととも
に、電源入力間、および電源装置４の入力間にそれぞれ
並列にクランプ素子１１，１５を接続する。
装置のディジタル回路の電源装置において有効な、電源
サージノイズ抑制方式を提供することを目的とする。 【解決手段】通信装置の電源装置４において、電源と電
源装置４間に広帯域阻止フィルタ１３を挿入するととも
に、電源入力間、および電源装置４の入力間にそれぞれ
並列にクランプ素子１１，１５を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、通信装置における
ノイズ対策回路に関し、特に通信装置のディジタル回路
の電源装置において有効な、電源サージノイズ抑制方式
に関するものである。
ノイズ対策回路に関し、特に通信装置のディジタル回路
の電源装置において有効な、電源サージノイズ抑制方式
に関するものである。
【０００２】近年において、ディジタル技術の発達や伝
送技術の進歩に伴って、通信網の拡充が目覚ましい。特
に情報機器と通信機器が融合して、種々のデータが高速
かつ高多重で通信されるようになったが、この場合に、
情報通信装置における外部環境の変化に基づく誤動作を
防止して、信頼度を向上することが要求されている。
送技術の進歩に伴って、通信網の拡充が目覚ましい。特
に情報機器と通信機器が融合して、種々のデータが高速
かつ高多重で通信されるようになったが、この場合に、
情報通信装置における外部環境の変化に基づく誤動作を
防止して、信頼度を向上することが要求されている。
【０００３】このため、従来、通信装置には、種々のＥ
ＭＣ（Electro Magnetic Compatibility）対策が施され
ているが、これをさらに強化するためには、ディジタル
回路自体のＥＭＣ対策の他に、ディジタル回路に電源を
供給する電源回路にも、ノイズ対策を行うことが必要と
なる。
ＭＣ（Electro Magnetic Compatibility）対策が施され
ているが、これをさらに強化するためには、ディジタル
回路自体のＥＭＣ対策の他に、ディジタル回路に電源を
供給する電源回路にも、ノイズ対策を行うことが必要と
なる。
【０００４】
【従来の技術】図９は、従来の通信装置の電源回路を示
したものである。図中、１は電源の高電位側電源線
（Ｇ）、２は電源の低電位側電源線（−４８Ｖ）、３は
保守用アース（Ｅ）、４Ａは電源電圧を変換するための
スイッチング電源からなる電源装置、５は電源回路の負
荷となるディジタル回路である。
したものである。図中、１は電源の高電位側電源線
（Ｇ）、２は電源の低電位側電源線（−４８Ｖ）、３は
保守用アース（Ｅ）、４Ａは電源電圧を変換するための
スイッチング電源からなる電源装置、５は電源回路の負
荷となるディジタル回路である。
【０００５】電源装置４において、４１は、入力側のノ
イズ除去用コンデンサである。４２はトランスであっ
て、巻線比に応じて例えば４８Ｖから５Ｖ用に電圧変換
を行う。４３はスイッチング用トランジスタ、４４は二
次巻線、４５は整流用ダイオード、４６は出力側のノイ
ズ除去用コンデンサである。またディジタル回路５にお
いて、５１は＋５Ｖ端子、５２はアース端子である。ア
ース端子５２は、保守用アース３に接続されている。
イズ除去用コンデンサである。４２はトランスであっ
て、巻線比に応じて例えば４８Ｖから５Ｖ用に電圧変換
を行う。４３はスイッチング用トランジスタ、４４は二
次巻線、４５は整流用ダイオード、４６は出力側のノイ
ズ除去用コンデンサである。またディジタル回路５にお
いて、５１は＋５Ｖ端子、５２はアース端子である。ア
ース端子５２は、保守用アース３に接続されている。
【０００６】図９に示された従来の通信装置の電源回路
においては、電源入力の高電位側電源線１を接地すると
ともに、負荷のディジタル回路５のアース端子５２が接
続された保守用アース（Ｅ）３を接地することによっ
て、ディジタル回路５の電位を安定させて、その誤動作
を防止するようにしている。
においては、電源入力の高電位側電源線１を接地すると
ともに、負荷のディジタル回路５のアース端子５２が接
続された保守用アース（Ｅ）３を接地することによっ
て、ディジタル回路５の電位を安定させて、その誤動作
を防止するようにしている。
【０００７】
【発明が解決しようとする課題】図９に示された従来の
電源回路においては、電源ラインと大地間にコモンモー
ドノイズが発生し、電源ラインと大地との間に、ノイズ
となる電源変動が生じる。
電源回路においては、電源ラインと大地間にコモンモー
ドノイズが発生し、電源ラインと大地との間に、ノイズ
となる電源変動が生じる。
【０００８】電源ラインと大地との間に、ノイズとなる
電圧変動が生じた場合には、ディジタル回路の＋５Ｖ電
源にもノイズが伝搬して、ディジタル回路５において誤
動作を生じるという問題があった。
電圧変動が生じた場合には、ディジタル回路の＋５Ｖ電
源にもノイズが伝搬して、ディジタル回路５において誤
動作を生じるという問題があった。
【０００９】本発明は、このような従来技術の課題を解
決しようとするものであって、雷や電源瞬断等によっ
て、電源ラインに生じたサージノイズを、クランプ素子
と広帯域阻止フィルタとを組み合わせて使用することに
よって順次段階的に抑制して、通信装置のディジタル回
路の誤動作を確実に防止することを目的としている。
決しようとするものであって、雷や電源瞬断等によっ
て、電源ラインに生じたサージノイズを、クランプ素子
と広帯域阻止フィルタとを組み合わせて使用することに
よって順次段階的に抑制して、通信装置のディジタル回
路の誤動作を確実に防止することを目的としている。
【００１０】また、本発明は、今後増大するであろうと
予測される、異電源電圧を混合搭載した複合電源におい
て、サージノイズを効率的に抑制することができ、通信
装置のディジタル回路の誤動作を安価に防止することが
可能な、電源サージノイズ抑制方式を提供することを目
的としている。
予測される、異電源電圧を混合搭載した複合電源におい
て、サージノイズを効率的に抑制することができ、通信
装置のディジタル回路の誤動作を安価に防止することが
可能な、電源サージノイズ抑制方式を提供することを目
的としている。
【００１１】
【課題を解決するための手段】図１は、本発明の原理的
構成(1) を示したものであって、図９におけると同じも
のを同じ番号で示し、１１，１２はクランプ素子、１
３，１４は広帯域阻止フィルタ、１５，１６はクランプ
素子である。クランプ素子１１は、高電位側電源線１と
低電位側電源線２間に接続され、クランプ素子１５は、
広帯域阻止フィルタ１３の出力側と低電位側電源線２間
に接続されている。クランプ素子１２は、高電位側電源
線１と保守用アース３間に接続され、クランプ素子１６
は、広帯域阻止フィルタ１３の出力側と広帯域阻止フィ
ルタ１４の出力側間に接続されている。
構成(1) を示したものであって、図９におけると同じも
のを同じ番号で示し、１１，１２はクランプ素子、１
３，１４は広帯域阻止フィルタ、１５，１６はクランプ
素子である。クランプ素子１１は、高電位側電源線１と
低電位側電源線２間に接続され、クランプ素子１５は、
広帯域阻止フィルタ１３の出力側と低電位側電源線２間
に接続されている。クランプ素子１２は、高電位側電源
線１と保守用アース３間に接続され、クランプ素子１６
は、広帯域阻止フィルタ１３の出力側と広帯域阻止フィ
ルタ１４の出力側間に接続されている。
【００１２】図２は、本発明方式の動作原理を説明する
ものである。図中、はサージノイズの発生を示してい
る。は入力側のクランプ素子１１，１２の動作を示
し、クランプ素子の動作の遅れに基づいて、サージノイ
ズの先頭の部分がそのまま残るが、クランプ素子の動作
後は、一定電圧にクランプされることが示されている。
ものである。図中、はサージノイズの発生を示してい
る。は入力側のクランプ素子１１，１２の動作を示
し、クランプ素子の動作の遅れに基づいて、サージノイ
ズの先頭の部分がそのまま残るが、クランプ素子の動作
後は、一定電圧にクランプされることが示されている。
【００１３】は、広帯域阻止フィルタ１３，１４の動
作を示し、クランプ素子１１，１２の出力における高周
波数成分が除去されて、鈍ったサージ電圧波形となるこ
とが示されている。は、出力側のクランプ素子１５，
１６の動作を示し、広帯域阻止フィルタ１３，１４の出
力がさらにクランプされて、小さい値の波形になったこ
とが示されている。
作を示し、クランプ素子１１，１２の出力における高周
波数成分が除去されて、鈍ったサージ電圧波形となるこ
とが示されている。は、出力側のクランプ素子１５，
１６の動作を示し、広帯域阻止フィルタ１３，１４の出
力がさらにクランプされて、小さい値の波形になったこ
とが示されている。
【００１４】このように、電源入力側からクランプ素
子，広帯域阻止フィルタ，クランプ素子の順に回路に組
み込むことによって、サージノイズの急峻な電圧変動
を、通信装置の一次電源側で抑圧し、二次電源側にノイ
ズ電圧が伝搬することを抑制して、ディジタル回路にお
ける誤動作の発生を有効に防止することができる。
子，広帯域阻止フィルタ，クランプ素子の順に回路に組
み込むことによって、サージノイズの急峻な電圧変動
を、通信装置の一次電源側で抑圧し、二次電源側にノイ
ズ電圧が伝搬することを抑制して、ディジタル回路にお
ける誤動作の発生を有効に防止することができる。
【００１５】サージノイズの原因の一つとして、代表的
なものに雷がある。雷によるサージノイズ対策として
は、電源電位とグランド間にバリスタ等のクランプ素子
を接続して、ノイズ電圧を低下させる等の方法が従来か
ら行われており、クランプ素子を何段にも重ねて、段階
的にサージノイズを低減するという対策も、これまでに
行われている。
なものに雷がある。雷によるサージノイズ対策として
は、電源電位とグランド間にバリスタ等のクランプ素子
を接続して、ノイズ電圧を低下させる等の方法が従来か
ら行われており、クランプ素子を何段にも重ねて、段階
的にサージノイズを低減するという対策も、これまでに
行われている。
【００１６】雷によるサージノイズの立ち上がり速度
は、一般に１μＳ〜１０μＳと言われているが、近年に
おいてディジタル回路等で問題とされているサージノイ
ズの立ち上がりは、５ｎＳ程度であって、従来のクラン
プ素子では、このような急激な電圧変化に応答すること
ができず、ノイズの立ち上がり変化点のノイズ電圧は、
クランプ素子を多段に重ねても、除去することはできな
い。
は、一般に１μＳ〜１０μＳと言われているが、近年に
おいてディジタル回路等で問題とされているサージノイ
ズの立ち上がりは、５ｎＳ程度であって、従来のクラン
プ素子では、このような急激な電圧変化に応答すること
ができず、ノイズの立ち上がり変化点のノイズ電圧は、
クランプ素子を多段に重ねても、除去することはできな
い。
【００１７】なお、軍用等の目的で開発された特殊なク
ランプ素子によれば、高速な電圧変化に対応することが
でき、サージノイズを完全に抑制することが可能である
が、そのようなクランプ素子は極めて高価であって、一
般市場には供給さていない。
ランプ素子によれば、高速な電圧変化に対応することが
でき、サージノイズを完全に抑制することが可能である
が、そのようなクランプ素子は極めて高価であって、一
般市場には供給さていない。
【００１８】しかしながら、本発明のように、一次クラ
ンプ素子でサージノイズの立ち上がりをクランプしきれ
なかった場合に、一次クランプ素子と二次クランプ素子
との間に接続した広帯域阻止フィルタでノイズ波形を鈍
らせて、急峻な電圧変化を除去すれば、特殊なクランプ
素子を使用しなくても、サージノイズ電圧を完全に低減
することができるようになる。
ンプ素子でサージノイズの立ち上がりをクランプしきれ
なかった場合に、一次クランプ素子と二次クランプ素子
との間に接続した広帯域阻止フィルタでノイズ波形を鈍
らせて、急峻な電圧変化を除去すれば、特殊なクランプ
素子を使用しなくても、サージノイズ電圧を完全に低減
することができるようになる。
【００１９】さらに、電源の高電位側（接地側）と保守
用アースとを電気的に接続することによって、サージノ
イズ等の電源変動は、高電位側電源線とアース線とに同
位相，同振幅に発生することになり、それぞれの電線の
電位変動が同調するため、それぞれの電圧が変化して
も、２本の電線間の相対的な電圧は安定したままとな
る。これらの原理によって、通信装置のディジタル回路
の誤動作を有効に抑制することが可能となる。
用アースとを電気的に接続することによって、サージノ
イズ等の電源変動は、高電位側電源線とアース線とに同
位相，同振幅に発生することになり、それぞれの電線の
電位変動が同調するため、それぞれの電圧が変化して
も、２本の電線間の相対的な電圧は安定したままとな
る。これらの原理によって、通信装置のディジタル回路
の誤動作を有効に抑制することが可能となる。
【００２０】図３は、本発明の原理的構成(2) を示した
ものであって、複合電源の場合を示している。図１の場
合と同じものを同じ番号で示し、電源装置４において、
４２Ａはトランス、４４は高電圧出力用の二次巻線、４
７は低電圧出力用の二次巻線、４８は二次巻線４７に接
続された整流用ダイオード、４９は整流用ダイオード４
８側のノイズ除去用コンデンサである。また、ディジタ
ル回路５において、５１は高電源電圧端子，５３は低電
源電圧端子、５４は高電源電圧で駆動する素子による回
路、５５は低電源電圧で駆動する素子による回路、５６
はコンデンサである。
ものであって、複合電源の場合を示している。図１の場
合と同じものを同じ番号で示し、電源装置４において、
４２Ａはトランス、４４は高電圧出力用の二次巻線、４
７は低電圧出力用の二次巻線、４８は二次巻線４７に接
続された整流用ダイオード、４９は整流用ダイオード４
８側のノイズ除去用コンデンサである。また、ディジタ
ル回路５において、５１は高電源電圧端子，５３は低電
源電圧端子、５４は高電源電圧で駆動する素子による回
路、５５は低電源電圧で駆動する素子による回路、５６
はコンデンサである。
【００２１】図３の場合、ディジタル回路５は、高電源
電圧で駆動する素子による回路５４と、低電源電圧で駆
動する素子による回路５５とが混在している。電源装置
４は、巻線４４と巻線４７の出力をそれぞれ整流して、
高電源電圧と低電源電圧を発生して、回路５４と回路５
５に供給している。この場合、ディジタル回路５の高電
源電圧側の回路５４において、高電源電圧端子とアース
端子間に交流インピーダンス低下用素子として多数のコ
ンデンサ５６を接続している。
電圧で駆動する素子による回路５４と、低電源電圧で駆
動する素子による回路５５とが混在している。電源装置
４は、巻線４４と巻線４７の出力をそれぞれ整流して、
高電源電圧と低電源電圧を発生して、回路５４と回路５
５に供給している。この場合、ディジタル回路５の高電
源電圧側の回路５４において、高電源電圧端子とアース
端子間に交流インピーダンス低下用素子として多数のコ
ンデンサ５６を接続している。
【００２２】複合電源の場合、ノイズ抑制回路としての
キャパシタを高電源電圧側に集中して取り付けることに
よって、通信装置のディジタル回路における誤動作防止
を効率的に行うことができる。
キャパシタを高電源電圧側に集中して取り付けることに
よって、通信装置のディジタル回路における誤動作防止
を効率的に行うことができる。
【００２３】図４は、半導体素子の電源電圧に関する開
発動向を示したものである。、図示のように、半導体素
子の高速動作や低パワー化を実現するために、半導体素
子の電源電圧は次第に低くなる傾向にある。しかし、通
信装置としては、他の装置とのインタフェースをとるた
めに、＋５Ｖ系の回路はそのまま残ってゆくので、今後
は、複合電源が主流になるものと思われる。複合電源を
使用した場合、ノイズ対策をとるべきポイントは、単一
電源を使用した場合よりも増えることになる。
発動向を示したものである。、図示のように、半導体素
子の高速動作や低パワー化を実現するために、半導体素
子の電源電圧は次第に低くなる傾向にある。しかし、通
信装置としては、他の装置とのインタフェースをとるた
めに、＋５Ｖ系の回路はそのまま残ってゆくので、今後
は、複合電源が主流になるものと思われる。複合電源を
使用した場合、ノイズ対策をとるべきポイントは、単一
電源を使用した場合よりも増えることになる。
【００２４】図５は、複合電源の場合の電源インピーダ
ンスを説明するものである。図中、（ａ) はサージノイ
ズ発生源と装置の電源インピーダンスとの関係を示した
ものであって、サージ発生源１０１に対する装置の電源
１０２のインピーダンスをＺ INとし、これに誘起するノ
イズ電圧をＶINとする。（ｂ）は装置全体のインピーダ
ンスと複合電源のインピーダンスとの関係を示してい
る。装置電源１０３，１０４からなる複合電源の場合
に、それぞれのインピーダンスをＺ1 ' , Ｚ2 ' とする
と、装置全体のインピーダンスＺINは、次のようにな
る。 ＺIN＝Ｚ1 ' ・Ｚ2 ' ／（Ｚ1 ' ＋Ｚ2 ' ）
ンスを説明するものである。図中、（ａ) はサージノイ
ズ発生源と装置の電源インピーダンスとの関係を示した
ものであって、サージ発生源１０１に対する装置の電源
１０２のインピーダンスをＺ INとし、これに誘起するノ
イズ電圧をＶINとする。（ｂ）は装置全体のインピーダ
ンスと複合電源のインピーダンスとの関係を示してい
る。装置電源１０３，１０４からなる複合電源の場合
に、それぞれのインピーダンスをＺ1 ' , Ｚ2 ' とする
と、装置全体のインピーダンスＺINは、次のようにな
る。 ＺIN＝Ｚ1 ' ・Ｚ2 ' ／（Ｚ1 ' ＋Ｚ2 ' ）
【００２５】（ｃ）はトランスの巻線比と電源インピー
ダンスとの関係を示したものである。高電源電圧系の巻
線比をｎ1 （＝Ｎ2 ／Ｎ1 ），低電源電圧系の巻線比を
ｎ2（＝Ｎ3 ／Ｎ1 ）とし、高電源電圧系の負荷をＺ1,
低電源電圧系の負荷をＺ2 とすると、一次側から見たそ
れぞれのインピーダンスは、次のようになる。 Ｚ1 ’＝Ｚ1 ／ｎ1 2 Ｚ2 ’＝Ｚ2 ／ｎ2 2
ダンスとの関係を示したものである。高電源電圧系の巻
線比をｎ1 （＝Ｎ2 ／Ｎ1 ），低電源電圧系の巻線比を
ｎ2（＝Ｎ3 ／Ｎ1 ）とし、高電源電圧系の負荷をＺ1,
低電源電圧系の負荷をＺ2 とすると、一次側から見たそ
れぞれのインピーダンスは、次のようになる。 Ｚ1 ’＝Ｚ1 ／ｎ1 2 Ｚ2 ’＝Ｚ2 ／ｎ2 2
【００２６】図６は、複合電源の場合の電源インピーダ
ンスの計算例を示したものである。図中、（ａ）は複合
電源の構成例を示し、電源電圧が＝４８Ｖ、高電源電圧
系の電圧が＋５Ｖ、低電源電圧系の電圧が＋１Ｖの場合
を例示している。（ｂ）は低電源電圧系のインピーダン
スＺ2 ＝１０Ω一定として、高電源電圧系のインピーダ
ンスＺ1 を変化させた場合の装置全体のインピーダンス
ＺINを示し、（ｃ）は高電源電圧系のインピーダンスＺ
1 ＝１０Ω一定として、低電源電圧系のインピーダンス
Ｚ2 を変化させた場合の装置全体のインピーダンスＺIN
を示している。
ンスの計算例を示したものである。図中、（ａ）は複合
電源の構成例を示し、電源電圧が＝４８Ｖ、高電源電圧
系の電圧が＋５Ｖ、低電源電圧系の電圧が＋１Ｖの場合
を例示している。（ｂ）は低電源電圧系のインピーダン
スＺ2 ＝１０Ω一定として、高電源電圧系のインピーダ
ンスＺ1 を変化させた場合の装置全体のインピーダンス
ＺINを示し、（ｃ）は高電源電圧系のインピーダンスＺ
1 ＝１０Ω一定として、低電源電圧系のインピーダンス
Ｚ2 を変化させた場合の装置全体のインピーダンスＺIN
を示している。
【００２７】図６の計算結果から明らかなように、電源
インピーダンスが小さくなったときの、入力インピーダ
ンスＺINの変化率は、高電源電圧系のインピーダンスＺ
1 を変化させた場合の方が、低電源電圧系のインピーダ
ンスＺ2 を変化させた場合より大きい。
インピーダンスが小さくなったときの、入力インピーダ
ンスＺINの変化率は、高電源電圧系のインピーダンスＺ
1 を変化させた場合の方が、低電源電圧系のインピーダ
ンスＺ2 を変化させた場合より大きい。
【００２８】従って、複合電源の場合は、高電源電圧系
の方に集中して、交流インピーダンスを低下させるよう
な処置を行うようにすれば、全体のサージノイズに対す
るインピーダンスＺINを容易にかつ安価に低下させるこ
とができる。ただし、トランスのサージノイズ周波数に
対する通過帯域特性が、スイッチング周波数に対するも
のと変わらないものとしている。
の方に集中して、交流インピーダンスを低下させるよう
な処置を行うようにすれば、全体のサージノイズに対す
るインピーダンスＺINを容易にかつ安価に低下させるこ
とができる。ただし、トランスのサージノイズ周波数に
対する通過帯域特性が、スイッチング周波数に対するも
のと変わらないものとしている。
【００２９】以下、本発明の課題を解決するための具体
的手段を列挙する。
的手段を列挙する。
【００３０】(1) 通信装置の電源装置４において、電源
と電源装置４間に広帯域阻止フィルタ１３を挿入すると
ともに、電源入力間、および電源装置４の入力間にそれ
ぞれ並列にクランプ素子１１，１５を接続する。
と電源装置４間に広帯域阻止フィルタ１３を挿入すると
ともに、電源入力間、および電源装置４の入力間にそれ
ぞれ並列にクランプ素子１１，１５を接続する。
【００３１】(2) (1) の場合に、電源の接地側と、電源
装置４の出力の一端に接続された保守用アース３とを電
気的に接続する。
装置４の出力の一端に接続された保守用アース３とを電
気的に接続する。
【００３２】(3) (2) の場合に、電源装置４の出力の一
端と保守用アース３との間に広帯域阻止フィルタ１４を
挿入するとともに、電源の接地側と保守用アース３間、
および電源装置４の入力と電源装置４の出力の一端との
間にそれぞれクランプ素子１２，１６を接続する。
端と保守用アース３との間に広帯域阻止フィルタ１４を
挿入するとともに、電源の接地側と保守用アース３間、
および電源装置４の入力と電源装置４の出力の一端との
間にそれぞれクランプ素子１２，１６を接続する。
【００３３】(4) 異なる電圧の複数の電源電圧を使用す
る通信装置において、この複数の電源電圧のうちの高電
圧用電源の両端に、交流インピーダンス低下用素子とし
てコンデンサ５６を接続する。
る通信装置において、この複数の電源電圧のうちの高電
圧用電源の両端に、交流インピーダンス低下用素子とし
てコンデンサ５６を接続する。
【００３４】
【発明の実施の形態】図７は、本発明の実施形態(1) を
示したものであって、図１に示された本発明の原理的構
成(1) に対応している。図７において、図１の場合と同
じものを同じ番号で示し、電源電圧が＋５Ｖの場合を例
示している。
示したものであって、図１に示された本発明の原理的構
成(1) に対応している。図７において、図１の場合と同
じものを同じ番号で示し、電源電圧が＋５Ｖの場合を例
示している。
【００３５】図７に示された実施形態においては、入力
側のクランプ素子として、高電位側電源線１と低電位側
電源線２との間に、酸化亜鉛バリスタ１１Ａを接続し、
高電位側電源線１と守保守用アース３との間に、チタン
酸ストロンチウムバリスタまたはチタン酸バリウムバリ
スタ１２Ａを接続することによって、サージノイズ電圧
を粗くクランプする。
側のクランプ素子として、高電位側電源線１と低電位側
電源線２との間に、酸化亜鉛バリスタ１１Ａを接続し、
高電位側電源線１と守保守用アース３との間に、チタン
酸ストロンチウムバリスタまたはチタン酸バリウムバリ
スタ１２Ａを接続することによって、サージノイズ電圧
を粗くクランプする。
【００３６】次に広帯域阻止フィルタとして、高電位側
電源線１と電源装置４の入力の一端との間に貫通型フィ
ルタ１３Ａを挿入し、保守用アース３とスイッチング電
源４Ａの入力の他端との間に貫通型フィルタ１４Ａを挿
入して、サージノイズ電圧の立ち上がりを広帯域に鈍ら
せる。貫通型フィルタは、１００Hz以下は通過させる
が、１００Hz〜１ＧHzは４０ｄＢ以上減衰させる特性を
有している。さらに出力側のクランプ素子として、貫通
型フィルタ１３Ａの出力側と低電位側電源線２との間
に、ツェナダイオード１５Ａを接続し、貫通型フィルタ
１３Ａの出力側と貫通型フィルタ１４Ａの出力側との間
に、ツェナダイオード１６Ａを接続して、サージノイズ
電圧を、ディジタル回路が影響を受けない電圧にクラン
プする。
電源線１と電源装置４の入力の一端との間に貫通型フィ
ルタ１３Ａを挿入し、保守用アース３とスイッチング電
源４Ａの入力の他端との間に貫通型フィルタ１４Ａを挿
入して、サージノイズ電圧の立ち上がりを広帯域に鈍ら
せる。貫通型フィルタは、１００Hz以下は通過させる
が、１００Hz〜１ＧHzは４０ｄＢ以上減衰させる特性を
有している。さらに出力側のクランプ素子として、貫通
型フィルタ１３Ａの出力側と低電位側電源線２との間
に、ツェナダイオード１５Ａを接続し、貫通型フィルタ
１３Ａの出力側と貫通型フィルタ１４Ａの出力側との間
に、ツェナダイオード１６Ａを接続して、サージノイズ
電圧を、ディジタル回路が影響を受けない電圧にクラン
プする。
【００３７】図７の回路においては、さらに貫通型フィ
ルタ１３Ａの出力側と低電位側電源線２との間に、コン
デンサ１７を接続するとともに、ディジタル回路５の＋
５Ｖ端子５１と、アース端子５２との間にクランプ素子
としてツェナダイオード１８を接続して、サージノイズ
電圧を低下させるようにしている。
ルタ１３Ａの出力側と低電位側電源線２との間に、コン
デンサ１７を接続するとともに、ディジタル回路５の＋
５Ｖ端子５１と、アース端子５２との間にクランプ素子
としてツェナダイオード１８を接続して、サージノイズ
電圧を低下させるようにしている。
【００３８】図８は、本発明の実施形態(2) を示したも
のであって、図３に示された本発明の原理的構成(2) に
対応している。図８において、図３および図７の場合と
同じものを同じ番号で示し、高電源電圧が＋５Ｖ、低電
源電圧が＋２．５Ｖの場合を例示している。
のであって、図３に示された本発明の原理的構成(2) に
対応している。図８において、図３および図７の場合と
同じものを同じ番号で示し、高電源電圧が＋５Ｖ、低電
源電圧が＋２．５Ｖの場合を例示している。
【００３９】図８に示された実施形態においては、入力
側のクランプ素子として、高電位側電源線１と低電位側
電源線２との間に、酸化亜鉛バリスタ１１Ａを接続し、
高電位側電源線１と守保守用アース３との間に、チタン
酸ストロンチウムバリスタまたはチタン酸バリウムバリ
スタ１２Ａを接続することによって、サージノイズ電圧
を粗くクランプする。
側のクランプ素子として、高電位側電源線１と低電位側
電源線２との間に、酸化亜鉛バリスタ１１Ａを接続し、
高電位側電源線１と守保守用アース３との間に、チタン
酸ストロンチウムバリスタまたはチタン酸バリウムバリ
スタ１２Ａを接続することによって、サージノイズ電圧
を粗くクランプする。
【００４０】次に広帯域阻止フィルタとして、高電位側
電源線１と電源装置４の入力の一端との間に貫通型フィ
ルタ１３Ａを挿入し、保守用アース３とスイッチング電
源４Ａの入力の他端との間に貫通型フィルタ１４Ａを挿
入して、サージノイズ電圧の立ち上がりを広帯域に鈍ら
せる。さらに出力側のクランプ素子として、貫通型フィ
ルタ１３Ａの出力側と低電位側電源線２との間に、ツェ
ナダイオード１５Ａを接続し、貫通型フィルタ１３Ａの
出力側と貫通型フィルタ１４Ａの出力側との間に、ツェ
ナダイオード１６Ａを接続して、サージノイズ電圧を、
ディジタル回路が影響を受けない電圧にクランプする。
電源線１と電源装置４の入力の一端との間に貫通型フィ
ルタ１３Ａを挿入し、保守用アース３とスイッチング電
源４Ａの入力の他端との間に貫通型フィルタ１４Ａを挿
入して、サージノイズ電圧の立ち上がりを広帯域に鈍ら
せる。さらに出力側のクランプ素子として、貫通型フィ
ルタ１３Ａの出力側と低電位側電源線２との間に、ツェ
ナダイオード１５Ａを接続し、貫通型フィルタ１３Ａの
出力側と貫通型フィルタ１４Ａの出力側との間に、ツェ
ナダイオード１６Ａを接続して、サージノイズ電圧を、
ディジタル回路が影響を受けない電圧にクランプする。
【００４１】図８の回路においては、さらに貫通型フィ
ルタ１３Ａの出力側と低電位側電源線２との間に、コン
デンサ１７を接続するとともに、ディジタル回路５の＋
５Ｖ端子５１と、アース端子５２との間にクランプ素子
としてツェナダイオード１８を接続して、サージノイズ
電圧を低下させるとともに、高電源電圧側の回路５４に
おいて、＋５Ｖ端子５１とアース端子５２間に交流イン
ピーダンス低下用素子として多数のコンデンサ５６を接
続して、サージノイズを吸収するようにしている。
ルタ１３Ａの出力側と低電位側電源線２との間に、コン
デンサ１７を接続するとともに、ディジタル回路５の＋
５Ｖ端子５１と、アース端子５２との間にクランプ素子
としてツェナダイオード１８を接続して、サージノイズ
電圧を低下させるとともに、高電源電圧側の回路５４に
おいて、＋５Ｖ端子５１とアース端子５２間に交流イン
ピーダンス低下用素子として多数のコンデンサ５６を接
続して、サージノイズを吸収するようにしている。
【００４２】
【発明の効果】以上説明したように本発明によれば、電
源ラインに生じたサージノイズを、クランプ素子と広帯
域阻止フィルタとを組み合わせて使用することによっ
て、順次抑制することができ、従って通信装置のディジ
タル回路における誤動作を有効に防止すことが可能とな
る。
源ラインに生じたサージノイズを、クランプ素子と広帯
域阻止フィルタとを組み合わせて使用することによっ
て、順次抑制することができ、従って通信装置のディジ
タル回路における誤動作を有効に防止すことが可能とな
る。
【００４３】また本発明によれば、異電源電圧を混合搭
載した複合電源において、高電源電圧系の方に集中し
て、交流インピーダンスを低下させるような処置を行う
ことによって、サージノイズを効率的に抑制することが
でき、通信装置のディジタル回路の誤動作を安価に防止
することが可能となる。
載した複合電源において、高電源電圧系の方に集中し
て、交流インピーダンスを低下させるような処置を行う
ことによって、サージノイズを効率的に抑制することが
でき、通信装置のディジタル回路の誤動作を安価に防止
することが可能となる。
【図１】本発明の原理的構成(1) を示す図である。
【図２】本発明方式の動作原理を説明する図である。
【図３】本発明の原理的構成(2) を示す図である。
【図４】半導体素子の電源電圧に関する開発動向を示す
図である。
図である。
【図５】複合電源の場合の電源インピーダンスを説明す
る図であって、（ａ) はサージノイズ発生源と装置の電
源インピーダンスとの関係、（ｂ）は装置全体のインピ
ーダンスと複合電源のインピーダンスとの関係、（ｃ）
はトランスの巻線比と電源インピーダンスとの関係をそ
れぞれ示す。
る図であって、（ａ) はサージノイズ発生源と装置の電
源インピーダンスとの関係、（ｂ）は装置全体のインピ
ーダンスと複合電源のインピーダンスとの関係、（ｃ）
はトランスの巻線比と電源インピーダンスとの関係をそ
れぞれ示す。
【図６】複合電源の場合の電源インピーダンスの計算例
を示す図であって、（ａ）は複合電源の構成例、（ｂ）
は低電源電圧系のインピーダンスＺ2 ＝１０Ω一定とし
て、高電源電圧系のインピーダンスＺ1 を変化させた場
合の装置全体の入力インピーダンスＺIN、（ｃ）は高電
源電圧系のインピーダンスＺ1 ＝１０Ω一定として、低
電源電圧系のインピーダンスＺ2 を変化させた場合の装
置全体のインピーダンスＺINをそれぞれ示す。
を示す図であって、（ａ）は複合電源の構成例、（ｂ）
は低電源電圧系のインピーダンスＺ2 ＝１０Ω一定とし
て、高電源電圧系のインピーダンスＺ1 を変化させた場
合の装置全体の入力インピーダンスＺIN、（ｃ）は高電
源電圧系のインピーダンスＺ1 ＝１０Ω一定として、低
電源電圧系のインピーダンスＺ2 を変化させた場合の装
置全体のインピーダンスＺINをそれぞれ示す。
【図７】本発明の実施形態(1) を示す図である。
【図８】本発明の実施形態(2) を示す図である。
【図９】従来の通信装置の電源回路を示す図である。
３ 保守用アース ４ 電源装置 １１ クランプ素子 １２ クランプ素子 １３ 広帯域阻止フィルタ １４ 広帯域阻止フィルタ １５ クランプ素子 １６ クランプ素子 ５６ コンデンサ
Claims (4)
- 【請求項１】 通信装置の電源装置において、電源と電
源装置との間に広帯域阻止フィルタを挿入するととも
に、電源入力間、および電源装置の入力間にそれぞれ並
列にクランプ素子を接続したことを特徴とする電源サー
ジノイズ抑制方式。 - 【請求項２】 請求項１に記載の電源サージノイズ抑制
方式において、前記電源の接地側と電源装置の出力の一
端に接続された保守用アースとを電気的に接続したこと
を特徴とする電源サージノイズ抑制方式。 - 【請求項３】 請求項２に記載の電源サージノイズ抑制
方式において、前記電源装置の出力の一端と保守用アー
スとの間に広帯域阻止フィルタを挿入するとともに、電
源の接地側と保守用アース間、および電源装置の入力と
前記電源装置の出力の一端との間にそれぞれクランプ素
子を接続したことを特徴とする電源サージノイズ抑制方
式。 - 【請求項４】 異なる電圧の複数の電源電圧を使用する
通信装置において、該複数の電源電圧のうちの高電圧用
電源の両端に交流インピーダンス低下用素子を接続した
ことを特徴とする電源サージノイズ抑制方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005472A JPH09200955A (ja) | 1996-01-17 | 1996-01-17 | 電源サージノイズ抑制方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005472A JPH09200955A (ja) | 1996-01-17 | 1996-01-17 | 電源サージノイズ抑制方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200955A true JPH09200955A (ja) | 1997-07-31 |
Family
ID=11612195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005472A Withdrawn JPH09200955A (ja) | 1996-01-17 | 1996-01-17 | 電源サージノイズ抑制方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011239283A (ja) * | 2010-05-12 | 2011-11-24 | Dx Antenna Co Ltd | サージ保護回路および電子機器 |
-
1996
- 1996-01-17 JP JP8005472A patent/JPH09200955A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011239283A (ja) * | 2010-05-12 | 2011-11-24 | Dx Antenna Co Ltd | サージ保護回路および電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |