JPH09201047A - 始動回路及びこの種の始動回路用半導体 - Google Patents
始動回路及びこの種の始動回路用半導体Info
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- JPH09201047A JPH09201047A JP8246210A JP24621096A JPH09201047A JP H09201047 A JPH09201047 A JP H09201047A JP 8246210 A JP8246210 A JP 8246210A JP 24621096 A JP24621096 A JP 24621096A JP H09201047 A JPH09201047 A JP H09201047A
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- H02M1/36—Means for starting or stopping converters
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】出力損失を低減することができるスイッチング
電源ユニット用の始動回路を提供する。 【解決手段】始動回路は３つの端子１、２、３を有す
る。第１の端子１と第３の端子３との間にデプレション
形ＭＯＳ−ＦＥＴ４が接続されている。ツェナーダイオ
ード５は、第２の端子２とデプレション形ＭＯＳ−ＦＥ
Ｔ４のゲート端子Ｇとの間に設けられている。第３の端
子３とデプレション形ＭＯＳ−ＦＥＴ４のゲート端子Ｇ
との間には、抵抗としてのＭＯＳ−ＦＥＴ６が接続され
ている。始動回路は、特にスイッチング電源ユニットの
回路装置の最初の電圧供給に用いられ、第１及び第２の
端子１、２は入力電圧の２つの端子に、第２及び第３の
端子２、３は回路装置に接続可能である。回路装置の始
動が行われた後にデプレション形ＭＯＳ−ＦＥＴ４が遮
断されることによって始動回路がオフされる。この結
果、装置全体の出力損失が著しく減少される。
電源ユニット用の始動回路を提供する。 【解決手段】始動回路は３つの端子１、２、３を有す
る。第１の端子１と第３の端子３との間にデプレション
形ＭＯＳ−ＦＥＴ４が接続されている。ツェナーダイオ
ード５は、第２の端子２とデプレション形ＭＯＳ−ＦＥ
Ｔ４のゲート端子Ｇとの間に設けられている。第３の端
子３とデプレション形ＭＯＳ−ＦＥＴ４のゲート端子Ｇ
との間には、抵抗としてのＭＯＳ−ＦＥＴ６が接続され
ている。始動回路は、特にスイッチング電源ユニットの
回路装置の最初の電圧供給に用いられ、第１及び第２の
端子１、２は入力電圧の２つの端子に、第２及び第３の
端子２、３は回路装置に接続可能である。回路装置の始
動が行われた後にデプレション形ＭＯＳ−ＦＥＴ４が遮
断されることによって始動回路がオフされる。この結
果、装置全体の出力損失が著しく減少される。
Description
【０００１】
【発明の属する技術分野】本発明は、３つの端子を有
し、そのうちの第１の端子と第２の端子が入力電圧の２
つの端子と接続可能で、第２の端子と第３の端子が回路
装置と接続可能な回路装置用の始動回路と、この種の始
動回路用の半導体に関するものである。
し、そのうちの第１の端子と第２の端子が入力電圧の２
つの端子と接続可能で、第２の端子と第３の端子が回路
装置と接続可能な回路装置用の始動回路と、この種の始
動回路用の半導体に関するものである。
【０００２】
【従来の技術】この種の始動回路は一般に知られてお
り、特にスイッチング電源ユニット(Schaltnetzteilen)
内の制御装置の初期の電圧供給用に設けられる。スイッ
チング電源ユニットは一般に、通常交流電圧源(Netzwec
hselspannung)から得られる電圧を変圧器の一次巻線に
サイクル的に印加するための半導体スイッチング素子を
有する。その場合、半導体スイッチング素子は制御装置
によってパルス幅変調されて駆動される。
り、特にスイッチング電源ユニット(Schaltnetzteilen)
内の制御装置の初期の電圧供給用に設けられる。スイッ
チング電源ユニットは一般に、通常交流電圧源(Netzwec
hselspannung)から得られる電圧を変圧器の一次巻線に
サイクル的に印加するための半導体スイッチング素子を
有する。その場合、半導体スイッチング素子は制御装置
によってパルス幅変調されて駆動される。
【０００３】スイッチング電源ユニットの始動モードの
間におけるスイッチオンの直後、供給電圧は、そのため
に別に設けられた始動回路から供給される。スイッチン
グ電源ユニットの始動が行われた後に、出力電圧はスイ
ッチング電源ユニット内に設けられている、後段に整流
器を有する変圧器の制御巻線から発生する。
間におけるスイッチオンの直後、供給電圧は、そのため
に別に設けられた始動回路から供給される。スイッチン
グ電源ユニットの始動が行われた後に、出力電圧はスイ
ッチング電源ユニット内に設けられている、後段に整流
器を有する変圧器の制御巻線から発生する。
【０００４】欧州特許出願公開第０４９４３２７号から
知られている始動回路は、３つの端子を有し、ブリッジ
整流器と制御装置（ここではシーメンスの内蔵スイッチ
ング回路ＴＤＡ４６０５）の間に接続されている。始動
回路は大体においてＲＣ素子からなり、このＲＣ素子に
おいては抵抗はブリッジ整流器の正の出力と制御装置の
供給電圧端子との間に接続されている。コンデンサは基
準電位と制御装置の上述の供給電圧端子との間に接続さ
れている。
知られている始動回路は、３つの端子を有し、ブリッジ
整流器と制御装置（ここではシーメンスの内蔵スイッチ
ング回路ＴＤＡ４６０５）の間に接続されている。始動
回路は大体においてＲＣ素子からなり、このＲＣ素子に
おいては抵抗はブリッジ整流器の正の出力と制御装置の
供給電圧端子との間に接続されている。コンデンサは基
準電位と制御装置の上述の供給電圧端子との間に接続さ
れている。
【０００５】始動回路のオーム抵抗の大きさは、設定さ
れた最小の交流電圧源においてコンデンサを充電するた
めの少なくとも１ミリアンペアの電流が残留しているよ
うに定められている。制御装置に始動回路によって電圧
が供給された後に、制御ＩＣが作動を開始し、それによ
ってスイッチング電源ユニットの半導体スイッチング素
子が駆動される。スイッチング電源ユニットの二次側で
出力電圧を取り出すことができ、その場合、この出力電
圧が制御装置の電圧供給のための補助電圧として用いら
れる。
れた最小の交流電圧源においてコンデンサを充電するた
めの少なくとも１ミリアンペアの電流が残留しているよ
うに定められている。制御装置に始動回路によって電圧
が供給された後に、制御ＩＣが作動を開始し、それによ
ってスイッチング電源ユニットの半導体スイッチング素
子が駆動される。スイッチング電源ユニットの二次側で
出力電圧を取り出すことができ、その場合、この出力電
圧が制御装置の電圧供給のための補助電圧として用いら
れる。
【０００６】この種の始動回路において問題となるの
は、始動回路はスイッチング電源ユニットの始動が成功
した後はそれ以上駆動には必要でなくなってしまうが、
さらに不必要に電流を消費し、それによってスイッチン
グ電源ユニットの出力損失が増大することである。した
がって、公知の公開公報においては、抵抗の代わりにＰ
ＴＣサーミスタを使用することが提案されており、この
ＰＴＣサーミスタの抵抗値は加熱が進むにつれて著しく
増大して、始動が行われた後はこのＰＴＣサーミスタを
通して電流が制御装置へほとんど流れなくなる。
は、始動回路はスイッチング電源ユニットの始動が成功
した後はそれ以上駆動には必要でなくなってしまうが、
さらに不必要に電流を消費し、それによってスイッチン
グ電源ユニットの出力損失が増大することである。した
がって、公知の公開公報においては、抵抗の代わりにＰ
ＴＣサーミスタを使用することが提案されており、この
ＰＴＣサーミスタの抵抗値は加熱が進むにつれて著しく
増大して、始動が行われた後はこのＰＴＣサーミスタを
通して電流が制御装置へほとんど流れなくなる。
【０００７】
【発明が解決しようとする課題】本発明は上記の課題を
解決するためになされたものであって、その目的は、発
生する出力損失が他の方法で著しく減少される始動回路
を提供することにある。さらに、本発明によって、簡単
に形成することのできる、この種の始動回路用の半導体
を提供することにある。
解決するためになされたものであって、その目的は、発
生する出力損失が他の方法で著しく減少される始動回路
を提供することにある。さらに、本発明によって、簡単
に形成することのできる、この種の始動回路用の半導体
を提供することにある。
【０００８】
【課題を解決するための手段】この課題は、冒頭で述べ
た始動回路について、次に示す他の特徴によって解決さ
れる： ａ）第１の端子と第３の端子の間に、デプレション形Ｍ
ＯＳ−ＦＥＴの負荷区間が接続されており、 ｂ）第２の端子とデプレション形ＭＯＳ−ＦＥＴのゲー
ト端子との間にツェナーダイオードが接続されており、 ｃ）第３の端子とデプレション形ＭＯＳ−ＦＥＴのゲー
ト端子との間に抵抗が接続されている。
た始動回路について、次に示す他の特徴によって解決さ
れる： ａ）第１の端子と第３の端子の間に、デプレション形Ｍ
ＯＳ−ＦＥＴの負荷区間が接続されており、 ｂ）第２の端子とデプレション形ＭＯＳ−ＦＥＴのゲー
ト端子との間にツェナーダイオードが接続されており、 ｃ）第３の端子とデプレション形ＭＯＳ−ＦＥＴのゲー
ト端子との間に抵抗が接続されている。
【０００９】本発明は大体において、「スイッチング可
能な」始動回路を設けることに基づいている。回路装置
の駆動において始動回路が必要なくなるとすぐに、この
始動回路がオフにされる。それによって始動回路と接続
されている回路装置の出力損失を著しく減少させること
ができる。
能な」始動回路を設けることに基づいている。回路装置
の駆動において始動回路が必要なくなるとすぐに、この
始動回路がオフにされる。それによって始動回路と接続
されている回路装置の出力損失を著しく減少させること
ができる。
【００１０】始動回路の実施形態が、請求項１に従属す
る請求項に記載されている。始動回路用の半導体は、ｎ
-−ドーピングの基板を有し、基板の下部の主要面にｎ+
−ドーピングのゾーンが接続されている。ｎ-−ドーピ
ングの基板の上部の主要面には、垂直のデプレション形
ＭＯＳ−ＦＥＴを形成するためのｎ+−ドーピングポテ
ンシャル槽を有するｐ−ドーピングゾーンが、第２の領
域には横方向の抵抗が、そして第３の領域にはツェナー
ダイオードを形成するためのｎ+−ドーピングのポテン
シャル槽を有するゾーンが埋め込まれている。
る請求項に記載されている。始動回路用の半導体は、ｎ
-−ドーピングの基板を有し、基板の下部の主要面にｎ+
−ドーピングのゾーンが接続されている。ｎ-−ドーピ
ングの基板の上部の主要面には、垂直のデプレション形
ＭＯＳ−ＦＥＴを形成するためのｎ+−ドーピングポテ
ンシャル槽を有するｐ−ドーピングゾーンが、第２の領
域には横方向の抵抗が、そして第３の領域にはツェナー
ダイオードを形成するためのｎ+−ドーピングのポテン
シャル槽を有するゾーンが埋め込まれている。
【００１１】この種の半導体には、ハウジングから導出
された３つの端子を設ければよい。これらの端子は半導
体の内部で始動回路の実現すべき回路装置に応じて配線
されている。それによって利用者にはこの種の半導体に
よって３つの端子を有する集積された回路装置が提供さ
れ、この回路装置は簡単な方法で回路装置内の、例えば
スイッチング電源ユニット内の始動回路として使用する
ことができる。
された３つの端子を設ければよい。これらの端子は半導
体の内部で始動回路の実現すべき回路装置に応じて配線
されている。それによって利用者にはこの種の半導体に
よって３つの端子を有する集積された回路装置が提供さ
れ、この回路装置は簡単な方法で回路装置内の、例えば
スイッチング電源ユニット内の始動回路として使用する
ことができる。
【００１２】
【発明の実施の形態】次に、３つの図面との関連におい
て本発明を詳細に説明する。図１には本発明による始動
回路の実施例が示されている。始動回路は第１の端子１
と、第２の端子２と、第３の端子３を有する。第２の端
子２はアース電位に接続され、第１の端子１は始動回路
の入力、そして第３の端子３は出力を表している。それ
に従って、端子１と２は入力電圧の端子に、そして端子
２と３は始動回路によって給電すべき回路装置の端子に
接続される。
て本発明を詳細に説明する。図１には本発明による始動
回路の実施例が示されている。始動回路は第１の端子１
と、第２の端子２と、第３の端子３を有する。第２の端
子２はアース電位に接続され、第１の端子１は始動回路
の入力、そして第３の端子３は出力を表している。それ
に従って、端子１と２は入力電圧の端子に、そして端子
２と３は始動回路によって給電すべき回路装置の端子に
接続される。
【００１３】第１の端子１と第３の端子３との間にデプ
レション形ＭＯＳ−ＦＥＴ４の負荷区間が接続されてい
る。その場合、ドレイン端子Ｄが第１の端子１に、そし
てソース端子Ｓが第３の端子３に接続されている。第２
の端子２とデプレション形ＭＯＳ−ＦＥＴ４のゲート端
子Ｇとの間にツェナーダイオード５が接続されている。
アノード端子Ａが第２の端子２と、そしてカソード端子
Ｋがデプレション形ＭＯＳ−ＦＥＴ４のゲート端子Ｇと
接続されている。
レション形ＭＯＳ−ＦＥＴ４の負荷区間が接続されてい
る。その場合、ドレイン端子Ｄが第１の端子１に、そし
てソース端子Ｓが第３の端子３に接続されている。第２
の端子２とデプレション形ＭＯＳ−ＦＥＴ４のゲート端
子Ｇとの間にツェナーダイオード５が接続されている。
アノード端子Ａが第２の端子２と、そしてカソード端子
Ｋがデプレション形ＭＯＳ−ＦＥＴ４のゲート端子Ｇと
接続されている。
【００１４】さらに始動回路には、ツェナーダイオード
５のカソード端子Ｋと第３の端子３との間に接続された
高オーム抵抗が設けられている。本実施例において、こ
の高オーム抵抗は、ＭＯＳ−ＦＥＴ６として具体化され
ている。ＭＯＳ−ＦＥＴ６はエンハンスメントＭＯＳ−
ＦＥＴであって、そのドレイン端子Ｄとゲート端子Ｇは
共に第３の端子３に、そしてソース端子Ｓはツェナーダ
イオード５のカソード端子Ｋに接続されている。ツェナ
ーダイオード５は好ましくは約６から１０ボルトのツェ
ナー電圧を有する。
５のカソード端子Ｋと第３の端子３との間に接続された
高オーム抵抗が設けられている。本実施例において、こ
の高オーム抵抗は、ＭＯＳ−ＦＥＴ６として具体化され
ている。ＭＯＳ−ＦＥＴ６はエンハンスメントＭＯＳ−
ＦＥＴであって、そのドレイン端子Ｄとゲート端子Ｇは
共に第３の端子３に、そしてソース端子Ｓはツェナーダ
イオード５のカソード端子Ｋに接続されている。ツェナ
ーダイオード５は好ましくは約６から１０ボルトのツェ
ナー電圧を有する。
【００１５】デプレション形ＭＯＳ−ＦＥＴ４は、始動
回路を一般的に使用できるようにするために、約８００
から１０００ボルトの降伏電圧を有する。ツェナーダイ
オード５のツェナー電圧が第２の端子２と第３の端子３
との間にある電圧よりも低い場合に、第２の端子２から
第３の端子３へ電流が流れないか、あるいはできるだけ
低い電流が流れることを保証するために、ＭＯＳ−ＦＥ
Ｔ６は比較的高いしきい電圧を有し、それは例えば約３
から１０ボルトとすることができる。
回路を一般的に使用できるようにするために、約８００
から１０００ボルトの降伏電圧を有する。ツェナーダイ
オード５のツェナー電圧が第２の端子２と第３の端子３
との間にある電圧よりも低い場合に、第２の端子２から
第３の端子３へ電流が流れないか、あるいはできるだけ
低い電流が流れることを保証するために、ＭＯＳ−ＦＥ
Ｔ６は比較的高いしきい電圧を有し、それは例えば約３
から１０ボルトとすることができる。
【００１６】図１に示す回路装置（始動回路）の作用は
次の如くである。まず、始動回路は非作動状態にあり、
第２の端子２と第３の端子３の間に接続され、始動回路
から給電すべき回路装置も非作動状態にあるものとす
る。端子１、２、３には電圧は印加されていない。次
に、第１の端子１と第２の端子２に、例えばブリッジ整
流器によって整流された２００ボルトの電圧が印加され
る。すると、デプレション形ＭＯＳ−ＦＥＴ４が導通す
る。ＦＥＴ４が導通するのは、最初、ゲート端子Ｇのゲ
ート電位がソース端子Ｓの電位に等しいからである。
次の如くである。まず、始動回路は非作動状態にあり、
第２の端子２と第３の端子３の間に接続され、始動回路
から給電すべき回路装置も非作動状態にあるものとす
る。端子１、２、３には電圧は印加されていない。次
に、第１の端子１と第２の端子２に、例えばブリッジ整
流器によって整流された２００ボルトの電圧が印加され
る。すると、デプレション形ＭＯＳ−ＦＥＴ４が導通す
る。ＦＥＴ４が導通するのは、最初、ゲート端子Ｇのゲ
ート電位がソース端子Ｓの電位に等しいからである。
【００１７】第２の端子２と第３の端子３の間にほぼツ
ェナー電圧、例えば＋１０ボルトが印加されている。こ
の＋１０ボルトによって回路装置、例えば図３に示す切
り替え電源ユニットに、スイッチオン直後の始動モード
の期間、すなわち回路装置自体が自らの電圧供給のため
の給電を行うまで、駆動開始のための十分な電圧を供給
することができる。第３の端子３の電位が、図１には図
示されていない回路装置の内部の電流供給によってツェ
ナーダイオード５のツェナー電圧よりも高くなるとすぐ
に、デプレション形ＭＯＳ−ＦＥＴ４のゲート端子Ｇの
電位がそのソース電位よりも低くなり、それによってデ
プレション形ＭＯＳ−ＦＥＴ４が遮断される。したがっ
て、この始動回路においては、選択されたツェナー電圧
が図１には示されない回路装置の通常の駆動において端
子３に印加される電圧よりも低くなるように注意しなけ
ればならない。
ェナー電圧、例えば＋１０ボルトが印加されている。こ
の＋１０ボルトによって回路装置、例えば図３に示す切
り替え電源ユニットに、スイッチオン直後の始動モード
の期間、すなわち回路装置自体が自らの電圧供給のため
の給電を行うまで、駆動開始のための十分な電圧を供給
することができる。第３の端子３の電位が、図１には図
示されていない回路装置の内部の電流供給によってツェ
ナーダイオード５のツェナー電圧よりも高くなるとすぐ
に、デプレション形ＭＯＳ−ＦＥＴ４のゲート端子Ｇの
電位がそのソース電位よりも低くなり、それによってデ
プレション形ＭＯＳ−ＦＥＴ４が遮断される。したがっ
て、この始動回路においては、選択されたツェナー電圧
が図１には示されない回路装置の通常の駆動において端
子３に印加される電圧よりも低くなるように注意しなけ
ればならない。
【００１８】図２には、図１に図示された始動回路用の
半導体の実施例が図示されている。半導体はｎ+−ドー
ピングの基板２０を有し、その基板の下部主要面全面に
ｎ+−ドーピングのゾーン２１が接続されている。この
ｎ+−ドーピングのゾーン２１の露出した表面にドレイ
ン電極Ｄとしての金属層２２が配置されている。この金
属層２２が始動回路の第１の端子１を表す。
半導体の実施例が図示されている。半導体はｎ+−ドー
ピングの基板２０を有し、その基板の下部主要面全面に
ｎ+−ドーピングのゾーン２１が接続されている。この
ｎ+−ドーピングのゾーン２１の露出した表面にドレイ
ン電極Ｄとしての金属層２２が配置されている。この金
属層２２が始動回路の第１の端子１を表す。
【００１９】半導体は互いに並べられた異なる３つの領
域Ｂ１、Ｂ２並びにＢ３を有する。第１の領域Ｂ１には
図１で示されたデプレション形ＭＯＳ−ＦＥＴ４が内蔵
され、第２の領域Ｂ２には横方向の抵抗、すなわち図１
に示すＭＯＳ−ＦＥＴ６が、そして第３の領域Ｂ３には
ツェナーダイオード５が内蔵されている。そのためにｎ
+−ドーピングの基板２０の上部主要面の第１の領域Ｂ
１に、ｎ+−ドーピングされたポテンシャル槽２４を有
するｐ−ドーピングのゾーン２３が２つ埋め込まれてい
る。ｎ+−ドーピングされた各ポテンシャル槽２４は、
ソース電極Ｓと接続されている。
域Ｂ１、Ｂ２並びにＢ３を有する。第１の領域Ｂ１には
図１で示されたデプレション形ＭＯＳ−ＦＥＴ４が内蔵
され、第２の領域Ｂ２には横方向の抵抗、すなわち図１
に示すＭＯＳ−ＦＥＴ６が、そして第３の領域Ｂ３には
ツェナーダイオード５が内蔵されている。そのためにｎ
+−ドーピングの基板２０の上部主要面の第１の領域Ｂ
１に、ｎ+−ドーピングされたポテンシャル槽２４を有
するｐ−ドーピングのゾーン２３が２つ埋め込まれてい
る。ｎ+−ドーピングされた各ポテンシャル槽２４は、
ソース電極Ｓと接続されている。
【００２０】２つのｐ−ドーピングのゾーン２３の間に
は、デプレション形ＭＯＳ−ＦＥＴ４のチャネルを形成
することができる。この領域Ｂ１におけるｎ+−ドーピ
ングの基板２０の上部主要面上には、金属化物２６およ
び多ケイ素層を有する酸化物層２５が配置されており、
ｎ-−ドーピングのゾーン３５が半導体の上部主要面に
埋め込まれている。この構成により、ＭＯＳ−ＦＥＴ４
のチャネルを形成することができる。上述のｎ-−ドー
ピングのゾーン３５は、図２ではハッチングで示されて
いる。金属化物２６および多ケイ素層はデプレション形
ＭＯＳ−ＦＥＴのゲート電極Ｇと接続されている。
は、デプレション形ＭＯＳ−ＦＥＴ４のチャネルを形成
することができる。この領域Ｂ１におけるｎ+−ドーピ
ングの基板２０の上部主要面上には、金属化物２６およ
び多ケイ素層を有する酸化物層２５が配置されており、
ｎ-−ドーピングのゾーン３５が半導体の上部主要面に
埋め込まれている。この構成により、ＭＯＳ−ＦＥＴ４
のチャネルを形成することができる。上述のｎ-−ドー
ピングのゾーン３５は、図２ではハッチングで示されて
いる。金属化物２６および多ケイ素層はデプレション形
ＭＯＳ−ＦＥＴのゲート電極Ｇと接続されている。
【００２１】図２に示すように、第２の領域Ｂ２にはエ
ンハンスメントＭＯＳ−ＦＥＴの形態をとった横方向の
抵抗が内蔵されている。そのためにｎ-−ドーピングの
基板２０の上部主要面には２つのｎ+−ドーピングのポ
テンシャル槽２８、２９を有するｐ−ドーピングのゾー
ン２７が埋め込まれている。ｎ+−ドーピングされた２
つのポテンシャル槽２８、２９の間の、ｎ-−ドーピン
グの基板２０の上部主要面上には、金属化物３１および
多ケイ素層を有する酸化物層３０が配置されている。
ンハンスメントＭＯＳ−ＦＥＴの形態をとった横方向の
抵抗が内蔵されている。そのためにｎ-−ドーピングの
基板２０の上部主要面には２つのｎ+−ドーピングのポ
テンシャル槽２８、２９を有するｐ−ドーピングのゾー
ン２７が埋め込まれている。ｎ+−ドーピングされた２
つのポテンシャル槽２８、２９の間の、ｎ-−ドーピン
グの基板２０の上部主要面上には、金属化物３１および
多ケイ素層を有する酸化物層３０が配置されている。
【００２２】ｎ+−ドーピングされたポテンシャル槽２
８はソース電極Ｓと、ｎ+−ドーピングされたポテンシ
ャル槽２９はドレイン電極Ｄと接続されている。金属層
３１はゲート電極Ｇと接続されている。オーム抵抗を形
成するために、ソース電極Ｓとゲート電極Ｇがこの第２
の領域Ｂ２において互いに接続されている。
８はソース電極Ｓと、ｎ+−ドーピングされたポテンシ
ャル槽２９はドレイン電極Ｄと接続されている。金属層
３１はゲート電極Ｇと接続されている。オーム抵抗を形
成するために、ソース電極Ｓとゲート電極Ｇがこの第２
の領域Ｂ２において互いに接続されている。
【００２３】第３の領域Ｂ３においては、ｎ+−ドーピ
ングされた基板２０の上部主要面にｎ+−ドーピングさ
れたポテンシャル槽３３を有するｐ−ドーピングされた
ゾーン３２が埋め込まれていることによって、ツェナー
ダイオードが形成されている。ｐ−ドーピングされたゾ
ーン３２はアノード電極Ａと、そしてｎ+−ドーピング
されたポテンシャル槽３３はカソード電極Ｋと接続され
ている。
ングされた基板２０の上部主要面にｎ+−ドーピングさ
れたポテンシャル槽３３を有するｐ−ドーピングされた
ゾーン３２が埋め込まれていることによって、ツェナー
ダイオードが形成されている。ｐ−ドーピングされたゾ
ーン３２はアノード電極Ａと、そしてｎ+−ドーピング
されたポテンシャル槽３３はカソード電極Ｋと接続され
ている。
【００２４】図１に示す始動回路を実現するために、半
導体の個々の電極は互いに次のように電気的に接続され
ている。すなわち第３の領域Ｂ３のツェナーダイオード
のカソード電極Ｋは第２の領域Ｂ２のＭＯＳ−ＦＥＴの
ゲート電極Ｇとソース電極Ｓ、並びに第１の領域Ｂ１の
デプレション形ＭＯＳ−ＦＥＴのゲート電極Ｇと電気的
に接続されている。第２の領域Ｂ２のドレイン電極Ｄと
第１の領域Ｂ１のソース電極Ｓは、半導体の第３の端子
３に接続されている。
導体の個々の電極は互いに次のように電気的に接続され
ている。すなわち第３の領域Ｂ３のツェナーダイオード
のカソード電極Ｋは第２の領域Ｂ２のＭＯＳ−ＦＥＴの
ゲート電極Ｇとソース電極Ｓ、並びに第１の領域Ｂ１の
デプレション形ＭＯＳ−ＦＥＴのゲート電極Ｇと電気的
に接続されている。第２の領域Ｂ２のドレイン電極Ｄと
第１の領域Ｂ１のソース電極Ｓは、半導体の第３の端子
３に接続されている。
【００２５】それに対して半導体の第３の領域Ｂ３のア
ノード電極Ａは半導体の第２の端子２と接続されてい
る。半導体全体は上述の電気的な接続によって公知のＳ
ＩＴＡＣテクノロジー並びにＨＶミニスマート（Minism
art)テクノロジーで集積され、例えばいわゆるＳＯ２３
または同様のハウジング内に取り付けることができる。
このハウジングからは３つの端子しか突出していないの
で、利用者にはそのままで始動回路として回路装置と、
特にスイッチング電源ユニットに組み込むことのできる
簡単な組み込み素子が提供される。
ノード電極Ａは半導体の第２の端子２と接続されてい
る。半導体全体は上述の電気的な接続によって公知のＳ
ＩＴＡＣテクノロジー並びにＨＶミニスマート（Minism
art)テクノロジーで集積され、例えばいわゆるＳＯ２３
または同様のハウジング内に取り付けることができる。
このハウジングからは３つの端子しか突出していないの
で、利用者にはそのままで始動回路として回路装置と、
特にスイッチング電源ユニットに組み込むことのできる
簡単な組み込み素子が提供される。
【００２６】図３にはこの種の可能なスイッチング電源
ユニットのブロック回路図が示されている。始動回路は
図３では単にブロックとして示され、参照番号５３が付
されている。始動回路５３のブロックからはすでに説明
した３つの端子１、２および３が突出している。スイッ
チング電源ユニットは、交流電圧源に接続すべき２つの
端子５０と５１を有する。これら２つの端子５０と５１
はブリッジ整流器５２の入力端子と接続されている。
ユニットのブロック回路図が示されている。始動回路は
図３では単にブロックとして示され、参照番号５３が付
されている。始動回路５３のブロックからはすでに説明
した３つの端子１、２および３が突出している。スイッ
チング電源ユニットは、交流電圧源に接続すべき２つの
端子５０と５１を有する。これら２つの端子５０と５１
はブリッジ整流器５２の入力端子と接続されている。
【００２７】ブリッジ整流器５２の正の出力は始動回路
５３の第１の端子１と、そしてブリッジ整流器５２の負
の出力端子は始動回路５３の第２の端子２と接続されて
いる。始動回路５３の第３の端子３は、好ましくは内蔵
の制御装置５４の供給電圧端子と接続されている。この
制御装置５４の出力側は半導体スイッチ、ここではＭＯ
Ｓ−ＦＥＴ５５のゲート端子Ｇと接続されている。ドレ
イン端子Ｄと第１の端子１との間にはスイッチング電源
ユニットの変圧器５６の一次巻線５７が設けられてい
る。ＭＯＳ−ＦＥＴ５５のソース端子Ｓは、アースに接
続されている第２の端子２と電気的に接続されている。
変圧器５６の出力側には２つの二次巻線５８、５９が設
けられており、この場合、第２の二次巻線５９は制御装
置５４用の供給電圧を調達する補助巻線として用いられ
る。
５３の第１の端子１と、そしてブリッジ整流器５２の負
の出力端子は始動回路５３の第２の端子２と接続されて
いる。始動回路５３の第３の端子３は、好ましくは内蔵
の制御装置５４の供給電圧端子と接続されている。この
制御装置５４の出力側は半導体スイッチ、ここではＭＯ
Ｓ−ＦＥＴ５５のゲート端子Ｇと接続されている。ドレ
イン端子Ｄと第１の端子１との間にはスイッチング電源
ユニットの変圧器５６の一次巻線５７が設けられてい
る。ＭＯＳ−ＦＥＴ５５のソース端子Ｓは、アースに接
続されている第２の端子２と電気的に接続されている。
変圧器５６の出力側には２つの二次巻線５８、５９が設
けられており、この場合、第２の二次巻線５９は制御装
置５４用の供給電圧を調達する補助巻線として用いられ
る。
【００２８】第１の二次巻線５８は整流装置、ここでは
ダイオード６１を介して後段の負荷側と接続されるべき
横方向に搭載されたコンデンサ６３と接続されている。
スイッチング電源ユニットのこの第１の二次回路の出力
端子６４、６５から、例えばテレビ装置の給電に用いら
れる整流された電圧信号を取り出すことができる。第２
の二次巻線５９にも同様に整流装置が設けられている。
ここではダイオード６２のアノード端子は二次巻線５９
の第１の端子と接続されている。カソード端子は始動回
路５３の第３の端子３と接続されており、制御装置５４
への供給電圧を受け取る。第２の端子２と第３の端子３
との間にコンデンサ６０と抵抗６６が並列に接続されて
いる。
ダイオード６１を介して後段の負荷側と接続されるべき
横方向に搭載されたコンデンサ６３と接続されている。
スイッチング電源ユニットのこの第１の二次回路の出力
端子６４、６５から、例えばテレビ装置の給電に用いら
れる整流された電圧信号を取り出すことができる。第２
の二次巻線５９にも同様に整流装置が設けられている。
ここではダイオード６２のアノード端子は二次巻線５９
の第１の端子と接続されている。カソード端子は始動回
路５３の第３の端子３と接続されており、制御装置５４
への供給電圧を受け取る。第２の端子２と第３の端子３
との間にコンデンサ６０と抵抗６６が並列に接続されて
いる。
【００２９】端子５０、５１に交流電圧が印加された直
後に、始動回路５３が制御装置５４に電圧を供給し始め
る。このとき、変圧器５６の２つの二次回路の出力から
はまだ電圧は取り出せない。この理由は、ＭＯＳ−ＦＥ
Ｔ５５を制御することができるようにするために、まず
制御装置５４の入力電圧を確保しなければならないから
である。制御装置５４内でこの電圧が確保された後に、
ＭＯＳ−ＦＥＴ５５がオンオフ切り替えを開始するの
で、第１の二次回路においても第２の二次回路において
も電圧を取り出すことができる。
後に、始動回路５３が制御装置５４に電圧を供給し始め
る。このとき、変圧器５６の２つの二次回路の出力から
はまだ電圧は取り出せない。この理由は、ＭＯＳ−ＦＥ
Ｔ５５を制御することができるようにするために、まず
制御装置５４の入力電圧を確保しなければならないから
である。制御装置５４内でこの電圧が確保された後に、
ＭＯＳ−ＦＥＴ５５がオンオフ切り替えを開始するの
で、第１の二次回路においても第２の二次回路において
も電圧を取り出すことができる。
【００３０】第２の二次回路内で形成された電圧は、図
３に示すように、制御装置５４の供給電圧端子及び第３
の端子３にフィードバックされるので、制御装置５４の
始動が行われた後は電圧の供給はスイッチング電源ユニ
ットの第２の二次回路によってだけ行うことができる。
その場合、前提に従って第２の二次回路によって生成さ
れる供給電圧は始動回路５３のツェナー電圧よりも高い
ので、始動回路５３はオフにされ、すなわち第１の端子
１と第３の端子３との間の導通接続が開放される。
３に示すように、制御装置５４の供給電圧端子及び第３
の端子３にフィードバックされるので、制御装置５４の
始動が行われた後は電圧の供給はスイッチング電源ユニ
ットの第２の二次回路によってだけ行うことができる。
その場合、前提に従って第２の二次回路によって生成さ
れる供給電圧は始動回路５３のツェナー電圧よりも高い
ので、始動回路５３はオフにされ、すなわち第１の端子
１と第３の端子３との間の導通接続が開放される。
【００３１】
【発明の効果】請求項１〜５に記載の発明によれば、出
力損失を著しく減少することができる始動回路を提供す
ることができる。請求項６〜８に記載の発明によれば、
この種の始動回路用の半導体を簡単に形成するができ
る。
力損失を著しく減少することができる始動回路を提供す
ることができる。請求項６〜８に記載の発明によれば、
この種の始動回路用の半導体を簡単に形成するができ
る。
【図１】本発明による始動回路の一実施形態を示す回路
図。
図。
【図２】図１に示す始動回路用の半導体の実施態様を示
す断面図。
す断面図。
【図３】図１および図２に示す始動回路を有するスイッ
チング電源ユニットを示すブロック回路図。
チング電源ユニットを示すブロック回路図。
１…第１の端子、２…第２の端子、３…第３の端子、４
…デプレション形ＭＯＳ−ＦＥＴ、５…ツェナーダイオ
ード、６…抵抗としてのＭＯＳ−ＦＥＴ、２０…ｎ-−
ドーピングされた基板、２１…ｎ+−ドーピングされた
ゾーン、２３…ｐ−ドーピングされたゾーン、２４…ｎ
+−ドーピングされたポテンシャル槽、２７…ｐ−ドー
ピングされたゾーン、２８…ｎ+−ドーピングされたポ
テンシャル槽、２９…ｎ+−ドーピングされたポテンシ
ャル槽、３２…ｐ−ドーピングされたゾーン、３３…ｎ
+−ドーピングされたポテンシャル槽、Ｂ１…第１の領
域、Ｂ２…第２の領域、Ｂ３…第３の領域。
…デプレション形ＭＯＳ−ＦＥＴ、５…ツェナーダイオ
ード、６…抵抗としてのＭＯＳ−ＦＥＴ、２０…ｎ-−
ドーピングされた基板、２１…ｎ+−ドーピングされた
ゾーン、２３…ｐ−ドーピングされたゾーン、２４…ｎ
+−ドーピングされたポテンシャル槽、２７…ｐ−ドー
ピングされたゾーン、２８…ｎ+−ドーピングされたポ
テンシャル槽、２９…ｎ+−ドーピングされたポテンシ
ャル槽、３２…ｐ−ドーピングされたゾーン、３３…ｎ
+−ドーピングされたポテンシャル槽、Ｂ１…第１の領
域、Ｂ２…第２の領域、Ｂ３…第３の領域。
Claims (8)
- 【請求項１】 ３つの端子（１、２、３）を有し、その
うちの第１の端子（１）と第２の端子（２）が入力電圧
の２つの端子と接続可能であるとともに、前記第２の端
子（２）と前記第３の端子（３）が回路装置と接続可能
な回路装置用の始動回路であって、 ａ）前記第１の端子（１）と前記第３の端子（３）との
間にデプレション形ＭＯＳ−ＦＥＴ（４）の負荷区間が
接続されており、 ｂ）前記第２の端子（２）と前記デプレション形ＭＯＳ
−ＦＥＴ（４）のゲート端子（Ｇ）との間にツェナーダ
イオード（５）が接続されており、 ｃ）前記第３の端子（３）と前記デプレション形ＭＯＳ
−ＦＥＴ（４）のゲート端子（Ｇ）との間に抵抗（６）
が接続されていることを特徴とする回路装置用の始動回
路。 - 【請求項２】 前記抵抗（６）がＭＯＳ−ＦＥＴであっ
て、そのゲート端子（Ｇ）とソース端子（Ｓ）が前記デ
プレション形ＭＯＳ−ＦＥＴ（４）のゲート端子（Ｇ）
と接続され、そのドレイン端子（Ｄ）が前記第３の端子
（３）と接続されていることを特徴とする請求項１に記
載の始動回路。 - 【請求項３】 前記ＭＯＳ−ＦＥＴ（６）が、約３から
１０ボルトのしきい電圧を有するｎ−チャネル−エンハ
ンスメントＭＯＳ−ＦＥＴであることを特徴とする請求
項２に記載の始動回路。 - 【請求項４】 前記ツェナーダイオード（５）は、約６
から１０ボルトのツェナー電圧を有していることを特徴
とする請求項１から３のいずれか１項に記載の始動回
路。 - 【請求項５】 前記デプレション形ＭＯＳ−ＦＥＴ
（４）は、約８００から１０００ボルトの降伏電圧を有
していることを特徴とする請求項１から４のいずれか１
項に記載の始動回路。 - 【請求項６】 請求項１から５のいずれか１項に記載の
始動回路用の半導体であって、 ｎ- −ドーピングされた基板（２０）が設けられ、その
基板の下部の主要面にｎ+ −ドーピングされたゾーン
（２１）が接続されており、その上部の主要面の第１の
領域（Ｂ１）には垂直のデプレション形ＭＯＳ−ＦＥＴ
を形成するためのｎ+−ドーピングされたポテンシャル
槽（２４）を有するｐ−ドーピングされたゾーン（２
３）が、第２の領域（Ｂ２）には横方向の抵抗が、そし
て第３の領域（Ｂ３）にはツェナーダイオードを形成す
るためのｎ+−ドーピングされたポテンシャル槽（３
３）を有するｐ−ドーピングされたゾーン（３２）が埋
め込まれていることを特徴とする半導体。 - 【請求項７】 前記第２の領域（Ｂ２）における前記横
方向の抵抗が、ｎ-−ドーピングされた基板（２０）の
上部の主要面に少なくとも２つのｎ+−ドーピングされ
たポテンシャル槽（２８、２９）を有するｐ−ドーピン
グされたゾーン（２７）が埋め込まれていることによっ
て、ＭＯＳ−ＦＥＴとして形成されていることを特徴と
する請求項６に記載の半導体。 - 【請求項８】 前記ｎ+−ドーピングされたゾーン（２
１）が半導体の第１の端子（１）と接続されており、 前記第３の領域（Ｂ３）のｐ−ドーピングされたゾーン
（３２）が半導体の第２の端子（２）と接続されてお
り、 前記第３の端子（３）は横方向の抵抗の端子と、前記第
１の領域（Ｂ１）の少なくとも１つのｎ+−ドーピング
された槽（２４）とも接続されており、 前記第３の領域（Ｂ３）のｎ+−ドーピングされたポテ
ンシャル槽（３３）は、半導体の前記第１の領域（Ｂ
１）のゲート端子（Ｇ）並びに前記第２の領域（Ｂ２）
の横方向の抵抗の他の端子と導電接続されていることを
特徴とする請求項６または７に記載の半導体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19535120 | 1995-09-21 | ||
| DE19535120-7 | 1995-09-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09201047A true JPH09201047A (ja) | 1997-07-31 |
Family
ID=7772793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8246210A Pending JPH09201047A (ja) | 1995-09-21 | 1996-09-18 | 始動回路及びこの種の始動回路用半導体 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0765025A3 (ja) |
| JP (1) | JPH09201047A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102882363A (zh) * | 2011-07-15 | 2013-01-16 | 旺宏电子股份有限公司 | 半导体装置、启动电路及其操作方法 |
| US9030855B2 (en) | 2011-07-14 | 2015-05-12 | Macronix International Co., Ltd. | Semiconductor device, start-up circuit having first and second circuits and a single voltage output terminal coupled to a second node between the semiconductor unit and the first circuit, and operating method for the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19941342C1 (de) * | 1999-08-31 | 2001-01-25 | Infineon Technologies Ag | Gegen Verpolung geschützte integrierbare Schaltungsanordnung in einem Substrat |
| WO2001078222A1 (en) * | 2000-04-10 | 2001-10-18 | Koninklijke Philips Electronics N.V. | On chip current source |
| CN112994437A (zh) * | 2021-02-07 | 2021-06-18 | 成都方舟微电子有限公司 | 一种应用于开关电源的启动电路及功率集成器件 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2724146B2 (ja) * | 1987-05-29 | 1998-03-09 | 日産自動車株式会社 | 縦形ｍｏｓｆｅｔ |
| EP0301386A3 (de) * | 1987-07-30 | 1989-10-18 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Schaltnetzteil |
| US4990976A (en) * | 1987-11-24 | 1991-02-05 | Nec Corporation | Semiconductor device including a field effect transistor having a protective diode between source and drain thereof |
| NO894447L (no) * | 1989-04-20 | 1990-10-22 | Int Control Automation Finance | Stroemforsyning. |
| EP0405407A3 (en) * | 1989-06-29 | 1992-02-26 | Siemens Aktiengesellschaft | Circuit arrangement for controlling a mosfet with a load connected to its source |
| FR2649828B1 (fr) * | 1989-07-17 | 1991-10-31 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener |
| DE4024728B4 (de) * | 1989-08-03 | 2004-09-30 | Fuji Electric Co., Ltd., Kawasaki | MOS-Halbleitereinrichtung und Verfahren zu ihrer Herstellung |
| US5014178A (en) * | 1990-05-14 | 1991-05-07 | Power Integrations, Inc. | Self powering technique for integrated switched mode power supply |
| JPH05344726A (ja) * | 1992-06-09 | 1993-12-24 | Kofu Nippon Denki Kk | スイッチング電源回路 |
| ATE175523T1 (de) * | 1993-09-17 | 1999-01-15 | Cons Ric Microelettronica | Eine integrierte vorrichtung mit einem bipolaren transistor und einem mosfet transistor in emittorschaltungsanordnung |
-
1996
- 1996-08-13 EP EP96113011A patent/EP0765025A3/de not_active Withdrawn
- 1996-09-18 JP JP8246210A patent/JPH09201047A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9030855B2 (en) | 2011-07-14 | 2015-05-12 | Macronix International Co., Ltd. | Semiconductor device, start-up circuit having first and second circuits and a single voltage output terminal coupled to a second node between the semiconductor unit and the first circuit, and operating method for the same |
| CN102882363A (zh) * | 2011-07-15 | 2013-01-16 | 旺宏电子股份有限公司 | 半导体装置、启动电路及其操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0765025A2 (de) | 1997-03-26 |
| EP0765025A3 (de) | 1998-12-30 |
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