JPH09204517A - ディジタルデータシーケンスのデシメーション装置 - Google Patents
ディジタルデータシーケンスのデシメーション装置Info
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- JPH09204517A JPH09204517A JP8325687A JP32568796A JPH09204517A JP H09204517 A JPH09204517 A JP H09204517A JP 8325687 A JP8325687 A JP 8325687A JP 32568796 A JP32568796 A JP 32568796A JP H09204517 A JPH09204517 A JP H09204517A
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- 238000004364 calculation method Methods 0.000 claims abstract description 39
- 239000011159 matrix material Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 6
- 230000000737 periodic effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000012935 Averaging Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0202—Two or more dimensional filters; Filters for complex signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Image Processing (AREA)
- Color Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、副標本化されるべき信号の
連続的なディジタル標本をマトリックス要素P(i,j)によ
り表わすデータシーケンスをデシメーション装置の演算
子数を削減し、計算演算子を最適に使用することであ
る。 【解決手段】 本発明のデシメーション装置は、第１の
計算サイクル中に、ラインＬi にある標本P(i,j)及びP
(i,j+1)を表わす少なくとも２個のシーケンスの平均Ｍ
i 、及び、次の計算サイクル中に、上記の平均Ｍi と、
ラインＬi-1 にある少なくとも２個の標本P(i-1,j)及び
P(i-1,j+1)の平均Ｍi-1 を表わす先に計算され記憶手段
に格納された中間シーケンスとの平均Ｍc を交互に生成
する計算段と縦続接続され、複数の入力を有する多重化
段を含む。
連続的なディジタル標本をマトリックス要素P(i,j)によ
り表わすデータシーケンスをデシメーション装置の演算
子数を削減し、計算演算子を最適に使用することであ
る。 【解決手段】 本発明のデシメーション装置は、第１の
計算サイクル中に、ラインＬi にある標本P(i,j)及びP
(i,j+1)を表わす少なくとも２個のシーケンスの平均Ｍ
i 、及び、次の計算サイクル中に、上記の平均Ｍi と、
ラインＬi-1 にある少なくとも２個の標本P(i-1,j)及び
P(i-1,j+1)の平均Ｍi-1 を表わす先に計算され記憶手段
に格納された中間シーケンスとの平均Ｍc を交互に生成
する計算段と縦続接続され、複数の入力を有する多重化
段を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、副標本化されるべ
き信号のディジタル標本の中の連続的な標本がＮ行Ｍ列
のマトリックスの連続的なマトリックス要素により表わ
されるディジタル標本を表わすデータシーケンスをデシ
メーション（間引き）する装置に係る。
き信号のディジタル標本の中の連続的な標本がＮ行Ｍ列
のマトリックスの連続的なマトリックス要素により表わ
されるディジタル標本を表わすデータシーケンスをデシ
メーション（間引き）する装置に係る。
【０００２】
【従来の技術】デシメーション処理は、データブロック
のサイズを削減することに関係し、副標本化が後に続く
ローパス形のフィルタ処理に依存する。処理されるデー
タブロックは、偶数フレームを構成するＮ／２本の偶数
ラインと、奇数フレームを構成するＮ／２本の奇数ライ
ンとを含むディジタル画像のような２次元の形でもよ
い。上記例の場合に、デシメーション処理は、処理され
る画像のサイズと解像度の削減を行う。最も頻繁に使用
される技術の中の一つは、画像中の一連の隣接点をそれ
らの平均により置換することである。デシメーション係
数は、デシメーションのモードを定め、平均化され、か
つ、１点だけにより置換される点の数と対応する。
のサイズを削減することに関係し、副標本化が後に続く
ローパス形のフィルタ処理に依存する。処理されるデー
タブロックは、偶数フレームを構成するＮ／２本の偶数
ラインと、奇数フレームを構成するＮ／２本の奇数ライ
ンとを含むディジタル画像のような２次元の形でもよ
い。上記例の場合に、デシメーション処理は、処理され
る画像のサイズと解像度の削減を行う。最も頻繁に使用
される技術の中の一つは、画像中の一連の隣接点をそれ
らの平均により置換することである。デシメーション係
数は、デシメーションのモードを定め、平均化され、か
つ、１点だけにより置換される点の数と対応する。
【０００３】上記の動作を行うため従来技術において使
用される装置は、一般的に、少なくとも１クロック期間
の計算サイクル中に前の段から受けたデータを周期的に
平均化し、縦続接続された数段の計算段を含む。かかる
装置は、製造のコストの上昇を招く多数の演算子を必要
とする。図１には、縦続接続された３段の段１０、１２
及び１４を含む従来技術のデシメーション装置を示す構
造が概略的に表わされる。上記３段の中の各段１０、１
２及び１４は、２個の入力１８及び２０を有する加算器
１６を含む。入力１８はデシメーション処理されるべき
データを受け、入力２０は遅延演算子２２、２４、２６
を介して上記データを受ける。上記加算器１６は、標本
化装置３０を介して、次の段の加算器の入力１８及び２
０に接続される。
用される装置は、一般的に、少なくとも１クロック期間
の計算サイクル中に前の段から受けたデータを周期的に
平均化し、縦続接続された数段の計算段を含む。かかる
装置は、製造のコストの上昇を招く多数の演算子を必要
とする。図１には、縦続接続された３段の段１０、１２
及び１４を含む従来技術のデシメーション装置を示す構
造が概略的に表わされる。上記３段の中の各段１０、１
２及び１４は、２個の入力１８及び２０を有する加算器
１６を含む。入力１８はデシメーション処理されるべき
データを受け、入力２０は遅延演算子２２、２４、２６
を介して上記データを受ける。上記加算器１６は、標本
化装置３０を介して、次の段の加算器の入力１８及び２
０に接続される。
【０００４】上記装置に含まれる多数の演算子は別とし
て、このタイプのデシメーション装置は、種々の計算段
を最適に使用できない。実際上、上記装置により行われ
る演算は順次の数個の計算サイクルに亘って連続的に行
われ、その順次の計算サイクルの途中で、第１の標本Ｐ
（ｉ，ｊ）及び第２の標本Ｐ（ｉ，ｊ＋１）の最初の計
算サイクルの途中で得られた平均を表わす有効な結果
と、標本Ｐ（ｉ，ｊ＋１）及び標本Ｐ（ｉ，ｊ＋２）の
次の計算サイクルの途中で得られた平均を表わす有効で
はないな結果とを交互に生成する。有効な結果だけがデ
シメーション演算において考慮される。かかる機能は、
例えば、ディジタル画像のラインＬにある１６個の画素
Ｐ（１，１）乃至Ｐ（１，１６）を表わす図２により示
される。上記の例の場合に、上記画素を表わすディジタ
ルデータのデシメーション処理は、２個の隣接した画素
を１個の画素だけにより置換することからなる。この目
的のため、図１の装置の段１０は、画素Ｐ（１，１）及
びＰ（１，２）を表わすディジタルデータの平均ＭＰ１
の計算を連続的に行い、次に、画素Ｐ（１，２）及びＰ
（１，３）に対応した平均ＭＰ２の計算を行い、次に、
画素Ｐ（１，３）及びＰ（１，４）に対応した平均ＭＰ
３の計算を行い、次に、画素Ｐ（１，４）及びＰ（１，
５）に対応した平均ＭＰ４の計算を行い、次に、画素Ｐ
（１，５）及びＰ（１，６）に対応した平均ＭＰ５の計
算を行い、以下同様に、画素Ｐ（１，１５）及びＰ
（１，１６）に対応した平均ＭＰ１５までの計算を行
う。これから分かるように、段１０により、奇数の添字
を有する平均だけが有効な１５個の異なる平均ＭＰ１乃
至ＭＰ１５の計算が行われ、換言すると、段１０は計算
サイクルの途中に有効な結果の中の５０％だけを生成す
る。実際上、偶数の添字ＭＰ２、ＭＰ４、ＭＰ６．．．
ＭＰ１４を有する各平均は、画素Ｐ（１，２）、Ｐ
（１，４）、Ｐ（１，６）．．．Ｐ（１，１４）に対応
するディジタルデータに関係し、これらのデータは、奇
数の添字ＭＰ１、ＭＰ３、ＭＰ５．．．ＭＰ１５を有す
る平均の計算に既に使用され、有効な結果を表わす。段
１２は、段１０の計算により得られた画素を表わすディ
ジタルデータの順次の平均の計算を行ない、前に計算さ
れた結果に基づいて有効な結果の５０％、即ち、段１０
により受けられたデータに基づいて得られた有効な結果
の２５％だけを生成する。同様に、段１４は、受けられ
た結果の２５％に基づいて有効な結果の５０％、即ち、
段１０により受けられたデータに基づいて得られた有効
な結果の１２．５％を生成する。
て、このタイプのデシメーション装置は、種々の計算段
を最適に使用できない。実際上、上記装置により行われ
る演算は順次の数個の計算サイクルに亘って連続的に行
われ、その順次の計算サイクルの途中で、第１の標本Ｐ
（ｉ，ｊ）及び第２の標本Ｐ（ｉ，ｊ＋１）の最初の計
算サイクルの途中で得られた平均を表わす有効な結果
と、標本Ｐ（ｉ，ｊ＋１）及び標本Ｐ（ｉ，ｊ＋２）の
次の計算サイクルの途中で得られた平均を表わす有効で
はないな結果とを交互に生成する。有効な結果だけがデ
シメーション演算において考慮される。かかる機能は、
例えば、ディジタル画像のラインＬにある１６個の画素
Ｐ（１，１）乃至Ｐ（１，１６）を表わす図２により示
される。上記の例の場合に、上記画素を表わすディジタ
ルデータのデシメーション処理は、２個の隣接した画素
を１個の画素だけにより置換することからなる。この目
的のため、図１の装置の段１０は、画素Ｐ（１，１）及
びＰ（１，２）を表わすディジタルデータの平均ＭＰ１
の計算を連続的に行い、次に、画素Ｐ（１，２）及びＰ
（１，３）に対応した平均ＭＰ２の計算を行い、次に、
画素Ｐ（１，３）及びＰ（１，４）に対応した平均ＭＰ
３の計算を行い、次に、画素Ｐ（１，４）及びＰ（１，
５）に対応した平均ＭＰ４の計算を行い、次に、画素Ｐ
（１，５）及びＰ（１，６）に対応した平均ＭＰ５の計
算を行い、以下同様に、画素Ｐ（１，１５）及びＰ
（１，１６）に対応した平均ＭＰ１５までの計算を行
う。これから分かるように、段１０により、奇数の添字
を有する平均だけが有効な１５個の異なる平均ＭＰ１乃
至ＭＰ１５の計算が行われ、換言すると、段１０は計算
サイクルの途中に有効な結果の中の５０％だけを生成す
る。実際上、偶数の添字ＭＰ２、ＭＰ４、ＭＰ６．．．
ＭＰ１４を有する各平均は、画素Ｐ（１，２）、Ｐ
（１，４）、Ｐ（１，６）．．．Ｐ（１，１４）に対応
するディジタルデータに関係し、これらのデータは、奇
数の添字ＭＰ１、ＭＰ３、ＭＰ５．．．ＭＰ１５を有す
る平均の計算に既に使用され、有効な結果を表わす。段
１２は、段１０の計算により得られた画素を表わすディ
ジタルデータの順次の平均の計算を行ない、前に計算さ
れた結果に基づいて有効な結果の５０％、即ち、段１０
により受けられたデータに基づいて得られた有効な結果
の２５％だけを生成する。同様に、段１４は、受けられ
た結果の２５％に基づいて有効な結果の５０％、即ち、
段１０により受けられたデータに基づいて得られた有効
な結果の１２．５％を生成する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、一方
で、装置の段数、従って、デシメーション処理を行うた
め必要とされる演算子の数を削減することであり、他方
で、使用される計算演算子の使用法を最適化することで
ある。
で、装置の段数、従って、デシメーション処理を行うた
め必要とされる演算子の数を削減することであり、他方
で、使用される計算演算子の使用法を最適化することで
ある。
【０００６】
【課題を解決するための手段】本発明によれば、デシメ
ーション装置は、ｉ及びｊは０乃至Ｎ−１を変化する場
合に、第１の計算サイクル中に、ラインＬi にある標本
Ｐ（ｉ，ｊ）及びＰ（ｉ，ｊ＋１）を表わす少なくとも
２個のシーケンスの平均Ｍi 、及び、次の計算サイクル
中に、得られた平均Ｍi と、ラインＬi-1 にある少なく
とも２個の標本Ｐ（ｉ−１，ｊ）及びＰ（ｉ−１，ｊ＋
１）の平均Ｍi-1 を表わす先に計算され記憶手段に格納
された中間シーケンスとの平均Ｍc を交互に生成し得る
計算段と縦続接続され、複数の入力を有する多重化段を
含む。
ーション装置は、ｉ及びｊは０乃至Ｎ−１を変化する場
合に、第１の計算サイクル中に、ラインＬi にある標本
Ｐ（ｉ，ｊ）及びＰ（ｉ，ｊ＋１）を表わす少なくとも
２個のシーケンスの平均Ｍi 、及び、次の計算サイクル
中に、得られた平均Ｍi と、ラインＬi-1 にある少なく
とも２個の標本Ｐ（ｉ−１，ｊ）及びＰ（ｉ−１，ｊ＋
１）の平均Ｍi-1 を表わす先に計算され記憶手段に格納
された中間シーケンスとの平均Ｍc を交互に生成し得る
計算段と縦続接続され、複数の入力を有する多重化段を
含む。
【０００７】本発明の上記の装置によれば、デシメーシ
ョン演算は数が削減された演算子により行われる。更
に、従来技術の装置の場合に有効ではない結果を生成し
た計算サイクルは、有効な結果を計算するため使用され
る。実際上、平均Ｍi-1 を記憶することにより、ライン
Ｌi-1 にある少なくとも２個の標本及びラインＬi にあ
る少なくとも２個の標本を夫々表わす２個の平均Ｍi-1
及び平均Ｍi の順次の計算の間に平均Ｍc の計算を挿入
することが可能になる。
ョン演算は数が削減された演算子により行われる。更
に、従来技術の装置の場合に有効ではない結果を生成し
た計算サイクルは、有効な結果を計算するため使用され
る。実際上、平均Ｍi-1 を記憶することにより、ライン
Ｌi-1 にある少なくとも２個の標本及びラインＬi にあ
る少なくとも２個の標本を夫々表わす２個の平均Ｍi-1
及び平均Ｍi の順次の計算の間に平均Ｍc の計算を挿入
することが可能になる。
【０００８】本発明の他の特徴によれば、デシメーショ
ン装置は、一方で、複数の可能なデシメーションモード
の中から一つのモードを選択することができる信号ｋを
上記計算段に送出し、他方で、上記の選択されたデシメ
ーションモードと相互相関的に、上記計算段に受けられ
た上記シーケンスの中の少なくとも２個のシーケンスの
経路を定めることができる信号ｍを多重化段に送出する
制御モジュールを更に有する。
ン装置は、一方で、複数の可能なデシメーションモード
の中から一つのモードを選択することができる信号ｋを
上記計算段に送出し、他方で、上記の選択されたデシメ
ーションモードと相互相関的に、上記計算段に受けられ
た上記シーケンスの中の少なくとも２個のシーケンスの
経路を定めることができる信号ｍを多重化段に送出する
制御モジュールを更に有する。
【０００９】
【発明の実施の形態】以下、添付図面を参照して、その
例に限定されることのない実施例の説明から本発明の他
の特徴及び利点が明らかになる。図３には、副標本化さ
れるべき信号の標本の値を表わすデータシーケンスのデ
シメーション装置が示され、各副標本は、Ｎ行Ｍ列のマ
トリックスのマトリックス要素Ｐ（ｉ，ｊ）により表わ
される。図３から分かるように、デシメーション装置
は、ｉ及びｊが０乃至Ｎ−１を変化する場合に、第１の
計算サイクル中に、ラインＬi にある標本Ｐ（ｉ，ｊ）
及びＰ（ｉ，ｊ＋１）を表わす少なくとも２個のシーケ
ンスの平均Ｍi 、及び、次の計算サイクル中に、得られ
た平均Ｍi と、ラインＬi-1 にある少なくとも２個の標
本Ｐ（ｉ−１，ｊ）及びＰ（ｉ−１，ｊ＋１）の平均Ｍ
i-1 を表わす先に計算され記憶手段４６に格納された中
間シーケンスとの平均Ｍc を交互に生成し得る計算段４
４と縦続接続された複数の入力を有する多重化段４０を
含む。
例に限定されることのない実施例の説明から本発明の他
の特徴及び利点が明らかになる。図３には、副標本化さ
れるべき信号の標本の値を表わすデータシーケンスのデ
シメーション装置が示され、各副標本は、Ｎ行Ｍ列のマ
トリックスのマトリックス要素Ｐ（ｉ，ｊ）により表わ
される。図３から分かるように、デシメーション装置
は、ｉ及びｊが０乃至Ｎ−１を変化する場合に、第１の
計算サイクル中に、ラインＬi にある標本Ｐ（ｉ，ｊ）
及びＰ（ｉ，ｊ＋１）を表わす少なくとも２個のシーケ
ンスの平均Ｍi 、及び、次の計算サイクル中に、得られ
た平均Ｍi と、ラインＬi-1 にある少なくとも２個の標
本Ｐ（ｉ−１，ｊ）及びＰ（ｉ−１，ｊ＋１）の平均Ｍ
i-1 を表わす先に計算され記憶手段４６に格納された中
間シーケンスとの平均Ｍc を交互に生成し得る計算段４
４と縦続接続された複数の入力を有する多重化段４０を
含む。
【００１０】本発明の特定の応用において、各マトリッ
クス素子Ｐ（ｉ，ｊ）は、Ｎ行Ｍ列のディジタル画像の
画素に送られたビデオ信号の標本を表わす。図３に示さ
れた装置は、一方で、複数の可能なデシメーションモー
ドの中から一つのモードを選択することができる信号ｋ
を上記計算段４４に送出し、他方で、上記の選択された
デシメーションモードと相互相関的に、上記計算段４４
に受けられた上記シーケンスの中の少なくとも２個のシ
ーケンスを接続することができる信号ｍを上記多重化段
４０に送出する制御モジュール５０を更に有する。
クス素子Ｐ（ｉ，ｊ）は、Ｎ行Ｍ列のディジタル画像の
画素に送られたビデオ信号の標本を表わす。図３に示さ
れた装置は、一方で、複数の可能なデシメーションモー
ドの中から一つのモードを選択することができる信号ｋ
を上記計算段４４に送出し、他方で、上記の選択された
デシメーションモードと相互相関的に、上記計算段４４
に受けられた上記シーケンスの中の少なくとも２個のシ
ーケンスを接続することができる信号ｍを上記多重化段
４０に送出する制御モジュール５０を更に有する。
【００１１】上記計算段４４は、第１のバッファレジス
タ５５を介してプログラマブル除算器８０に接続された
加算器５４を更に有し、上記除算器８０は、上記制御モ
ジュール５０から、選択されたデシメーションのモード
と相関的に選ばれた分割の係数を表わす信号を受け、上
記バッファレジスタ５５は、上記制御モジュール５０か
ら、上記加算器５４により計算された有効な結果に対応
するシーケンスの記憶手段４６への転送を制御する周期
的な信号ｓ１を受ける。
タ５５を介してプログラマブル除算器８０に接続された
加算器５４を更に有し、上記除算器８０は、上記制御モ
ジュール５０から、選択されたデシメーションのモード
と相関的に選ばれた分割の係数を表わす信号を受け、上
記バッファレジスタ５５は、上記制御モジュール５０か
ら、上記加算器５４により計算された有効な結果に対応
するシーケンスの記憶手段４６への転送を制御する周期
的な信号ｓ１を受ける。
【００１２】
【実施例】図４には、８行８列の画像ブロックのデシメ
ーション処理を行うことができる本発明の好ましい一実
施例が示される。この実施例において、記憶手段４６
は、計算段４４の一方の入力と、多重化段４０の少なく
とも一つの入力４２との間に設けられ、第２のレジスタ
９２が関連した第１のレジスタ９０により構成され、各
レジスタ９０及び９２は、処理された画像の中の少なく
とも４個の画素のビデオ信号に対応するディジタル標本
を格納するためにある。
ーション処理を行うことができる本発明の好ましい一実
施例が示される。この実施例において、記憶手段４６
は、計算段４４の一方の入力と、多重化段４０の少なく
とも一つの入力４２との間に設けられ、第２のレジスタ
９２が関連した第１のレジスタ９０により構成され、各
レジスタ９０及び９２は、処理された画像の中の少なく
とも４個の画素のビデオ信号に対応するディジタル標本
を格納するためにある。
【００１３】上記実施例によれば、多重化段４０は、２
個のマルチプレクサ、即ち、３個の入力１０２、１０
４、１０６と出力１０８とを含み、制御モジュール５０
から入力１０２、１０４又は１０６の中の一つを選択す
る信号ｍ１を受ける第１のマルチプレクサ１００と、３
個の入力１１２、１１４、１１６と出力１１８とを含
み、制御モジュール５０から入力１１２、１１４又は１
１６の中の一つを選択する信号ｍ２を受ける第２のマル
チプレクサ１１０とを含む。マルチプレクサ１００及び
１１０は、入力１０２がディジタルデータシーケンスを
直接的に受け、入力１１２が遅延演算子１２０を介して
入力１０２に接続され、入力１０４がレジスタ９０の第
１の端子１２２に接続され、入力１０６及び１１４がレ
ジスタ９０及び９２に共通の第２の端子１２４に接続さ
れ、入力１１６がレジスタ９２の第３の端子１２６に接
続されるような態様で組み立てられる。
個のマルチプレクサ、即ち、３個の入力１０２、１０
４、１０６と出力１０８とを含み、制御モジュール５０
から入力１０２、１０４又は１０６の中の一つを選択す
る信号ｍ１を受ける第１のマルチプレクサ１００と、３
個の入力１１２、１１４、１１６と出力１１８とを含
み、制御モジュール５０から入力１１２、１１４又は１
１６の中の一つを選択する信号ｍ２を受ける第２のマル
チプレクサ１１０とを含む。マルチプレクサ１００及び
１１０は、入力１０２がディジタルデータシーケンスを
直接的に受け、入力１１２が遅延演算子１２０を介して
入力１０２に接続され、入力１０４がレジスタ９０の第
１の端子１２２に接続され、入力１０６及び１１４がレ
ジスタ９０及び９２に共通の第２の端子１２４に接続さ
れ、入力１１６がレジスタ９２の第３の端子１２６に接
続されるような態様で組み立てられる。
【００１４】図５は、制御モジュール５０により送出さ
れた種々の信号を表わすタイミングチャートによって図
４の装置のモード４における機能を示す図である。入力
１０２、１０４、１０６及び入力１１２、１１４、１１
６の夫々のアドレスは、数字０、１及び２により表わさ
れる。かくして、各マルチプレクサ１００及び１１０に
おける入力１０２、１０４、１０６及び入力１１２、１
１４、１１６の中の一つ、或いは、夫々のアドレス０、
１又は２の選択は、各信号ｍ１及びｍ２に値０、１又は
２の中の一つを与えることにより達成される。デシメー
ション装置の使用方法の一例を表わすこの例において、
制御モジュール５０は、デシメーション装置を構成する
種々の段に、２７ＭＨｚの周波数を有する同期信号ＣＬ
Ｋを送出する。信号ｍ１及びｍ２は、そのレベルがハイ
状態（１）とロー状態（０）の間で周期的に変化する２
個の同一のシーケンスにより構成される。信号ｓ１は、
信号ｍ１及びｍ２と同期し、その連続的なレベルが信号
ｍ１及びｍ２のレベルに対し対称的に変化する周期的シ
ーケンスにより構成される。ライン１３０、１３２、１
３４、１３６、及び１３８は、夫々、入力１０２に供給
されたデータ、第２のバッファレジスタ１２０に含まれ
た連続的なデータ、第１のバッファレジスタ５５に集め
られた連続的なデータ、記憶手段４６に格納された連続
的なデータ、及び除算器８０の出力に集められた連続的
なデータを表わす。
れた種々の信号を表わすタイミングチャートによって図
４の装置のモード４における機能を示す図である。入力
１０２、１０４、１０６及び入力１１２、１１４、１１
６の夫々のアドレスは、数字０、１及び２により表わさ
れる。かくして、各マルチプレクサ１００及び１１０に
おける入力１０２、１０４、１０６及び入力１１２、１
１４、１１６の中の一つ、或いは、夫々のアドレス０、
１又は２の選択は、各信号ｍ１及びｍ２に値０、１又は
２の中の一つを与えることにより達成される。デシメー
ション装置の使用方法の一例を表わすこの例において、
制御モジュール５０は、デシメーション装置を構成する
種々の段に、２７ＭＨｚの周波数を有する同期信号ＣＬ
Ｋを送出する。信号ｍ１及びｍ２は、そのレベルがハイ
状態（１）とロー状態（０）の間で周期的に変化する２
個の同一のシーケンスにより構成される。信号ｓ１は、
信号ｍ１及びｍ２と同期し、その連続的なレベルが信号
ｍ１及びｍ２のレベルに対し対称的に変化する周期的シ
ーケンスにより構成される。ライン１３０、１３２、１
３４、１３６、及び１３８は、夫々、入力１０２に供給
されたデータ、第２のバッファレジスタ１２０に含まれ
た連続的なデータ、第１のバッファレジスタ５５に集め
られた連続的なデータ、記憶手段４６に格納された連続
的なデータ、及び除算器８０の出力に集められた連続的
なデータを表わす。
【００１５】ライン１３０には、入力１０２に周期的に
供給されたデータｄ０乃至データｄ１６が表わされ、一
方、ライン１３２には、１期間の移動を伴って入力１１
２に供給されたデータが表わされる。ライン１４０及び
１４２には、夫々、２個の論理状態を備えた第２の信号
ｓ２と、除算器８０の出力で得られた結果を有効にする
信号ｓ３が表わされる。ライン１３４には、入力１０２
に供給されたデータｄ０、ｄ２、ｄ４、ｄ６、ｄ８、ｄ
１０、ｄ１２、ｄ１４及びｄ１６と、入力１１２に供給
されたデータｄ１、ｄ３、ｄ５、ｄ７、ｄ９、ｄ１１、
ｄ１３及びｄ１５との加算器５４による夫々の合計後に
得られた有効な結果が表わされる。上記合計は、期間Ｔ
０、Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０、Ｔ１２及びＴ１
４と一致する論理レベルの各組合せ（ｍ１＝１、ｍ２＝
１，ｓ１＝０）に対し行われる。計算サイクルに対応す
る上記期間は、このデシメーションモードにおいて有効
な結果を生じる。上記計算サイクルは、処理される画像
のラインの走査のため要求された８期間の間隔の後、記
憶手段４６に格納される中間シーケンスｄ０＋ｄ１、ｄ
２＋ｄ３、ｄ４＋ｄ５、ｄ６＋ｄ７を生成する。期間Ｔ
１、Ｔ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１１、Ｔ１３及びＴ１
５と一致する論理レベルの組合せ（ｍ１＝０、ｍ２＝
０，ｓ１＝１）は、ライン１３４中に記号×により表わ
された有効ではない結果を生成する計算サイクルに対応
する。上記の結果は、記憶手段４６に格納されず、その
結果を生成した計算サイクルは、期間Ｔ９から始めて、
論理レベルの各組合せ（ｍ１＝０，ｍ２＝０，ｓ１＝
１）で、レジスタ９０に予め格納されたシーケンス（ｄ
０＋ｄ１）、（ｄ２＋ｄ３）、（ｄ４＋ｄ５）及び（ｄ
６＋ｄ７）と、期間Ｔ８、Ｔ１０、Ｔ１２及びＴ１４の
間に夫々計算された有効な結果（ｄ８＋ｄ９）、（ｄ１
０＋ｄ１１）、（ｄ１２＋ｄ１３）及び（ｄ１４＋ｄ１
５）との合計（Ｄ１＝ｄ０＋ｄ１＋ｄ８＋ｄ９）、（Ｄ
２＝ｄ２＋ｄ３＋ｄ１０＋ｄ１１）、（Ｄ３＝ｄ４＋ｄ
５＋ｄ１２＋ｄ１３）及び（Ｄ４＝ｄ６＋ｄ７＋ｄ１４
＋ｄ１５）を計算するため使用される。各合計Ｄ１、Ｄ
２、Ｄ３及びＤ４の計算は、従来技術の装置の場合に、
有効ではない結果を生成した期間中に行われることに注
意が必要である。
供給されたデータｄ０乃至データｄ１６が表わされ、一
方、ライン１３２には、１期間の移動を伴って入力１１
２に供給されたデータが表わされる。ライン１４０及び
１４２には、夫々、２個の論理状態を備えた第２の信号
ｓ２と、除算器８０の出力で得られた結果を有効にする
信号ｓ３が表わされる。ライン１３４には、入力１０２
に供給されたデータｄ０、ｄ２、ｄ４、ｄ６、ｄ８、ｄ
１０、ｄ１２、ｄ１４及びｄ１６と、入力１１２に供給
されたデータｄ１、ｄ３、ｄ５、ｄ７、ｄ９、ｄ１１、
ｄ１３及びｄ１５との加算器５４による夫々の合計後に
得られた有効な結果が表わされる。上記合計は、期間Ｔ
０、Ｔ２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０、Ｔ１２及びＴ１
４と一致する論理レベルの各組合せ（ｍ１＝１、ｍ２＝
１，ｓ１＝０）に対し行われる。計算サイクルに対応す
る上記期間は、このデシメーションモードにおいて有効
な結果を生じる。上記計算サイクルは、処理される画像
のラインの走査のため要求された８期間の間隔の後、記
憶手段４６に格納される中間シーケンスｄ０＋ｄ１、ｄ
２＋ｄ３、ｄ４＋ｄ５、ｄ６＋ｄ７を生成する。期間Ｔ
１、Ｔ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１１、Ｔ１３及びＴ１
５と一致する論理レベルの組合せ（ｍ１＝０、ｍ２＝
０，ｓ１＝１）は、ライン１３４中に記号×により表わ
された有効ではない結果を生成する計算サイクルに対応
する。上記の結果は、記憶手段４６に格納されず、その
結果を生成した計算サイクルは、期間Ｔ９から始めて、
論理レベルの各組合せ（ｍ１＝０，ｍ２＝０，ｓ１＝
１）で、レジスタ９０に予め格納されたシーケンス（ｄ
０＋ｄ１）、（ｄ２＋ｄ３）、（ｄ４＋ｄ５）及び（ｄ
６＋ｄ７）と、期間Ｔ８、Ｔ１０、Ｔ１２及びＴ１４の
間に夫々計算された有効な結果（ｄ８＋ｄ９）、（ｄ１
０＋ｄ１１）、（ｄ１２＋ｄ１３）及び（ｄ１４＋ｄ１
５）との合計（Ｄ１＝ｄ０＋ｄ１＋ｄ８＋ｄ９）、（Ｄ
２＝ｄ２＋ｄ３＋ｄ１０＋ｄ１１）、（Ｄ３＝ｄ４＋ｄ
５＋ｄ１２＋ｄ１３）及び（Ｄ４＝ｄ６＋ｄ７＋ｄ１４
＋ｄ１５）を計算するため使用される。各合計Ｄ１、Ｄ
２、Ｄ３及びＤ４の計算は、従来技術の装置の場合に、
有効ではない結果を生成した期間中に行われることに注
意が必要である。
【００１６】図６及び図７には、信号ｍ１、ｍ２、ｓ１
及びｓ２の論理レベルの組合せと相関的に多重化段によ
り供給されたデータが通る経路が太線で示される。図６
は、連続的な組合せ（ｍ１＝ｍ２＝０，ｓ１＝１）に対
応する第１の経路を表わし、図７は、連続的な組合せ
（ｍ１＝ｍ２＝１，ｓ１＝０）に対応する第２の経路を
表わす。
及びｓ２の論理レベルの組合せと相関的に多重化段によ
り供給されたデータが通る経路が太線で示される。図６
は、連続的な組合せ（ｍ１＝ｍ２＝０，ｓ１＝１）に対
応する第１の経路を表わし、図７は、連続的な組合せ
（ｍ１＝ｍ２＝１，ｓ１＝０）に対応する第２の経路を
表わす。
【００１７】当然ながら、信号ｍ１、ｍ２及びｓ１の組
合せは、他のデシメーションのモードに影響を与えるよ
うな態様で制御手段により容易に変更することができ
る。上記の組合せは、処理された画像の２本の連続的な
ラインの走査により得られたシーケンスをレジスタ９０
及び９２に共同で格納することができるように適合され
る。上記例の場合に、平均化は、同一フレームに属する
画素を表わすデータシーケンスだけに関係する。更に、
上記装置は、先に標本化され、その標本は１次元ブロッ
クの一連のシーケンスにより構成されたあらゆる信号を
表わすデータをデシメーション処理を行うため使用され
る。上記例の場合に、マトリックスの行数はＮ＝１であ
り、記憶手段４６は単一のレジスタにより構成される。
合せは、他のデシメーションのモードに影響を与えるよ
うな態様で制御手段により容易に変更することができ
る。上記の組合せは、処理された画像の２本の連続的な
ラインの走査により得られたシーケンスをレジスタ９０
及び９２に共同で格納することができるように適合され
る。上記例の場合に、平均化は、同一フレームに属する
画素を表わすデータシーケンスだけに関係する。更に、
上記装置は、先に標本化され、その標本は１次元ブロッ
クの一連のシーケンスにより構成されたあらゆる信号を
表わすデータをデシメーション処理を行うため使用され
る。上記例の場合に、マトリックスの行数はＮ＝１であ
り、記憶手段４６は単一のレジスタにより構成される。
【図１】従来技術のデシメーション装置のが概略構成図
である。
である。
【図２】図１の装置によるディジタル画像のラインの画
素を表わすデータのデシメーション処理を概略的に表わ
す図である。
素を表わすデータのデシメーション処理を概略的に表わ
す図である。
【図３】本発明のデシメーション装置のブロック図であ
る。
る。
【図４】本発明の好ましい一実施例の装置を表わす図で
ある。
ある。
【図５】図３の装置の使用方法の例を示すタイミングチ
ャートである。
ャートである。
【図６】図４の使用方法の例に従って処理されたデータ
が送られる経路を示す図である。
が送られる経路を示す図である。
【図７】図４の使用方法の例に従って処理されたデータ
が送られる経路を示す図である。
が送られる経路を示す図である。
１０，１２，１４，４４ 計算段 １６，５４ 加算器 １８，２０，４２，１０２，１０４，１０６，１１２，
１１４，１１６ 入力 ２２，２４，２６，１２０ 遅延演算子 ４０ 多重化段 ４６ 記憶手段 ５０ 制御モジュール ５５，１２０ バッファレジスタ ８０ 除算器 ９０，９２ レジスタ １００，１１０ マルチプレクサ １０８，１１８ 出力 １２２，１２４，１２６ 端子 １３０，１３２，１３４，１３６，１３８ ライン
１１４，１１６ 入力 ２２，２４，２６，１２０ 遅延演算子 ４０ 多重化段 ４６ 記憶手段 ５０ 制御モジュール ５５，１２０ バッファレジスタ ８０ 除算器 ９０，９２ レジスタ １００，１１０ マルチプレクサ １０８，１１８ 出力 １２２，１２４，１２６ 端子 １３０，１３２，１３４，１３６，１３８ ライン
Claims (8)
- 【請求項１】 Ｎ行Ｍ列のマトリックスのマトリックス
要素Ｐ（ｉ，ｊ）により表わされた副標本化されるべき
信号の標本の値を表わすデータシーケンスのデシメーシ
ョン処理を行う装置であって、 ｉ及びｊは０乃至Ｎ−１を変化する場合に、第１の計算
サイクル中に、ラインＬi にある標本Ｐ（ｉ，ｊ）及び
Ｐ（ｉ，ｊ＋１）を表わす少なくとも２個のシーケンス
の平均Ｍi 、及び、次の計算サイクル中に、得られた上
記平均Ｍi と、ラインＬi-1 にある少なくとも２個の標
本Ｐ（ｉ−１，ｊ）及びＰ（ｉ−１，ｊ＋１）の平均Ｍ
i-1 を表わす先に計算され記憶手段（４６）に格納され
た中間シーケンスとの平均Ｍc を交互に生成し得る計算
段（４４）と縦続接続され、データシーケンスを受ける
複数の各入力（４２）を有する多重化段（４０）を含む
ことを特徴とする装置。 - 【請求項２】 一方で、複数の可能なデシメーションモ
ードの中から一つのモードを選択することができる信号
ｋを上記計算段（４４）に送出し、他方で、上記の選択
されたデシメーションモードと相互相関的に、上記計算
段（４４）に受けられた上記シーケンスの中の少なくと
も２個のシーケンスの経路を定めることができる信号ｍ
を上記多重化段（４０）に送出する制御モジュール（５
０）を更に有することを特徴とする請求項１記載の装
置。 - 【請求項３】 上記計算段（４４）は、バッファレジス
タ（５５）を介してプログラマブル除算器（８０）に接
続された加算器（５４）を更に有し、 上記除算器（８０）は上記制御モジュール（５０）から
上記の選択されたデシメーションのモードと相互相関的
に選ばれた分割の係数を表わす信号を受け、 上記バッファレジスタ（５５）は、上記制御モジュール
（５０）から、上記加算器（５４）により計算された有
効な結果に対応するシーケンスの上記記憶手段（４６）
への転送を制御する周期的な信号ｓ１を受けることを特
徴とする請求項２記載の装置。 - 【請求項４】 各マトリックス要素Ｐ（ｉ，ｊ）は、Ｎ
行Ｍ列のディジタル画像の画素に送られたビデオ信号の
上記標本を表わすことを特徴とする請求項１乃至３のう
ちいずれか１項記載の装置。 - 【請求項５】 上記記憶手段（４６）は、第２のレジス
タ（９２）と関係した第１のレジスタ（９０）により構
成され、 上記の各レジスタ（９０）及び（９２）は、処理された
画像の中の少なくとも４個の画素の上記ビデオ信号に対
応する上記ディジタル標本を格納するためにあることを
特徴とする請求項４記載の装置。 - 【請求項６】 上記多重化段（４０）は、２個のマルチ
プレクサ、即ち、３個の入力（１０２，１０４，）と出
力（１０８）とを含み、上記制御モジュール（５０）か
ら上記入力（１０２，１０４，１０６）の中の一つを選
択する信号ｍ１を受ける第１のマルチプレクサ（１０
０）と、３個の入力（１１２，１１４，１１６）と出力
（１１８）とを含み、上記制御モジュール（５０）から
上記入力（１１２，１１４，１１６）の中の一つを選択
する信号ｍ２を受ける第２のマルチプレクサ（１１０）
とを含み、 上記マルチプレクサ（１００）及び（１１０）は、上記
入力（１０２）がディジタルデータシーケンスを直接的
に受け、上記入力（１１２）が遅延演算子（１２０）を
介して上記入力（１０２）に接続され、上記入力（１０
４）が上記レジスタ（９０）の第１の端子（１２２）に
接続され、上記入力（１０６）及び（１１４）が上記レ
ジスタ（９０）及び（９２）に共通の第２の端子（１２
４）に接続され、上記入力（１１６）が上記レジスタ
（９２）の第３の端子（１２６）に接続されるように組
み立てられることを特徴とする請求項５記載の装置。 - 【請求項７】 Ｎ＝１であることを特徴とする請求項１
又は４記載の装置。 - 【請求項８】 上記記憶手段（４６）は、上記計算段
（４６）と、上記多重化段（４０）の上記入力（４２）
の少なくとも１個との間に設けられたことを特徴とする
請求項５記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9514430 | 1995-12-06 | ||
| FR9514430A FR2742279B1 (fr) | 1995-12-06 | 1995-12-06 | Dispositif de decimation de sequences de donnees numeriques |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09204517A true JPH09204517A (ja) | 1997-08-05 |
| JPH09204517A5 JPH09204517A5 (ja) | 2004-11-25 |
Family
ID=9485203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8325687A Pending JPH09204517A (ja) | 1995-12-06 | 1996-12-05 | ディジタルデータシーケンスのデシメーション装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5933545A (ja) |
| EP (1) | EP0778668B1 (ja) |
| JP (1) | JPH09204517A (ja) |
| DE (1) | DE69622245T2 (ja) |
| FR (1) | FR2742279B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6321246B1 (en) * | 1998-09-16 | 2001-11-20 | Cirrus Logic, Inc. | Linear phase FIR sinc filter with multiplexing |
| US6613516B1 (en) * | 1999-10-30 | 2003-09-02 | Affymetrix, Inc. | Preparation of nucleic acid samples |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1597484A (en) * | 1977-03-21 | 1981-09-09 | Rca Corp | Television picture compressor |
| US4631750A (en) * | 1980-04-11 | 1986-12-23 | Ampex Corporation | Method and system for spacially transforming images |
| JPH03204283A (ja) * | 1989-12-29 | 1991-09-05 | Nec Corp | 子画面情報記憶回路 |
| GB9012326D0 (en) * | 1990-06-01 | 1990-07-18 | Thomson Consumer Electronics | Wide screen television |
| US5157395A (en) * | 1991-03-04 | 1992-10-20 | Crystal Semiconductor Corporation | Variable decimation architecture for a delta-sigma analog-to-digital converter |
| JPH05236345A (ja) * | 1992-02-21 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | 画像用垂直フィルタ回路 |
| US5475628A (en) * | 1992-09-30 | 1995-12-12 | Analog Devices, Inc. | Asynchronous digital sample rate converter |
-
1995
- 1995-12-06 FR FR9514430A patent/FR2742279B1/fr not_active Expired - Fee Related
-
1996
- 1996-11-25 US US08/756,120 patent/US5933545A/en not_active Expired - Fee Related
- 1996-12-05 DE DE69622245T patent/DE69622245T2/de not_active Expired - Fee Related
- 1996-12-05 EP EP96402630A patent/EP0778668B1/fr not_active Expired - Lifetime
- 1996-12-05 JP JP8325687A patent/JPH09204517A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0778668B1 (fr) | 2002-07-10 |
| FR2742279B1 (fr) | 1998-01-09 |
| US5933545A (en) | 1999-08-03 |
| FR2742279A1 (fr) | 1997-06-13 |
| EP0778668A1 (fr) | 1997-06-11 |
| DE69622245T2 (de) | 2003-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070515 |