JPH09204777A - 半導体メモリ、回路のデータ信号を所望のレベルへ駆動するための装置、第１および第２の信号を所望のレベルへ駆動するための回路、ダイナミックランダムアクセスメモリ構造、データ信号を所望のレベルへ駆動する方法、および第１および第２の信号を所望のレベルへ駆動する方法 - Google Patents
半導体メモリ、回路のデータ信号を所望のレベルへ駆動するための装置、第１および第２の信号を所望のレベルへ駆動するための回路、ダイナミックランダムアクセスメモリ構造、データ信号を所望のレベルへ駆動する方法、および第１および第２の信号を所望のレベルへ駆動する方法Info
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- JPH09204777A JPH09204777A JP8321223A JP32122396A JPH09204777A JP H09204777 A JPH09204777 A JP H09204777A JP 8321223 A JP8321223 A JP 8321223A JP 32122396 A JP32122396 A JP 32122396A JP H09204777 A JPH09204777 A JP H09204777A
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Abstract
(57)【要約】
【課題】 センスアンプ回路により受取られる信号をオ
ーバードライブするための方法および装置を提供する。 【解決手段】 オーバードライブ回路は、センスされる
信号ＢＬSA，ＢＬWLを、ある時間間隔６０の間、通常レ
ベルより大きな電圧レベルへ駆動する。時間間隔の長さ
は、センスイネーブル回路に対するセンスアンプ回路の
相対的な位置に対応している。オーバードライブ動作が
完了すると、正規化回路はセンスされる信号を第２の時
間間隔６２の間、通常レベルへドライブし、それによっ
て、次のメモリサイクルに備えさせ、信号を再び所望の
プリチャージレベル６３へセットすることができる。
ーバードライブするための方法および装置を提供する。 【解決手段】 オーバードライブ回路は、センスされる
信号ＢＬSA，ＢＬWLを、ある時間間隔６０の間、通常レ
ベルより大きな電圧レベルへ駆動する。時間間隔の長さ
は、センスイネーブル回路に対するセンスアンプ回路の
相対的な位置に対応している。オーバードライブ動作が
完了すると、正規化回路はセンスされる信号を第２の時
間間隔６２の間、通常レベルへドライブし、それによっ
て、次のメモリサイクルに備えさせ、信号を再び所望の
プリチャージレベル６３へセットすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に半導体回路
設計に関し、特に、センスアンプ回路の制御されたオー
バードライブのための方法および装置に関する。
設計に関し、特に、センスアンプ回路の制御されたオー
バードライブのための方法および装置に関する。
【０００２】
【従来の技術】ディジタル論理では、入出力データ信号
が、“high”（以下、Ｈと略す）あるいは“low ”（以
下、Ｌと略す）のどちらかで定義される電圧レベルを満
たす必要がある。しかし、ディジタル論理を利用する典
型的な集積回路、即ち“チップ”は、様々な電圧レベル
のデータ信号をも含んでいる。その結果、データ信号を
解釈する、即ち“分別”するためにセンスアンプ回路が
用いられ、データ信号をＨあるいはＬのターゲット電圧
レベルへ駆動し、それによって、チップ上の他のディジ
タル回路のための適正電圧を生成している。例えば、ダ
イナミックランダムアクセスメモリ（“ＤＲＡＭ”）デ
バイスのためのキャパシタタイプのメモリセルは非常に
小さなビット信号を用いている。ＤＲＡＭに設けられた
センスアンプ回路は、メモリセルのＨレベルとＬレベル
との間のレベルとして定義されたプリチャージレベルと
ビット信号とを比較することにより、そのビット信号を
分別する。ビット信号のレベルがプリチャージレベルよ
り高い場合には、センスアンプ回路はその信号をＨある
いは論理値１の信号として解釈し、そのビット信号をＨ
のターゲット電圧へ駆動する。一方、ビット信号のレベ
ルがプリチャージレベルより低い場合には、センスアン
プ回路はその信号をＬあるいは論理値０の信号として解
釈し、そのビット信号をＬのターゲット電圧へ駆動す
る。
が、“high”（以下、Ｈと略す）あるいは“low ”（以
下、Ｌと略す）のどちらかで定義される電圧レベルを満
たす必要がある。しかし、ディジタル論理を利用する典
型的な集積回路、即ち“チップ”は、様々な電圧レベル
のデータ信号をも含んでいる。その結果、データ信号を
解釈する、即ち“分別”するためにセンスアンプ回路が
用いられ、データ信号をＨあるいはＬのターゲット電圧
レベルへ駆動し、それによって、チップ上の他のディジ
タル回路のための適正電圧を生成している。例えば、ダ
イナミックランダムアクセスメモリ（“ＤＲＡＭ”）デ
バイスのためのキャパシタタイプのメモリセルは非常に
小さなビット信号を用いている。ＤＲＡＭに設けられた
センスアンプ回路は、メモリセルのＨレベルとＬレベル
との間のレベルとして定義されたプリチャージレベルと
ビット信号とを比較することにより、そのビット信号を
分別する。ビット信号のレベルがプリチャージレベルよ
り高い場合には、センスアンプ回路はその信号をＨある
いは論理値１の信号として解釈し、そのビット信号をＨ
のターゲット電圧へ駆動する。一方、ビット信号のレベ
ルがプリチャージレベルより低い場合には、センスアン
プ回路はその信号をＬあるいは論理値０の信号として解
釈し、そのビット信号をＬのターゲット電圧へ駆動す
る。
【０００３】技術が進歩するにつれ、センスアンプ回路
の速度および精度がより重要になってきている。このた
め、チップの設計者は信号分別の速度を上げる様々な方
法を試みてきた。例えば、Dhong et al.の米国特許５,
２５７, ２３２号では、信号分別の速度を上げるため
に、センスアンプ回路をオーバードライブする方法を教
示している。
の速度および精度がより重要になってきている。このた
め、チップの設計者は信号分別の速度を上げる様々な方
法を試みてきた。例えば、Dhong et al.の米国特許５,
２５７, ２３２号では、信号分別の速度を上げるため
に、センスアンプ回路をオーバードライブする方法を教
示している。
【０００４】
【発明が解決しようとする課題】ところが、前記米国特
許の方法は信号をすばやく分別する点では成功している
が、次のような問題点を有している。そのような問題点
の１つは、センスが完了するときに、ビット信号がＨあ
るいはＬのターゲット電圧レベルで終了しないので、こ
のオーバードライブ処理は不正確であるということであ
る。従って、等化期間にビット信号は所望のプリチャー
ジレベルには戻らない。その代わり、センスの際に電圧
を通常以上に上げる（オーバーシュート）ため、ビット
信号は、ずれた（オフセット）レベルに戻る。その結
果、プリチャージレベルが変化し、センスアンプ回路は
次のビット信号を正しく解釈しなくなる。
許の方法は信号をすばやく分別する点では成功している
が、次のような問題点を有している。そのような問題点
の１つは、センスが完了するときに、ビット信号がＨあ
るいはＬのターゲット電圧レベルで終了しないので、こ
のオーバードライブ処理は不正確であるということであ
る。従って、等化期間にビット信号は所望のプリチャー
ジレベルには戻らない。その代わり、センスの際に電圧
を通常以上に上げる（オーバーシュート）ため、ビット
信号は、ずれた（オフセット）レベルに戻る。その結
果、プリチャージレベルが変化し、センスアンプ回路は
次のビット信号を正しく解釈しなくなる。
【０００５】そこで、本発明の目的は、センスアンプ動
作の精度を維持しながら、信号をオーバードライブする
ことによりすばやく信号の分別を成し遂げる方法および
装置を提供することにある。
作の精度を維持しながら、信号をオーバードライブする
ことによりすばやく信号の分別を成し遂げる方法および
装置を提供することにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００８】すなわち、本発明は、センスアンプ回路に
より受取られる信号をオーバードライブするための方法
および装置を提供する。この目的のために、オーバード
ライブ回路は、センスされる信号をある期間にわたって
通常レベルより大きな電圧レベルへ駆動する。信号をオ
ーバードライブする期間は、センスイネーブル回路に対
するセンスアンプ回路の相対的な位置に対応している。
オーバードライブが完了すると、センスされる信号を正
規化回路が第２の時間間隔にわたって通常レベルへ駆動
し、それによって次のメモリサイクルに備えさせ、信号
は再び所望のプリチャージレベルに設定される。
より受取られる信号をオーバードライブするための方法
および装置を提供する。この目的のために、オーバード
ライブ回路は、センスされる信号をある期間にわたって
通常レベルより大きな電圧レベルへ駆動する。信号をオ
ーバードライブする期間は、センスイネーブル回路に対
するセンスアンプ回路の相対的な位置に対応している。
オーバードライブが完了すると、センスされる信号を正
規化回路が第２の時間間隔にわたって通常レベルへ駆動
し、それによって次のメモリサイクルに備えさせ、信号
は再び所望のプリチャージレベルに設定される。
【０００９】前記した本発明によれば、センスアンプは
精度を維持しながらビット線をすばやく分別することが
できる。
精度を維持しながらビット線をすばやく分別することが
できる。
【００１０】又、本発明によれば、信号をオーバードラ
イブする時間の長さは、センスイネーブル回路に対する
センスアンプの相対的な位置に直接関係することにな
る。
イブする時間の長さは、センスイネーブル回路に対する
センスアンプの相対的な位置に直接関係することにな
る。
【００１１】
【発明の実施の形態】図１には、参照番号１０によって
本発明の１つの実施形態であるメモリデバイスが示され
ている。本発明の好適な実施形態としてデバイス１０は
２５６Ｍビットダイナミックランダムアクセスメモリ
（“ＤＲＡＭ”）であるが、本発明はＤＲＡＭに対する
適用に限定されるわけではなく、正確かつ高速な信号増
幅が必要な任意の集積回路に適用できることを理解され
たい。
本発明の１つの実施形態であるメモリデバイスが示され
ている。本発明の好適な実施形態としてデバイス１０は
２５６Ｍビットダイナミックランダムアクセスメモリ
（“ＤＲＡＭ”）であるが、本発明はＤＲＡＭに対する
適用に限定されるわけではなく、正確かつ高速な信号増
幅が必要な任意の集積回路に適用できることを理解され
たい。
【００１２】デバイス１０は、幾つかの制御信号パッド
および電源パッドを含んでいる。制御信号パッドにはア
ドレスパッド１２ａ，１２ｂが含まれており、その各々
は外部コントローラ（図示されていない）に接続されて
いる。電源パッドは正の電源（ＶDD）パッド１２ｃおよ
びグランド電位の電源（ＶSS）パッド１２ｄを含んでお
り、その各々は外部の電源（図示されていない）に接続
されている。デバイス１０は又、メモリセルのアレイブ
ロック（例えば、アレイブロック１４）を１組と、１群
のメインアドレスデコーダ（例えば、列デコーダ１６お
よび行デコーダ１８）とを含んでいる。このアレイブロ
ックはアドレスパッド１２ａ，１２ｂからの信号により
メインアドレスデコーダ１６，１８を介して選択され
る。アレイブロック１４を残りのアレイブロックの代表
として取り上げると、それは更に、多くのサブアレイに
分割されている。それらサブアレイの各々は全体として
参照符号Ａにより示されており、後に図３との関連でよ
り詳細に説明される。
および電源パッドを含んでいる。制御信号パッドにはア
ドレスパッド１２ａ，１２ｂが含まれており、その各々
は外部コントローラ（図示されていない）に接続されて
いる。電源パッドは正の電源（ＶDD）パッド１２ｃおよ
びグランド電位の電源（ＶSS）パッド１２ｄを含んでお
り、その各々は外部の電源（図示されていない）に接続
されている。デバイス１０は又、メモリセルのアレイブ
ロック（例えば、アレイブロック１４）を１組と、１群
のメインアドレスデコーダ（例えば、列デコーダ１６お
よび行デコーダ１８）とを含んでいる。このアレイブロ
ックはアドレスパッド１２ａ，１２ｂからの信号により
メインアドレスデコーダ１６，１８を介して選択され
る。アレイブロック１４を残りのアレイブロックの代表
として取り上げると、それは更に、多くのサブアレイに
分割されている。それらサブアレイの各々は全体として
参照符号Ａにより示されており、後に図３との関連でよ
り詳細に説明される。
【００１３】図２を参照すると、デバイス１０は、電源
ＶDDおよびＶSSに加えて、内部電圧Ｖ1 を生成する電圧
回路２０を有している。電圧回路２０は、アレイ電源
（ＶARY ）ジェネレータ２２、抵抗Ｒ１、トランジスタ
２４、および、演算増幅器（ＯＰ アンプ）ＯＡ１を含
んでいる。ＶARY ジェネレータ２２は、ＶSS＜ＶARY ＜
ＶDDとなる電圧ＶARY を生成するための従来の電圧ジェ
ネレータである。
ＶDDおよびＶSSに加えて、内部電圧Ｖ1 を生成する電圧
回路２０を有している。電圧回路２０は、アレイ電源
（ＶARY ）ジェネレータ２２、抵抗Ｒ１、トランジスタ
２４、および、演算増幅器（ＯＰ アンプ）ＯＡ１を含
んでいる。ＶARY ジェネレータ２２は、ＶSS＜ＶARY ＜
ＶDDとなる電圧ＶARY を生成するための従来の電圧ジェ
ネレータである。
【００１４】通常動作においては、電流は抵抗Ｒ１を流
れないので、電圧Ｖ1 はＶARY に等しい。その結果、Ｏ
ＰアンプＯＡ１の出力はＶSSに等しいＶOPであり、トラ
ンジスタ２４はオフのままである。しかし、オーバード
ライブ動作の際には、外部電源（これについては後に説
明する）がＶ1 をＶARY より上に引き上げる。それによ
って、ＯＰアンプの出力ＶOPはＶSSより大きくなり、ト
ランジスタ２４はオンとされ、その結果、Ｖ1 はグラン
ドに引き下げられる。Ｖ1 がトランジスタ２４により引
き下げられてゆくとき、Ｖ1 がＶARY に等しい状態に到
達する。このとき、ＯＰアンプの出力ＶOPは再びＶSSに
等しくなり、トランジスタ２４はオフとなる。
れないので、電圧Ｖ1 はＶARY に等しい。その結果、Ｏ
ＰアンプＯＡ１の出力はＶSSに等しいＶOPであり、トラ
ンジスタ２４はオフのままである。しかし、オーバード
ライブ動作の際には、外部電源（これについては後に説
明する）がＶ1 をＶARY より上に引き上げる。それによ
って、ＯＰアンプの出力ＶOPはＶSSより大きくなり、ト
ランジスタ２４はオンとされ、その結果、Ｖ1 はグラン
ドに引き下げられる。Ｖ1 がトランジスタ２４により引
き下げられてゆくとき、Ｖ1 がＶARY に等しい状態に到
達する。このとき、ＯＰアンプの出力ＶOPは再びＶSSに
等しくなり、トランジスタ２４はオフとなる。
【００１５】以下、アレイブロック１４について述べる
が、その際、アレイブロック１４に付随する少数のサブ
アレイおよび回路と共に説明する。しかし、アレイブロ
ック１４、アレイブロック１４の個々のサブアレイ、サ
ブアレイの個々のビット、サブアレイの周辺の回路につ
いての説明が少数でなされているのは、説明を容易にす
るためだけである。従って、以下の説明は好適な実施形
態の単純化されたバージョンであって、本発明の例示を
意図するものであり、限定を意図するものではない。
が、その際、アレイブロック１４に付随する少数のサブ
アレイおよび回路と共に説明する。しかし、アレイブロ
ック１４、アレイブロック１４の個々のサブアレイ、サ
ブアレイの個々のビット、サブアレイの周辺の回路につ
いての説明が少数でなされているのは、説明を容易にす
るためだけである。従って、以下の説明は好適な実施形
態の単純化されたバージョンであって、本発明の例示を
意図するものであり、限定を意図するものではない。
【００１６】図３を参照すると、アレイブロック１４は
ｍ×ｎ個のサブアレイＡx,y （１≦ｘ≦ｍ，１≦ｙ≦
ｎ）から構成されている。サブアレイは列、行の形式で
参照され、サブアレイＡ1,1 〜Ａm,n が含まれている。
サブアレイＡx,1 の行は、デバイス１０の中心に最も近
いサブアレイで構成されており（図１）、サブアレイＡ
x,n の行はこのデバイスの中心から最も遠いサブアレイ
で構成されている。各サブアレイＡx,y にはセンスアン
プ領域ＳＡx,y およびオーバードライブ制御回路ＯＶx,
y が接続されている。例えば、センスアンプ領域ＳＡ1,
1 およびオーバードライブ制御回路ＯＶ1,1 はサブアレ
イＡ1,1 に接続されている。更に、サブアレイＡx,y の
各行にはセンスアンプ制御回路ＳＡＣy 、選択信号ＭＳ
y 、センス信号ＳＡＮy,ＳＡＰ１y およびＳＡＰ２y が
接続されている。例えば、センスアンプ制御回路ＳＡＣ
1 、選択信号ＭＳ1 、およびセンス信号ＳＡＮ1,ＳＡＰ
１1,ＳＡＰ２1 は、サブアレイＡ1,1,Ａ2,1,…，Ａm,1
に接続されている。
ｍ×ｎ個のサブアレイＡx,y （１≦ｘ≦ｍ，１≦ｙ≦
ｎ）から構成されている。サブアレイは列、行の形式で
参照され、サブアレイＡ1,1 〜Ａm,n が含まれている。
サブアレイＡx,1 の行は、デバイス１０の中心に最も近
いサブアレイで構成されており（図１）、サブアレイＡ
x,n の行はこのデバイスの中心から最も遠いサブアレイ
で構成されている。各サブアレイＡx,y にはセンスアン
プ領域ＳＡx,y およびオーバードライブ制御回路ＯＶx,
y が接続されている。例えば、センスアンプ領域ＳＡ1,
1 およびオーバードライブ制御回路ＯＶ1,1 はサブアレ
イＡ1,1 に接続されている。更に、サブアレイＡx,y の
各行にはセンスアンプ制御回路ＳＡＣy 、選択信号ＭＳ
y 、センス信号ＳＡＮy,ＳＡＰ１y およびＳＡＰ２y が
接続されている。例えば、センスアンプ制御回路ＳＡＣ
1 、選択信号ＭＳ1 、およびセンス信号ＳＡＮ1,ＳＡＰ
１1,ＳＡＰ２1 は、サブアレイＡ1,1,Ａ2,1,…，Ａm,1
に接続されている。
【００１７】選択信号ＭＳ1 〜ＭＳn は行デコーダ１８
（図１）の回路をセンスアンプ制御回路ＳＡＣ1 〜ＳＡ
Ｃn にそれぞれ電気的に接続する。同様に、センス信号
ＳＡＮ1 ／ＳＡＰ１1 ／ＳＡＰ２1 〜ＳＡＮn ／ＳＡＰ
１n ／ＳＡＰ２n は、センスアンプ制御回路ＳＡＣ1 〜
ＳＡＣn をオーバードライブ制御回路の全行ＯＶx,1〜
ＯＶx,n にそれぞれ電気的に接続する。オーバードライ
ブ制御回路ＯＶx,y は又、ＶSS電源線３０、ＶDD電源線
３２、およびＶ1 電源線３４に接続されている。センス
アンプ制御回路ＳＡＣ1 〜ＳＡＣn は又、２本のセンス
アンプイネーブル線ＳＡＥ１およびＳＡＥ２に接続され
ている。ＶSS電源線３０およびＶDD電源線３２はＶSSパ
ッド１２ｄおよびＶDDパッド１２ｃ（図１）によりそれ
ぞれ駆動され、Ｖ1 電源線３４は電圧回路２０（図２）
により駆動され、２本のセンスアンプイネーブル線ＳＡ
Ｅ１およびＳＡＥ２はセンスアンプ遅延（ＳＡＤ）回路
３５により駆動されている。
（図１）の回路をセンスアンプ制御回路ＳＡＣ1 〜ＳＡ
Ｃn にそれぞれ電気的に接続する。同様に、センス信号
ＳＡＮ1 ／ＳＡＰ１1 ／ＳＡＰ２1 〜ＳＡＮn ／ＳＡＰ
１n ／ＳＡＰ２n は、センスアンプ制御回路ＳＡＣ1 〜
ＳＡＣn をオーバードライブ制御回路の全行ＯＶx,1〜
ＯＶx,n にそれぞれ電気的に接続する。オーバードライ
ブ制御回路ＯＶx,y は又、ＶSS電源線３０、ＶDD電源線
３２、およびＶ1 電源線３４に接続されている。センス
アンプ制御回路ＳＡＣ1 〜ＳＡＣn は又、２本のセンス
アンプイネーブル線ＳＡＥ１およびＳＡＥ２に接続され
ている。ＶSS電源線３０およびＶDD電源線３２はＶSSパ
ッド１２ｄおよびＶDDパッド１２ｃ（図１）によりそれ
ぞれ駆動され、Ｖ1 電源線３４は電圧回路２０（図２）
により駆動され、２本のセンスアンプイネーブル線ＳＡ
Ｅ１およびＳＡＥ２はセンスアンプ遅延（ＳＡＤ）回路
３５により駆動されている。
【００１８】図４を参照すると、ＳＡＤ回路３５は従来
のセンスアンプイネーブル信号ＳＡＥＢを受取り、２本
のセンスアンプイネーブル線ＳＡＥ１およびＳＡＥ２を
駆動する。ＳＡＥ１信号は最小限の遅延だけでＳＡＥＢ
信号に追従する。しかし、ＳＡＥ２信号は、一連の遅延
ユニット３６によって引き起こされるかなりの遅延をお
いてＳＡＥＢ信号に追従する。遅延ユニット３６の各々
は、ＳＡＥＢ信号の伝搬を遅延させるために複数の容量
性負荷およびインバータから構成されている。
のセンスアンプイネーブル信号ＳＡＥＢを受取り、２本
のセンスアンプイネーブル線ＳＡＥ１およびＳＡＥ２を
駆動する。ＳＡＥ１信号は最小限の遅延だけでＳＡＥＢ
信号に追従する。しかし、ＳＡＥ２信号は、一連の遅延
ユニット３６によって引き起こされるかなりの遅延をお
いてＳＡＥＢ信号に追従する。遅延ユニット３６の各々
は、ＳＡＥＢ信号の伝搬を遅延させるために複数の容量
性負荷およびインバータから構成されている。
【００１９】図３に示された残りの回路、信号線、セン
スアンプ領域およびサブアレイの各々も同一である。従
って、後に説明する図５、図６では、代表的なセンスア
ンプ制御回路、信号線、センスアンプ領域およびサブア
レイだけを説明する。代表的なセンスアンプ制御回路、
信号線、センスアンプ領域およびサブアレイについて説
明するのは、やはり、説明を容易にするためだけの限定
である。従って、以下の説明は好適な実施形態の更に単
純化されたバージョンであって、その単純化は例示を意
図するものであり、本発明の限定を意図するものではな
い。
スアンプ領域およびサブアレイの各々も同一である。従
って、後に説明する図５、図６では、代表的なセンスア
ンプ制御回路、信号線、センスアンプ領域およびサブア
レイだけを説明する。代表的なセンスアンプ制御回路、
信号線、センスアンプ領域およびサブアレイについて説
明するのは、やはり、説明を容易にするためだけの限定
である。従って、以下の説明は好適な実施形態の更に単
純化されたバージョンであって、その単純化は例示を意
図するものであり、本発明の限定を意図するものではな
い。
【００２０】図５を参照すると、ＳＡＣ回路は２本のセ
ンスアンプイネーブル線ＳＡＥ１，ＳＡＥ２および信号
ＭＳを入力とし、３つのセンス信号ＳＡＮ，ＳＡＰ１，
ＳＡＰ２を駆動する。選択信号ＭＳはメモリセルの選択
のために用いられ、現在考慮している好適実施形態の簡
略化バージョンでは、アクティブ（Ｈ）状態にしてあ
る。ＳＡＮセンス信号はアクティブＨであり、センス信
号ＳＡＰ１およびＳＡＰ２はアクティブＬである。ＳＡ
Ｎ信号はＳＡＥ１信号がアクティブにされるとすぐにア
クティブにされる。同様に、ＳＡＰ１信号はＳＡＥ１信
号がアクティブにされるとすぐにアクティブにされる。
しかし、ＳＡＥ２信号がアクティブになると、ＳＡＰ１
センス信号は非アクティブにされ、ＳＡＰ２センス信号
はアクティブにされる。従って、ＳＡＰ１センス信号
は、ＳＡＥ２信号がＳＡＥ１信号から遅延する時間の間
だけアクティブとなる。
ンスアンプイネーブル線ＳＡＥ１，ＳＡＥ２および信号
ＭＳを入力とし、３つのセンス信号ＳＡＮ，ＳＡＰ１，
ＳＡＰ２を駆動する。選択信号ＭＳはメモリセルの選択
のために用いられ、現在考慮している好適実施形態の簡
略化バージョンでは、アクティブ（Ｈ）状態にしてあ
る。ＳＡＮセンス信号はアクティブＨであり、センス信
号ＳＡＰ１およびＳＡＰ２はアクティブＬである。ＳＡ
Ｎ信号はＳＡＥ１信号がアクティブにされるとすぐにア
クティブにされる。同様に、ＳＡＰ１信号はＳＡＥ１信
号がアクティブにされるとすぐにアクティブにされる。
しかし、ＳＡＥ２信号がアクティブになると、ＳＡＰ１
センス信号は非アクティブにされ、ＳＡＰ２センス信号
はアクティブにされる。従って、ＳＡＰ１センス信号
は、ＳＡＥ２信号がＳＡＥ１信号から遅延する時間の間
だけアクティブとなる。
【００２１】図６を参照すると、サブアレイＡは複数の
メモリセルすなわち“ビット”を含んでおり、それらは
Ｂ１〜Ｂ９として示されている。ビットは行に整列され
ており、各行はワード線によりアクティブとされる。例
えば、一番上の行はビットＢ１〜Ｂ３を含んでおり、ワ
ード線ＷＬ1 によりアクティブとされ、一番下の行はビ
ットＢ７〜Ｂ９を含んでおり、ワード線ＷＬ3 によりア
クティブとされる。
メモリセルすなわち“ビット”を含んでおり、それらは
Ｂ１〜Ｂ９として示されている。ビットは行に整列され
ており、各行はワード線によりアクティブとされる。例
えば、一番上の行はビットＢ１〜Ｂ３を含んでおり、ワ
ード線ＷＬ1 によりアクティブとされ、一番下の行はビ
ットＢ７〜Ｂ９を含んでおり、ワード線ＷＬ3 によりア
クティブとされる。
【００２２】ビットの各々はビット線にも接続されてい
る。ビット線はサブアレイＡを垂直に伸びて、トランス
ファゲート４０，４４を通過し、センスアンプ領域ＳＡ
に配置された個々のセンスアンプ回路へ伸びている。例
えば、ビット線ＢＬはビットＢ４およびＢ７に接続され
ており、トランスファゲート４０を通過してセンスアン
プ回路４２へ達している。同様に、ビット線ＢＬＢはビ
ットＢ１に接続されており、トランスファゲート４４を
通過してセンスアンプ回路４２へ達している。センスア
ンプ回路４２は従来のラッチセクション４６および等化
セクション４８を含んでいる。センスアンプ領域ＳＡの
すべてのセンスアンプ回路のラッチセクションは２つの
ラッチ信号ＳＤＮおよびＳＤＰにより制御されている。
同様に、すべての正規化セクションは信号ＢＬＥＱによ
り制御され、すべてのトランスファゲートは信号ＳＨＲ
により制御されている。
る。ビット線はサブアレイＡを垂直に伸びて、トランス
ファゲート４０，４４を通過し、センスアンプ領域ＳＡ
に配置された個々のセンスアンプ回路へ伸びている。例
えば、ビット線ＢＬはビットＢ４およびＢ７に接続され
ており、トランスファゲート４０を通過してセンスアン
プ回路４２へ達している。同様に、ビット線ＢＬＢはビ
ットＢ１に接続されており、トランスファゲート４４を
通過してセンスアンプ回路４２へ達している。センスア
ンプ回路４２は従来のラッチセクション４６および等化
セクション４８を含んでいる。センスアンプ領域ＳＡの
すべてのセンスアンプ回路のラッチセクションは２つの
ラッチ信号ＳＤＮおよびＳＤＰにより制御されている。
同様に、すべての正規化セクションは信号ＢＬＥＱによ
り制御され、すべてのトランスファゲートは信号ＳＨＲ
により制御されている。
【００２３】ラッチ信号ＳＤＮおよびＳＤＰはソースが
共通のスイッチトランジスタにより駆動され、それらス
イッチトランジスタには２個のＰ型金属酸化物半導体
（ＰＭＯＳ）トランジスタ５０，５２、１つのＮ型金属
酸化物半導体（ＮＭＯＳ）トランジスタ５４が含まれて
おり、オーバードライブ制御回路ＯＶに配置されてい
る。ＰＭＯＳトランジスタ５０はＶ1 電源線３４とＳＤ
Ｐラッチ信号線との間に接続されており、その動作はＳ
ＡＰ２信号線により制御されている。ＰＭＯＳトランジ
スタ５２はＶDD電源線３２とＳＤＰラッチ信号線との間
に接続されており、その動作はＳＡＰ１信号線により制
御されている。ＮＭＯＳトランジスタ５４はＶSS電源線
３０とＳＤＮラッチ信号線との間に接続されており、そ
の動作はＳＡＮ信号線により制御されている。
共通のスイッチトランジスタにより駆動され、それらス
イッチトランジスタには２個のＰ型金属酸化物半導体
（ＰＭＯＳ）トランジスタ５０，５２、１つのＮ型金属
酸化物半導体（ＮＭＯＳ）トランジスタ５４が含まれて
おり、オーバードライブ制御回路ＯＶに配置されてい
る。ＰＭＯＳトランジスタ５０はＶ1 電源線３４とＳＤ
Ｐラッチ信号線との間に接続されており、その動作はＳ
ＡＰ２信号線により制御されている。ＰＭＯＳトランジ
スタ５２はＶDD電源線３２とＳＤＰラッチ信号線との間
に接続されており、その動作はＳＡＰ１信号線により制
御されている。ＮＭＯＳトランジスタ５４はＶSS電源線
３０とＳＤＮラッチ信号線との間に接続されており、そ
の動作はＳＡＮ信号線により制御されている。
【００２４】図５〜図７を参照すると、センス動作はＳ
ＡＥＢ信号をアクティブにすることにより開始される。
ＳＡＥＢ信号がアクティブにされるとそれに続いて直ち
にＳＡＤ回路３５がＳＡＥ１信号をアクティブとする。
その結果、ＳＡＣ回路は信号ＳＡＮおよび信号ＳＡＰ１
の両方をアクティブとし、オーバードライブ期間６０が
開始される。ＰＭＯＳトランジスタ５２およびＮＭＯＳ
トランジスタ５４がイネーブルとされ、２つのラッチ信
号ＳＤＰおよびＳＤＮがＶDDおよびＶSSにそれぞれ接続
されてアクティブとされる。
ＡＥＢ信号をアクティブにすることにより開始される。
ＳＡＥＢ信号がアクティブにされるとそれに続いて直ち
にＳＡＤ回路３５がＳＡＥ１信号をアクティブとする。
その結果、ＳＡＣ回路は信号ＳＡＮおよび信号ＳＡＰ１
の両方をアクティブとし、オーバードライブ期間６０が
開始される。ＰＭＯＳトランジスタ５２およびＮＭＯＳ
トランジスタ５４がイネーブルとされ、２つのラッチ信
号ＳＤＰおよびＳＤＮがＶDDおよびＶSSにそれぞれ接続
されてアクティブとされる。
【００２５】ラッチ信号ＳＤＰおよびＳＤＮがアクティ
ブとされるのに応じて、ビット線上のデータ信号の分別
が開始される。しかし、ビット線自体の容量性負荷（ビ
ット線の長さに応じた容量性負荷）のため、又、それに
接続されたすべてのセルに起因する容量性負荷のため
に、ビット線のセンスアンプ領域ＳＡに位置する部分
は、サブアレイＡに位置する部分とは異なる動作をす
る。例えば、２本のビット線ＢＬおよびＢＬＢを考慮す
ると、それらビット線のセンスアンプ領域ＳＡに位置す
る部分は、タイミング図ＢＬSAおよびＢＬＢSAにより示
されている。ビット線ＢＬおよびＢＬＢのサブアレイＡ
に配置された部分は、タイミング図ＢＬWLおよびＢＬＢ
WLにより示されている。ＢＬSAおよびＢＬＢSAで表され
るビット線部分は電源（ＶDD，ＶSS）に近いので、前記
容量性負荷による影響が比較的小さいので非常に速く分
別される。しかし、ＢＬWLおよびＢＬWLで表されるビッ
ト線部分は前記容量性負荷による影響が比較的大きいの
で、分別は遅いものとなる。
ブとされるのに応じて、ビット線上のデータ信号の分別
が開始される。しかし、ビット線自体の容量性負荷（ビ
ット線の長さに応じた容量性負荷）のため、又、それに
接続されたすべてのセルに起因する容量性負荷のため
に、ビット線のセンスアンプ領域ＳＡに位置する部分
は、サブアレイＡに位置する部分とは異なる動作をす
る。例えば、２本のビット線ＢＬおよびＢＬＢを考慮す
ると、それらビット線のセンスアンプ領域ＳＡに位置す
る部分は、タイミング図ＢＬSAおよびＢＬＢSAにより示
されている。ビット線ＢＬおよびＢＬＢのサブアレイＡ
に配置された部分は、タイミング図ＢＬWLおよびＢＬＢ
WLにより示されている。ＢＬSAおよびＢＬＢSAで表され
るビット線部分は電源（ＶDD，ＶSS）に近いので、前記
容量性負荷による影響が比較的小さいので非常に速く分
別される。しかし、ＢＬWLおよびＢＬWLで表されるビッ
ト線部分は前記容量性負荷による影響が比較的大きいの
で、分別は遅いものとなる。
【００２６】オーバードライブ期間６０は、ＢＬWLおよ
びＢＬSAビット線がＶARY 電圧レベルに達し、ＢＬＢWL
およびＢＬＢSAビット線がＶSS電圧レベルに達するまで
維持される。その時点では、ＳＡＣ回路は、ＰＭＯＳト
ランジスタ５２をディスエーブルとすることによりＳＡ
Ｐ１信号を非アクティブとし、ＰＭＯＳトランジスタ５
０をイネーブルとすることによりＳＡＰ２信号をアクテ
ィブとする。その結果、正規化期間６２が開始される。
正規化期間６２の間、ＰＭＯＳトランジスタ５０は、ラ
ッチ信号ＳＤＰをＶ1 電源線に接続することにより信号
ＳＤＰをアクティブとする。この正規化期間６２によっ
て、ビット線上の信号は所望のＶARY 電圧レベルとされ
る。その後、等化期間６５において、ビット線上の信号
は、ＢＬＥＱ信号に応答して、正確にプリチャージレベ
ル（ＶARY とＶSSの丁度半分のレベル）６３に達する。
同様に、ＢＬＥＱ信号は、ラッチ信号ＳＤＮおよびＳＤ
Ｐを等化し、等化期間６５においてそれらの信号がプリ
チャージレベル６３に達するようにする。
びＢＬSAビット線がＶARY 電圧レベルに達し、ＢＬＢWL
およびＢＬＢSAビット線がＶSS電圧レベルに達するまで
維持される。その時点では、ＳＡＣ回路は、ＰＭＯＳト
ランジスタ５２をディスエーブルとすることによりＳＡ
Ｐ１信号を非アクティブとし、ＰＭＯＳトランジスタ５
０をイネーブルとすることによりＳＡＰ２信号をアクテ
ィブとする。その結果、正規化期間６２が開始される。
正規化期間６２の間、ＰＭＯＳトランジスタ５０は、ラ
ッチ信号ＳＤＰをＶ1 電源線に接続することにより信号
ＳＤＰをアクティブとする。この正規化期間６２によっ
て、ビット線上の信号は所望のＶARY 電圧レベルとされ
る。その後、等化期間６５において、ビット線上の信号
は、ＢＬＥＱ信号に応答して、正確にプリチャージレベ
ル（ＶARY とＶSSの丁度半分のレベル）６３に達する。
同様に、ＢＬＥＱ信号は、ラッチ信号ＳＤＮおよびＳＤ
Ｐを等化し、等化期間６５においてそれらの信号がプリ
チャージレベル６３に達するようにする。
【００２７】図２をも参照すると、正規化期間６２は電
圧回路２０の動作により増強される。ＳＤＰラッチ信号
線は先にＶDDに接続されていたので、Ｖ1 電圧をＶDD電
圧レベルへ引き上げる。その結果、Ｖ1 電圧は、ＶARY
ジェネレータ２２により生成される電圧ＶARY より上に
上昇する。ＯＰアンプＯＡ１の入力における電圧の差に
起因して、ＯＰアンプＯＡ１はトランジスタ２４をオン
とし、Ｖ1 をＶSSへ短絡させる。これによって、Ｖ1 の
容量性負荷が放電され、Ｖ1 が再びＶARY に等しくな
る。更に、ＯＰアンプＯＡ１はトランジスタ２４を再び
オフとし、Ｖ1 電圧レベルはＶARY 電圧レベルに安定す
る。
圧回路２０の動作により増強される。ＳＤＰラッチ信号
線は先にＶDDに接続されていたので、Ｖ1 電圧をＶDD電
圧レベルへ引き上げる。その結果、Ｖ1 電圧は、ＶARY
ジェネレータ２２により生成される電圧ＶARY より上に
上昇する。ＯＰアンプＯＡ１の入力における電圧の差に
起因して、ＯＰアンプＯＡ１はトランジスタ２４をオン
とし、Ｖ1 をＶSSへ短絡させる。これによって、Ｖ1 の
容量性負荷が放電され、Ｖ1 が再びＶARY に等しくな
る。更に、ＯＰアンプＯＡ１はトランジスタ２４を再び
オフとし、Ｖ1 電圧レベルはＶARY 電圧レベルに安定す
る。
【００２８】Ｖ1 がＶSSに引き下げられる効果は、セン
スアンプ領域に配置されたビット線部分における方がサ
ブアレイに配置されたビット線部分における方よりも顕
著である。例えば、ＢＬSA信号の電圧レベルは先にはＶ
DDに等しいかそれに近いレベルであったが、すぐにＶAR
Y に引き下げられる。しかし、電圧レベルが先にＶARY
のレベルに近かったＢＬWL信号の場合は、そのビット線
に接続されたメモリセルの容量性負荷が高いため、実質
的にその電圧レベルに留まる。
スアンプ領域に配置されたビット線部分における方がサ
ブアレイに配置されたビット線部分における方よりも顕
著である。例えば、ＢＬSA信号の電圧レベルは先にはＶ
DDに等しいかそれに近いレベルであったが、すぐにＶAR
Y に引き下げられる。しかし、電圧レベルが先にＶARY
のレベルに近かったＢＬWL信号の場合は、そのビット線
に接続されたメモリセルの容量性負荷が高いため、実質
的にその電圧レベルに留まる。
【００２９】図７は代表的なサブアレイＡのタイミング
図を示すものであるが、好適な実施形態では、各サブア
レイのタイミング図はその位置に依存している。例え
ば、デバイス１０の中心に最も近いサブアレイの行（図
１）としてサブアレイＡ1,1 を取り上げると、そのビッ
ト線の波形は、デバイスの中心から最も離れたサブアレ
イの行に属するサブアレイＡ1,n のビット線の波形とは
異なる。これは、ＶDDおよびＶSS電源線の負荷抵抗およ
び容量が、デバイスの中心から縁に向かうにつれて増大
するからである。その結果、ＯＶ1,1 回路はＯＶ1,n 回
路より大きなＶDDおよびＶSS電力を供給し、それによっ
て、サブアレイＡ1,1 のビット線上の信号はサブアレイ
Ａ1,n のビット線上の信号より速く分別される。
図を示すものであるが、好適な実施形態では、各サブア
レイのタイミング図はその位置に依存している。例え
ば、デバイス１０の中心に最も近いサブアレイの行（図
１）としてサブアレイＡ1,1 を取り上げると、そのビッ
ト線の波形は、デバイスの中心から最も離れたサブアレ
イの行に属するサブアレイＡ1,n のビット線の波形とは
異なる。これは、ＶDDおよびＶSS電源線の負荷抵抗およ
び容量が、デバイスの中心から縁に向かうにつれて増大
するからである。その結果、ＯＶ1,1 回路はＯＶ1,n 回
路より大きなＶDDおよびＶSS電力を供給し、それによっ
て、サブアレイＡ1,1 のビット線上の信号はサブアレイ
Ａ1,n のビット線上の信号より速く分別される。
【００３０】図８を参照すると、第１の実施形態におい
て、オーバードライブ期間６４はサブアレイＡ1,1 に対
して最適化されている。つまり、この実施形態におい
て、オーバードライブ期間６４はサブアレイＡ1,1 のビ
ット線ＢＬWLの信号のレベルが時点Ｐ１でＶARY のレベ
ルに達する丁度十分な長さとされている。しかし、この
実施形態において、サブアレイＡ1,n のビット線ＢＬWL
の信号のレベルは時点Ｐ２までＶARY のレベルに達しな
い。その結果、この実施形態はサブアレイＡ1,1につい
てはうまく機能するが、サブアレイＡ1,n についてはオ
ーバードライブの便益を十分に提供していない。
て、オーバードライブ期間６４はサブアレイＡ1,1 に対
して最適化されている。つまり、この実施形態におい
て、オーバードライブ期間６４はサブアレイＡ1,1 のビ
ット線ＢＬWLの信号のレベルが時点Ｐ１でＶARY のレベ
ルに達する丁度十分な長さとされている。しかし、この
実施形態において、サブアレイＡ1,n のビット線ＢＬWL
の信号のレベルは時点Ｐ２までＶARY のレベルに達しな
い。その結果、この実施形態はサブアレイＡ1,1につい
てはうまく機能するが、サブアレイＡ1,n についてはオ
ーバードライブの便益を十分に提供していない。
【００３１】図９を参照すると、第２の実施形態では、
オーバードライブ期間６６がサブアレイＡ1,n に対して
最適化されている。この実施形態では、遅延はサブアレ
イＡ1,n のビット線ＢＬWLの信号のレベルが時点Ｐ３で
ＶARY のレベルに達する丁度十分な長さとされている。
更に、この実施形態において、サブアレイＡ1,i のビッ
ト線ＢＬWLの信号のレベルも、時点Ｐ４で示されるよう
に、すぐにＶARY のレベルに達する。しかし、サブアレ
イＡ1,1 のビット線ＢＬSAの信号のオーバーシュートは
極端に高く、サブアレイＡ1,1 のビット線ＢＬWLの信号
のオーバーシュートはＶ1 のレベルよりも高い。その結
果、正規化の期間（図７）にＳＡＰ２1信号がサブアレ
イＡ1,1 のビット線ＢＬSAおよびＢＬWLの信号のレベル
を引き下げることは困難になる。ただし、図３に示すよ
うにＶ1 電源線にキャパシタＣを積極的に結合させＶ1
電源線の電圧レベルを安定化させれば、ビット線ＢＬSA
およびＢＬWLの信号のレベルを所望の期間内に急速に引
き下げることは可能である。
オーバードライブ期間６６がサブアレイＡ1,n に対して
最適化されている。この実施形態では、遅延はサブアレ
イＡ1,n のビット線ＢＬWLの信号のレベルが時点Ｐ３で
ＶARY のレベルに達する丁度十分な長さとされている。
更に、この実施形態において、サブアレイＡ1,i のビッ
ト線ＢＬWLの信号のレベルも、時点Ｐ４で示されるよう
に、すぐにＶARY のレベルに達する。しかし、サブアレ
イＡ1,1 のビット線ＢＬSAの信号のオーバーシュートは
極端に高く、サブアレイＡ1,1 のビット線ＢＬWLの信号
のオーバーシュートはＶ1 のレベルよりも高い。その結
果、正規化の期間（図７）にＳＡＰ２1信号がサブアレ
イＡ1,1 のビット線ＢＬSAおよびＢＬWLの信号のレベル
を引き下げることは困難になる。ただし、図３に示すよ
うにＶ1 電源線にキャパシタＣを積極的に結合させＶ1
電源線の電圧レベルを安定化させれば、ビット線ＢＬSA
およびＢＬWLの信号のレベルを所望の期間内に急速に引
き下げることは可能である。
【００３２】好適な実施形態に関して、図１０、特に、
実線の波形を参照すると、先の２つの実施形態の幾つか
の益が設計上の考慮によって実現されている。第１に、
図３および図４をも参照すると、ＳＡＥ１ドライバのサ
イズはＳＡＥ２ドライバのサイズよりも大きくされてい
る。それに加えて、図１１に示すようにＳＡＥ１信号線
の幅Ｌ1 はＳＡＥ２信号線の幅Ｌ2 よりも大きくされて
いる。このようにして、ＳＡＥ２信号線の抵抗はＳＡＥ
１信号線の抵抗よりも大きくされている。その結果、Ｓ
ＡＥ２信号線に対するＲ−Ｃ時定数（ｔRC）はＳＡＥ１
信号線に比べて大きい。よって、サブアレイＡ1,1 にお
いて、ＳＡＥ１信号がすばやく遷移し、そして、ＳＡＥ
２信号がすばやく遷移する。その結果、サブアレイＡ1,
1 に対するオーバードライブ期間６８は、図８のオーバ
ードライブ期間６４と同様、比較的短くなる。しかし、
ＳＡＥ２ドライバはＳＡＥ１ドライバより小さく、ＳＡ
Ｅ２信号線のＲＣ定数はＳＡＥ１信号線のＲＣ定数より
大きいため、サブアレイＡ1,n におけるＳＡＥ２信号は
ＳＡＥ１信号より遅く遷移する。その結果、サブアレイ
Ａ1,n に対するオーバードライブ期間７０は、図９のオ
ーバードライブ期間６６と同様、比較的長くなる。
実線の波形を参照すると、先の２つの実施形態の幾つか
の益が設計上の考慮によって実現されている。第１に、
図３および図４をも参照すると、ＳＡＥ１ドライバのサ
イズはＳＡＥ２ドライバのサイズよりも大きくされてい
る。それに加えて、図１１に示すようにＳＡＥ１信号線
の幅Ｌ1 はＳＡＥ２信号線の幅Ｌ2 よりも大きくされて
いる。このようにして、ＳＡＥ２信号線の抵抗はＳＡＥ
１信号線の抵抗よりも大きくされている。その結果、Ｓ
ＡＥ２信号線に対するＲ−Ｃ時定数（ｔRC）はＳＡＥ１
信号線に比べて大きい。よって、サブアレイＡ1,1 にお
いて、ＳＡＥ１信号がすばやく遷移し、そして、ＳＡＥ
２信号がすばやく遷移する。その結果、サブアレイＡ1,
1 に対するオーバードライブ期間６８は、図８のオーバ
ードライブ期間６４と同様、比較的短くなる。しかし、
ＳＡＥ２ドライバはＳＡＥ１ドライバより小さく、ＳＡ
Ｅ２信号線のＲＣ定数はＳＡＥ１信号線のＲＣ定数より
大きいため、サブアレイＡ1,n におけるＳＡＥ２信号は
ＳＡＥ１信号より遅く遷移する。その結果、サブアレイ
Ａ1,n に対するオーバードライブ期間７０は、図９のオ
ーバードライブ期間６６と同様、比較的長くなる。
【００３３】図３をまた参照すると、オーバードライブ
の期間を調整するために他の実施形態を用いることもで
きる。例えば、ＳＡＥ２信号の線部分ＬＰ1,ＬＰ2,…，
ＬＰn-1 において、図１２に示すように遅延回路ｄｌ1,
ｄｌ2,…，ｄｌn-1 が各ＳＡＣ回路の間に配置されてい
る。その結果、サブアレイＡ1,n でのＳＡＥ２信号はサ
ブアレイＡ1,1 でのＳＡＥ２信号より遅く遷移し、サブ
アレイＡ1,n に対するオーバードライブ期間７０は、サ
ブアレイＡ1,1 に対するオーバードライブ期間６８より
比較的長くなる。又、遅延回路を先述の実施形態と組み
合わせて用いることもできる。また、ビット線の電圧を
モニタする回路を設け、各サブアレイに対応したオーバ
ードライブ時間を調整することもできる。
の期間を調整するために他の実施形態を用いることもで
きる。例えば、ＳＡＥ２信号の線部分ＬＰ1,ＬＰ2,…，
ＬＰn-1 において、図１２に示すように遅延回路ｄｌ1,
ｄｌ2,…，ｄｌn-1 が各ＳＡＣ回路の間に配置されてい
る。その結果、サブアレイＡ1,n でのＳＡＥ２信号はサ
ブアレイＡ1,1 でのＳＡＥ２信号より遅く遷移し、サブ
アレイＡ1,n に対するオーバードライブ期間７０は、サ
ブアレイＡ1,1 に対するオーバードライブ期間６８より
比較的長くなる。又、遅延回路を先述の実施形態と組み
合わせて用いることもできる。また、ビット線の電圧を
モニタする回路を設け、各サブアレイに対応したオーバ
ードライブ時間を調整することもできる。
【００３４】再び図１０を参照すると、異なる長さのオ
ーバードライブ期間６８および７０の改善が、実線の波
形および破線の波形によって示されている。破線７２お
よび７４は、図９のＢＬSA（Ａ1,1)およびＢＬWL（Ａ1,
1)に対応する波形を示している。実線７３および７５は
好適な実施形態における実際の波形であるが、図８のＢ
ＬSA（Ａ1,1)およびＢＬWL（Ａ1,1)に対応する波形に類
似している。これは、オーバードライブ期間６８が図８
のオーバードライブ期間６４にほぼ等しいため、オーバ
ードライブ期間をサブアレイＡ1,1 に対して最適化する
ことの益がすべて維持されるからである。それに加え
て、破線７６および７８は、図８のＢＬSA（Ａ1,n)およ
びＢＬWL（Ａ1,n)に対応する波形を示している。実線７
７および７９は好適な実施形態における実際の波形であ
るが、図９のＢＬSA（Ａ1,n)およびＢＬWL（Ａ1,n)に対
応する波形に類似している。これは、オーバードライブ
期間７０が図９のオーバードライブ期間６６にほぼ等し
いため、オーバードライブ期間をサブアレイＡ1,n に対
して最適化することの益がすべて維持されるからであ
る。
ーバードライブ期間６８および７０の改善が、実線の波
形および破線の波形によって示されている。破線７２お
よび７４は、図９のＢＬSA（Ａ1,1)およびＢＬWL（Ａ1,
1)に対応する波形を示している。実線７３および７５は
好適な実施形態における実際の波形であるが、図８のＢ
ＬSA（Ａ1,1)およびＢＬWL（Ａ1,1)に対応する波形に類
似している。これは、オーバードライブ期間６８が図８
のオーバードライブ期間６４にほぼ等しいため、オーバ
ードライブ期間をサブアレイＡ1,1 に対して最適化する
ことの益がすべて維持されるからである。それに加え
て、破線７６および７８は、図８のＢＬSA（Ａ1,n)およ
びＢＬWL（Ａ1,n)に対応する波形を示している。実線７
７および７９は好適な実施形態における実際の波形であ
るが、図９のＢＬSA（Ａ1,n)およびＢＬWL（Ａ1,n)に対
応する波形に類似している。これは、オーバードライブ
期間７０が図９のオーバードライブ期間６６にほぼ等し
いため、オーバードライブ期間をサブアレイＡ1,n に対
して最適化することの益がすべて維持されるからであ
る。
【００３５】以上、本発明者によってなされた発明を実
施形態に基づき具体的に説明したが、本発明は前記実施
形態に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。
施形態に基づき具体的に説明したが、本発明は前記実施
形態に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。
【００３６】例えば、本発明のある特徴を用い、他の特
徴を用いないこともできる。例えば、ＶSSをマイナス方
向に越えた電圧を備えた低電圧（low-going)ビット線
を、制御された仕方でオーバードライブするために、別
の実施形態を実現することもできる。更に、本発明の範
囲を逸脱することなく、付加的なバッファ、ドライバ、
遅延回路、および、他の回路を例示的な実施形態に追加
することもできる。従って、本特許請求の範囲は、発明
の範囲を逸脱しない仕方で広く解釈することが適切であ
る。
徴を用いないこともできる。例えば、ＶSSをマイナス方
向に越えた電圧を備えた低電圧（low-going)ビット線
を、制御された仕方でオーバードライブするために、別
の実施形態を実現することもできる。更に、本発明の範
囲を逸脱することなく、付加的なバッファ、ドライバ、
遅延回路、および、他の回路を例示的な実施形態に追加
することもできる。従って、本特許請求の範囲は、発明
の範囲を逸脱しない仕方で広く解釈することが適切であ
る。
【００３７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３８】すなわち、センスアンプ動作の精度を維持
しながら、信号をオーバードライブすることによりすば
やく信号の分別を成し遂げることができる。
しながら、信号をオーバードライブすることによりすば
やく信号の分別を成し遂げることができる。
【図１】本発明の一実施形態である２５６ＭビットＤＲ
ＡＭのブロック図である。
ＡＭのブロック図である。
【図２】電圧源の回路図である。
【図３】図１の２５６ＭビットＤＲＡＭのアレイブロッ
クのブロック図である。
クのブロック図である。
【図４】図３のセンスアンプ遅延ユニットの回路図であ
る。
る。
【図５】図３の１つのセンスアンプ制御ユニットの回路
図である。
図である。
【図６】図３の１つのサブアレイの回路図である。
【図７】図４〜図６の回路のタイミング図である。
【図８】本発明によるオーバードライブ回路の第１の実
施形態のタイミング図である。
施形態のタイミング図である。
【図９】本発明によるオーバードライブ回路の第２の実
施形態のタイミング図である。
施形態のタイミング図である。
【図１０】本発明のオーバードライブ回路の好適な実施
形態のタイミング図である。
形態のタイミング図である。
【図１１】本発明のオーバードライブ回路の好適な実施
形態の一例を示す図である。
形態の一例を示す図である。
【図１２】本発明のオーバードライブ回路の好適な実施
形態の他の例を示す図である。
形態の他の例を示す図である。
１０ ＤＲＡＭ（デバイス） １２ａ，１２ｂ アドレスパッド １２ｃ，１２ｄ 電源パッド １４ アレイブロック １６ 列デコーダ １８ 行デコーダ ２０ 電圧回路 ２２ ＶARY ジェネレータ ２４ トランジスタ Ａ サブアレイ Ｂ メモリセル（ビット） ＢＬ，ＢＬＢ ビット線 ＳＡ センスアンプ領域 ＳＡＣ センスアンプ制御回路 ＳＡＤ センスアンプ遅延回路 ＯＶ オーバードライブ制御回路 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋葉 武定 アメリカ合衆国、テキサス州 75024、プ レーノ、プレストン・ロード 6900、 ＃3922 (72)発明者 橘川 五郎 アメリカ合衆国、テキサス州 75024、プ レーノ、プレストン・ロード 6900、 ＃3023 (72)発明者 ヒュー・マッカダムス アメリカ合衆国、テキサス州 75070、マ ッキニー、アールティー４・ボックス55 (54)【発明の名称】 半導体メモリ、回路のデータ信号を所望のレベルへ駆動するための装置、第１および第２の信号 を所望のレベルへ駆動するための回路、ダイナミックランダムアクセスメモリ構造、データ信号 を所望のレベルへ駆動する方法、および第１および第２の信号を所望のレベルへ駆動する方法
Claims (40)
- 【請求項１】 ビット線対と、 複数のワード線と、 各々が前記ビット線対を構成するビット線の一方および
前記複数のワード線の１つと結合された複数のダイナミ
ックメモリセルと、 １対のＰＭＯＳトランジスタと１対のＮＭＯＳトランジ
スタとを含むセンスアンプであって、該ＰＭＯＳトラン
ジスタの対および該ＮＭＯＳトランジスタの対の各々
は、共通に結合されたソースと、前記ビット線対にそれ
ぞれ結合されたドレインと、該ドレインに交差結合され
たゲートとをそれぞれ有するものであるセンスアンプ
と、 第１の電源端子と、 第２の電源端子と、 前記第１の電源端子と前記ＰＭＯＳトランジスタの対の
前記ソースとの間に結合された第１のスイッチトランジ
スタと、 前記第２の電源端子と前記ＰＭＯＳトランジスタの対の
前記ソースとの間に結合された第２のスイッチトランジ
スタと、 前記第１の電源端子に、前記第２の電源端子に供給され
る第２の電圧より低い第１の電圧を供給するための電圧
ジェネレータとを有する半導体メモリであって、 前記センスアンプは、前記複数のダイナミックメモリセ
ルから選択されたメモリセルについての情報に基づい
て、前記ビット線の対に対してハイ側の電圧とロウ側の
電圧を有する相補的な信号の対を供給し、 第１の期間において、前記第２のスイッチトランジスタ
がイネーブルとされるのに応じて、前記ハイ側の電圧が
前記第１の電圧よりも上に上昇させられ、 前記第１の期間に続く第２の期間において、前記第１の
スイッチトランジスタがイネーブルとされるのに応じ
て、前記ハイ側の電圧が下降させられ、それによって、
前記ハイ側の電圧が前記第１の電圧に設定されることを
特徴とする半導体メモリ。 - 【請求項２】 請求項１記載の半導体メモリであって、
前記電圧ジェネレータが前記ハイ側電圧を下降させるた
めの放電回路を有することを特徴とする半導体メモリ。 - 【請求項３】 請求項２記載の半導体メモリであって、
更に、 第３の電圧を受取るための第３の電源端子と、 前記第３の電源端子と前記ＮＭＯＳトランジスタの対の
前記ソースとの間に結合された第３のスイッチトランジ
スタとを有し、 前記第１および第２の期間において、前記第３のスイッ
チトランジスタがイネーブルとされるのに応じて、前記
ロウ側電圧が前記第３の電圧に設定されることを特徴と
する半導体メモリ。 - 【請求項４】 第１および第２の電源端子と、 各々が前記第１および第２の電源端子の対応する１つに
結合された第１端を有し、そして、各々が互いに同じ方
向に伸びる第１および第２の電源線と、 第１および第２のメモリブロックの各々が、複数の対の
ビット線と、複数のワード線と、複数のダイナミックメ
モリセルと、該複数の対のビット線にそれぞれ結合され
た複数のセンスアンプとを有し、該複数のセンスアンプ
の各々は、１対のＰＭＯＳトランジスタと、１対のＮＭ
ＯＳトランジスタとを有し、該ＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタの各対は、ソースが共通に結
合され、ドレインがビット線の対応する対にそれぞれ結
合され、ゲートが該ドレインにそれぞれ交差結合されて
いるものである第１および第２のメモリブロックと、 前記第１の電源線の第１の部分と前記第１のメモリブロ
ックの前記ＰＭＯＳトランジスタの対の前記ソースとの
間に結合された第１のスイッチトランジスタと、 前記第２の電源線の第２の部分と前記第１のメモリブロ
ックの前記ＰＭＯＳトランジスタの対の前記ソースとの
間に結合された第２のスイッチトランジスタと、 前記第１の電源線の第３の部分と前記第２のメモリブロ
ックの前記ＰＭＯＳトランジスタの対の前記ソースとの
間に結合された第３のスイッチトランジスタと、 前記第２の電源線の第４の部分と前記第２のメモリブロ
ックの前記ＰＭＯＳトランジスタの対の前記ソースとの
間に結合された第４のスイッチトランジスタと、 前記第１の電源端子に対して、前記第２の電源端子に供
給される第２の電圧より低い第１の電圧を提供するため
の電圧ジェネレータとを有する半導体メモリであって、 前記第１の電源線の前記第１の部分は、該第１の電源線
の前記第３の部分と前記第１の電源端子との間に配置さ
れ、 前記第２の電源線の前記第２の部分は、該第２の電源線
の前記第４の部分と前記第２の電源端子との間に配置さ
れ、 前記第１のメモリブロックにおける前記センスアンプの
各々は、前記第１のメモリブロックにおける前記複数の
ダイナミックメモリセルから選択されたメモリセルに格
納された情報に基づいて、対応するビット線の対に対し
てハイ側電圧およびロウ側電圧を有する１対の第１の相
補的信号を供給し、 第１の期間において、前記第１の相補的信号の対の前記
ハイ側電圧は、前記第２のスイッチトランジスタがイネ
ーブルとされるのに応じて前記第１の電圧より上に上昇
させられ、 前記第１の期間に続く第２の期間において、前記第１の
相補的信号の対の前記ハイ側の電圧は、前記第１のスイ
ッチトランジスタがイネーブルとされるのに応じて下降
させられ、それによって該ハイ側の電圧は前記第１の電
圧に設定されることを特徴とする半導体メモリ。 - 【請求項５】 請求項４記載の半導体メモリであって、 前記第２のメモリブロックの前記センスアンプの各々
は、該第２のメモリブロックの前記複数のダイナミック
メモリセルから選択されたメモリセルに格納されている
情報に基づいて、ビット線の対応する対に対してハイ側
電圧およびロウ側電圧を有する第２の相補的な信号の対
を提供し、 第３の期間において、前記第４のスイッチトランジスタ
がイネーブルとされるのに応じて、前記第２の相補的信
号の対の前記ハイ側電圧が上昇され、 前記第３の期間に続く第４の期間において、前記第３の
スイッチトランジスタがイネーブルとされるのに応じ
て、前記第２の相補的信号の対の前記ハイ側電圧が連続
的に上昇させられ、それによって、前記ハイ側の電圧が
前記第１の電圧に設定されることを特徴とする半導体メ
モリ。 - 【請求項６】 第１の期間に対するオーバードライブ電
圧でデータ信号をオーバードライブすることと、 第２の期間に対する第２の電圧でデータ信号を駆動する
こととからなる、データ信号を所望のレベルへ駆動する
方法であって、 第２の電圧でデータ信号を所望のレベルへ引き上げるも
のであることを特徴とする、データ信号を所望のレベル
へ駆動する方法。 - 【請求項７】 請求項６記載のデータ信号を所望のレベ
ルへ駆動する方法であって、前記オーバードライブ電圧
が前記所望のレベルを超えることを特徴とする、データ
信号を所望のレベルへ駆動する方法。 - 【請求項８】 請求項６記載のデータ信号を所望のレベ
ルへ駆動する方法であって、前記第１の期間が第１のイ
ネーブル信号によって開始させられ、前記第２の期間が
第２のイネーブル信号により開始させられることを特徴
とする、データ信号を所望のレベルへ駆動する方法。 - 【請求項９】 請求項８記載のデータ信号を所望のレベ
ルへ駆動する方法であって、前記データ信号がアンプ回
路で用いられ、前記第１および第２のイネーブル信号が
イネーブル回路によって生成され、前記第１の期間の長
さが該イネーブル回路に対する該アンプ回路の相対的な
位置に依存したものであることを特徴とする、データ信
号を所望のレベルへ駆動する方法。 - 【請求項１０】 第１および第２の信号を所望のレベル
へ駆動する方法であって、 第１の期間に前記第１の信号をオーバードライブ電圧で
オーバードライブすることと、 第２の期間に前記第２の信号を前記オーバードライブ電
圧でオーバードライブすることと、 第３の期間に前記第１の信号を第２の電圧で駆動するこ
とと、 第４の期間に前記第２の信号を前記第２の電圧で駆動す
ることとからなり、 前記第２の電圧は前記第１および第２の信号を前記所望
のレベルへ引き上げるものであることを特徴とする、第
１および第２の信号を所望のレベルへ駆動する方法。 - 【請求項１１】 請求項１０記載の第１および第２の信
号を所望のレベルへ駆動する方法であって、前記オーバ
ードライブ電圧が前記第１の信号を前記所望のレベル以
上へ引き上げることを特徴とする、第１および第２の信
号を所望のレベルへ駆動する方法。 - 【請求項１２】 請求項１０記載の第１および第２の信
号を所望のレベルへ駆動する方法であって、前記第１お
よび第２の期間が第１のイネーブル信号により開始させ
られ、第２のイネーブル信号により終了させられ、前記
第３および第４の期間は該第２のイネーブル信号により
開始させられることを特徴とする、第１および第２の信
号を所望のレベルへ駆動する方法。 - 【請求項１３】 請求項１２記載の第１および第２の信
号を所望のレベルへ駆動する方法であって、前記第１お
よび第２の信号が第１および第２の信号回路で用いら
れ、前記イネーブル信号がイネーブル信号回路によって
生成され、前記第１および第２の期間の長さが前記イネ
ーブル信号回路に対する前記第１の信号回路の相対的な
位置に依存したものであり、前記第３および第４の期間
の長さが前記イネーブル信号回路に対する前記第２の信
号回路の相対的な位置に依存したものであることを特徴
とする、第１および第２の信号を所望のレベルへ駆動す
る方法。 - 【請求項１４】 請求項１２記載の第１および第２の信
号を所望のレベルへ駆動する方法であって、前記第１お
よび第２の期間の長さが異なることを特徴とする、第１
および第２の信号を所望のレベルへ駆動する方法。 - 【請求項１５】 請求項１４記載の第１および第２の信
号を所望のレベルへ駆動する方法であって、前記第１の
信号が前記第１および第２の期間をほぼ同時に開始さ
せ、前記第２の信号が該第１の期間を終了させた後に該
第２の信号が該第２の期間を終了させることを特徴とす
る、第１および第２の信号を所望のレベルへ駆動する方
法。 - 【請求項１６】 請求項１５記載の第１および第２の信
号を所望のレベルへ駆動する方法であって、前記第１お
よび第２の信号は第１および第２の回路でそれぞれ用い
られ、前記第１の期間の長さと前記第２の期間の長さと
の時間的な差が該第１および第２の回路の相対的な位置
に依存したものであることを特徴とする、第１および第
２の信号を所望のレベルへ駆動する方法。 - 【請求項１７】 請求項１２記載の第１および第２の信
号を所望のレベルへ駆動する方法であって、前記第３お
よび第４の期間の第１の部分では前記第２の電圧が前記
所望のレベルより小さく、該第３および第４の期間の残
りの部分では該所望のレベルに等しいことを特徴とす
る、第１および第２の信号を所望のレベルへ駆動する方
法。 - 【請求項１８】 回路のデータ信号を所望のレベルへ駆
動するための装置であって、第１の期間に該データ信号
をオーバードライブ電圧でオーバードライブするための
手段と、該データ信号を所望のレベルへ引き下げるため
に第２の期間に該データ信号を第２の電圧で駆動するた
めの手段とを有することを特徴とする、回路のデータ信
号を所望のレベルへ駆動するための装置。 - 【請求項１９】 請求項１８記載の回路のデータ信号を
所望のレベルへ駆動するための装置であって、前記デー
タ信号を前記オーバードライブ電圧でオーバードライブ
するための前記手段が該信号を前記所望のレベル以上に
引き上げるものであることを特徴とする、回路のデータ
信号を所望のレベルへ駆動するための装置。 - 【請求項２０】 請求項１８記載の回路のデータ信号を
所望のレベルへ駆動するための装置であって、更に、前
記第１の期間を開始させるための第１のイネーブル信号
と、該第１の期間を終了させ前記第２の期間を開始させ
るための第２のイネーブル信号とを有することを特徴と
する、回路のデータ信号を所望のレベルへ駆動するため
の装置。 - 【請求項２１】 請求項２０記載の回路のデータ信号を
所望のレベルへ駆動するための装置であって、更に、前
記第１および第２のイネーブル信号を生成するためのイ
ネーブル回路を有し、該第２のイネーブル信号の生成の
タイミングが該イネーブル回路の位置とデータ回路の位
置との間の距離に依存するものであることを特徴とす
る、回路のデータ信号を所望のレベルへ駆動するための
装置。 - 【請求項２２】 第１および第２の信号を所望のレベル
へ駆動するための回路であって、第１の期間に該第１の
信号をオーバードライブ電圧でオーバードライブするた
めの手段と、第２の期間に該第２の信号をオーバードラ
イブ電圧でオーバードライブするための手段と、第３の
期間に前記第１の信号を第２の電圧で駆動するための手
段と、第４の期間に前記第２の信号を前記第２の電圧で
駆動するための手段とを有し、前記第２の電圧で駆動す
るための前記手段が前記第１および第２の信号を前記所
望のレベルへ引き下げるものであることを特徴とする、
第１および第２の信号を所望のレベルへ駆動するための
回路。 - 【請求項２３】 請求項２２記載の第１および第２の信
号を所望のレベルへ駆動するための回路であって、オー
バードライブ電圧でオーバードライブするための前記手
段が前記第１および第２の信号を所望のレベルより上に
引き上げるものであることを特徴とする、第１および第
２の信号を所望のレベルへ駆動するための回路。 - 【請求項２４】 請求項２２記載の第１および第２の信
号を所望のレベルへ駆動するための回路であって、更
に、前記第１および第２の期間を開始させるための第１
のイネーブル信号を生成するための手段と、該第１およ
び第２の期間を終了させ、前記第３および第４の期間を
開始させるための第２のイネーブル信号を生成するため
の手段とを有することを特徴とする、第１および第２の
信号を所望のレベルへ駆動するための回路。 - 【請求項２５】 請求項２４記載の第１および第２の信
号を所望のレベルへ駆動するための回路であって、前記
第１の信号をオーバードライブするための前記手段およ
び前記第２の信号をオーバードライブするための前記手
段が同一の回路のものであって、前記第１の期間の長さ
が前記第２の期間の長さよりも長いことを特徴とする、
第１および第２の信号を所望のレベルへ駆動するための
回路。 - 【請求項２６】 請求項２５記載の第１および第２の信
号を所望のレベルへ駆動するための回路であって、前記
第１および第２の期間の長さの差が、前記第１の信号を
オーバードライブするための前記手段および前記第２の
信号をオーバードライブするための前記手段の、第１の
イネーブル信号を生成するための前記手段に対する位置
に依存するものであることを特徴とする、第１および第
２の信号を所望のレベルへ駆動するための回路。 - 【請求項２７】 請求項２６記載の第１および第２の信
号を所望のレベルへ駆動するための回路であって、前記
第１の信号が前記第１および第２の期間をほぼ同時に開
始させ、前記第２の信号が該第１の期間を終了させてか
ら該第２の信号が該第２の期間を終了させることを特徴
とする、第１および第２の信号を所望のレベルへ駆動す
るための回路。 - 【請求項２８】 請求項２７記載の第１および第２の信
号を所望のレベルへ駆動するための回路であって、前記
第１の期間の終了と前記第２の期間との間の時間の長さ
が前記第１および第２の信号の配置により決定されるこ
とを特徴とする、第１および第２の信号を所望のレベル
へ駆動するための回路。 - 【請求項２９】 請求項２４記載の第１および第２の信
号を所望のレベルへ駆動するための回路であって、前記
第３および第４の期間の第１の部分において前記第２の
電圧が前記所望のレベルより小さく、該第３および第４
の期間の残りの部分において該所望のレベルに等しいこ
とを特徴とする、第１および第２の信号を所望のレベル
へ駆動するための回路。 - 【請求項３０】 ダイナミックランダムアクセスメモリ
構造であって、 ＶDD電圧レベルを供給する手段と、 ＶSS電圧レベルを供給する手段と、 Ｖ1 電圧レベルを供給するための電圧回路と、 第１の電圧レベルの信号を通す第１のビット線と、 第２の電圧レベルの信号を通す第２のビット線と、 前記第１の電圧レベルの信号をＶ1 電圧レベルへ駆動す
るために前記第１のビット線に接続された第１のセンス
アンプ回路と、 前記第２の電圧レベルの信号をＶ1 電圧レベルへ駆動す
るために前記第２のビット線に接続された第２のセンス
アンプ回路と、 制御回路であって、第１の期間に前記第１のセンスアン
プ回路をＶDD電圧レベルでオーバードライブする手段
と、第２の期間に前記第２のセンスアンプ回路をＶDD電
圧レベルでオーバードライブする手段と、第３の期間に
前記第１のビット線を可変電圧レベルで駆動する手段
と、第４の期間に前記第２のビット線を可変電圧レベル
で駆動する手段とを有する制御回路とを有し、 前記第１および第２のビット線上の前記電圧レベルの信
号が、前記第１および第２の期間にＶ1 電圧レベル以上
に駆動され、前記第３および第４の期間にＶ1電圧レベ
ルへ駆動されるものであることを特徴とするダイナミッ
クランダムアクセスメモリ構造。 - 【請求項３１】 請求項３０記載のダイナミックランダ
ムアクセスメモリ構造であって、前記制御回路は、更
に、前記第１および第２の期間を開始させるための第１
のイネーブル信号と、該第１および第２の期間を終了さ
せ前記第３および第４の期間を開始させるための第２の
イネーブル信号とを生成するためのイネーブル回路を有
することを特徴とするダイナミックランダムアクセスメ
モリ構造。 - 【請求項３２】 請求項３１記載のダイナミックランダ
ムアクセスメモリ構造であって、前記制御回路におい
て、前記第１および第３の期間の各長さが前記イネーブ
ル回路に対する前記第１のセンスアンプ回路の相対的な
位置に依存し、前記第２および第４の期間の各長さが前
記イネーブル回路に対する前記第２のセンスアンプ回路
の相対的な位置に依存することを特徴とするダイナミッ
クランダムアクセスメモリ構造。 - 【請求項３３】 請求項３２記載のダイナミックランダ
ムアクセスメモリ構造であって、前記制御回路におい
て、前記第１および第２の期間の長さが異なっているこ
とを特徴とするダイナミックランダムアクセスメモリ構
造。 - 【請求項３４】 請求項３３記載のダイナミックランダ
ムアクセスメモリ構造であって、前記制御回路におい
て、前記第１の信号が前記第１および第２の期間をほぼ
同時に開始させ、前記第２の信号が該第１の期間を終了
させた後に該第２の信号が該第２の期間を終了させるこ
とを特徴とするダイナミックランダムアクセスメモリ構
造。 - 【請求項３５】 請求項３４記載のダイナミックランダ
ムアクセスメモリ構造であって、前記制御回路におい
て、前記第１の期間の終了と前記第２の期間との間の時
間の長さが前記第１および第２のビット線の位置により
決定されることを特徴とするダイナミックランダムアク
セスメモリ構造。 - 【請求項３６】 請求項３１記載のダイナミックランダ
ムアクセスメモリ構造であって、前記制御回路におい
て、前記第３および第４の期間の第１の部分では前記Ｖ
1 電圧レベルが所望のレベルより小さく、該第３および
第４の期間の残りの部分では該所望のレベルに等しいこ
とを特徴とするダイナミックランダムアクセスメモリ構
造。 - 【請求項３７】 請求項１記載の半導体メモリにおい
て、 前記複数対のビット線はそれぞれ前記ダイナミックメモ
リセルが結合される第１の側と前記１対のＰＭＯＳトラ
ンジスタのドレインが結合される第２の側とに分かれ、 前記ビット線対の第１の側と第２の側との間に設けられ
た１対のスイッチトランジスタを有し、 前記第１の期間に前記１対のスイッチトランジスタがオ
ン状態とされることにより、前記ビット線対の第１の側
において、前記ハイ側の電圧が前記第１の電圧よりも高
く上昇することを特徴とする半導体メモリ。 - 【請求項３８】 請求項５記載の半導体メモリにおい
て、 前記第３の期間は前記第１の期間より長いことを特徴と
する半導体メモリ。 - 【請求項３９】 請求項３８記載の半導体メモリにおい
て、 前記第１の期間と前記第３の期間の開始時間は実質的に
等しいことを特徴とする半導体メモリ。 - 【請求項４０】 請求項３９記載の半導体メモリにおい
て、 前記第１および第２のメモリブロックの各ビット線対は
ダイナミックメモリセルが結合される第１の側とセンス
アンプの前記１対のＰＭＯＳトランジスタが結合される
第２の側とに分かれ、 前記ビット線対の第１の側と第２の側との間に設けられ
た１対のスイッチトランジスタを有し、該１対のスイッ
チトランジスタは前記第１、第２、第３および第４の期
間、オン状態とされ、 前記第１、第２、第３および第４の期間、ビット線対の
第１の側において、前記ハイ側の電圧が前記第１の電圧
以下にされることを特徴とする半導体メモリ。
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|---|---|---|---|
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1997
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