JPH09205187A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
- Publication number
- JPH09205187A JPH09205187A JP8032925A JP3292596A JPH09205187A JP H09205187 A JPH09205187 A JP H09205187A JP 8032925 A JP8032925 A JP 8032925A JP 3292596 A JP3292596 A JP 3292596A JP H09205187 A JPH09205187 A JP H09205187A
- Authority
- JP
- Japan
- Prior art keywords
- convex portion
- semiconductor device
- gate
- semiconductor substrate
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 縦チャネル型半導体装置を用いた不揮発生メ
モリー装置およびその作製方法を提供する。 【構成】 半導体基板をエッチングすることにより、凸
部を形成する。さらに、凸部を覆って第１の導電性被膜
を形成し、これに異方性エッチングを施すことによりフ
ローティングゲイトとなるべき被膜を前記凸部側面に形
成する。そして、選択的酸化技術によって、素子分離を
おこなった後に、第２の導電性被膜を形成し、やはり異
方性エッチングを施すことにより、前記凸部の側面にコ
ントロールゲイトを形成する。その際に、凸部の必要な
部分にマスクを形成し、第２の導電性被膜のエッチング
によってプレーナー型ＭＯＳトランジスタのゲイトや配
線とする。かくして、不揮発性メモリーを形成する。特
にプレーナー型ＭＯＳトランジスタを選択トランジス
タ、縦チャネル型トランジスタをメモリーセルとしたＮ
ＡＮＤ型回路を構成する。
モリー装置およびその作製方法を提供する。 【構成】 半導体基板をエッチングすることにより、凸
部を形成する。さらに、凸部を覆って第１の導電性被膜
を形成し、これに異方性エッチングを施すことによりフ
ローティングゲイトとなるべき被膜を前記凸部側面に形
成する。そして、選択的酸化技術によって、素子分離を
おこなった後に、第２の導電性被膜を形成し、やはり異
方性エッチングを施すことにより、前記凸部の側面にコ
ントロールゲイトを形成する。その際に、凸部の必要な
部分にマスクを形成し、第２の導電性被膜のエッチング
によってプレーナー型ＭＯＳトランジスタのゲイトや配
線とする。かくして、不揮発性メモリーを形成する。特
にプレーナー型ＭＯＳトランジスタを選択トランジス
タ、縦チャネル型トランジスタをメモリーセルとしたＮ
ＡＮＤ型回路を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の高集
積化技術に関する。本発明では、特に電界効果型素子に
関して、高集積化に適した半導体装置を提案し、その作
製方法について述べる。本発明による半導体装置は、特
にフローテイングゲイトを有する不揮発性半導体メモリ
ー装置に使用される。
積化技術に関する。本発明では、特に電界効果型素子に
関して、高集積化に適した半導体装置を提案し、その作
製方法について述べる。本発明による半導体装置は、特
にフローテイングゲイトを有する不揮発性半導体メモリ
ー装置に使用される。
【０００２】
【従来の技術】従来の半導体装置は、平面的に形成され
た。例えば、電界効果型素子（ＭＯＳ型（もしくはＭＩ
Ｓ型）電界効果型トランジスタ（ＦＥＴ））の例では、
ソース、ドレイン、チャネルを概略平面的に配置し、ド
レイン電流が基板に平行に流れるような構造とされた。
しかし、このような平面的（プレーナー型）素子におい
ては、素子面積の縮小には自ずと限度がある。このた
め、より高集積化を図るためには、プレーナー型素子を
多層に形成する技術や素子の構造自体を非平面的とする
ことが検討されている。後者の例としては、本発明人ら
の提案した縦チャネル型ＭＯＳＦＥＴ（特開平６−１３
６２７）等がある。これは、ソースの上方（もしくは下
方）にドレインを配置し、ドレイン電流が概略垂直に流
れるようにしたものである。このような構造によって素
子の高集積化が図れる。
た。例えば、電界効果型素子（ＭＯＳ型（もしくはＭＩ
Ｓ型）電界効果型トランジスタ（ＦＥＴ））の例では、
ソース、ドレイン、チャネルを概略平面的に配置し、ド
レイン電流が基板に平行に流れるような構造とされた。
しかし、このような平面的（プレーナー型）素子におい
ては、素子面積の縮小には自ずと限度がある。このた
め、より高集積化を図るためには、プレーナー型素子を
多層に形成する技術や素子の構造自体を非平面的とする
ことが検討されている。後者の例としては、本発明人ら
の提案した縦チャネル型ＭＯＳＦＥＴ（特開平６−１３
６２７）等がある。これは、ソースの上方（もしくは下
方）にドレインを配置し、ドレイン電流が概略垂直に流
れるようにしたものである。このような構造によって素
子の高集積化が図れる。
【０００３】
【発明が解決しようする課題】上述の特開平６−１３６
２７は不揮発性半導体メモリーに関するものであった。
すなわち、フローティングゲイト、およびコントロール
ゲイトを異方性エッチング法によって、半導体基板上に
形成された凸部の側面に形成させることを特徴としてい
た。しかし、基本的な素子構造が示されるのみであっ
た。本発明はこのような構造の素子についてより最適な
構造、作製方法を提供し、かつ、ＮＡＮＤ型の不揮発性
メモリーについても好ましい形態を開示することを目的
とする。
２７は不揮発性半導体メモリーに関するものであった。
すなわち、フローティングゲイト、およびコントロール
ゲイトを異方性エッチング法によって、半導体基板上に
形成された凸部の側面に形成させることを特徴としてい
た。しかし、基本的な素子構造が示されるのみであっ
た。本発明はこのような構造の素子についてより最適な
構造、作製方法を提供し、かつ、ＮＡＮＤ型の不揮発性
メモリーについても好ましい形態を開示することを目的
とする。
【０００４】
【課題を解決するための手段】本発明における半導体装
置の作製方法は下記の工程を有する。 半導体基板をエッチングして、凸部を形成する工程 前記半導体基板の露出表面に絶縁被膜を形成する工程 第１の導電性被膜を形成する工程 前記第１の導電性被膜を異方性エッチング法によりエ
ッチングすることにより、前記凸部の側面にフローティ
ングゲイトとなるべき被膜を形成する工程
置の作製方法は下記の工程を有する。 半導体基板をエッチングして、凸部を形成する工程 前記半導体基板の露出表面に絶縁被膜を形成する工程 第１の導電性被膜を形成する工程 前記第１の導電性被膜を異方性エッチング法によりエ
ッチングすることにより、前記凸部の側面にフローティ
ングゲイトとなるべき被膜を形成する工程
【０００５】前記フローティングゲイトの表面に絶縁
被膜を形成する工程 半導体基板および／もしくは第１の導電性被膜を選択
的に酸化して素子分離用の酸化物を得る工程 第２の導電性被膜を形成する工程 第２の導電性被膜に選択的にマスクを形成する工程 前記第２の導電性被膜を異方性エッチング法によりエ
ッチングすることにより、前記凸部の側面に、前記フロ
ーティングゲイトを覆って、コントロールゲイトを形成
すると同時に、プレーナー型ＭＯＳトランジスタのゲイ
トを得る工程
被膜を形成する工程 半導体基板および／もしくは第１の導電性被膜を選択
的に酸化して素子分離用の酸化物を得る工程 第２の導電性被膜を形成する工程 第２の導電性被膜に選択的にマスクを形成する工程 前記第２の導電性被膜を異方性エッチング法によりエ
ッチングすることにより、前記凸部の側面に、前記フロ
ーティングゲイトを覆って、コントロールゲイトを形成
すると同時に、プレーナー型ＭＯＳトランジスタのゲイ
トを得る工程
【０００６】ここで、工程は、工程との間でも、
工程との間でもよい。また、一導電形型を付与する
不純物を拡散させる工程（ドーピング工程）は、工程
以後におこなうことが望ましい。かくすることにより、
プレーナー型ＭＯＳＦＥＴのソース、ドレイン（不純物
領域）をゲイトに対して自己整合的に形成することがで
きるからである。さらには、公知の技術と同様に多層配
線を実施するためには、工程の後に、層間絶縁物を形
成して、上層配線を形成すればよい。工程において
は、いわゆる局所的酸化法（ＬＯＣＯＳ）を用いてもよ
いし、それを発展させた技術を用いてもよい。工程お
よびにおける絶縁被膜の形成方法としては、熱酸化
法、熱窒化法を用いてもよいし、気相成膜法によっても
よい。
工程との間でもよい。また、一導電形型を付与する
不純物を拡散させる工程（ドーピング工程）は、工程
以後におこなうことが望ましい。かくすることにより、
プレーナー型ＭＯＳＦＥＴのソース、ドレイン（不純物
領域）をゲイトに対して自己整合的に形成することがで
きるからである。さらには、公知の技術と同様に多層配
線を実施するためには、工程の後に、層間絶縁物を形
成して、上層配線を形成すればよい。工程において
は、いわゆる局所的酸化法（ＬＯＣＯＳ）を用いてもよ
いし、それを発展させた技術を用いてもよい。工程お
よびにおける絶縁被膜の形成方法としては、熱酸化
法、熱窒化法を用いてもよいし、気相成膜法によっても
よい。
【０００７】工程によって成膜される第１の導電性被
膜とは、エッチング工程の後にフローティングゲイト
となる被膜である。一般に工程の異方性エッチングの
結果、１つの凸部の１側面には、連続的な第１の導電性
被膜が残される。しかしながら、この１つの側面に複数
の素子を形成する場合には、フローティングゲイトは各
素子ごとに分離される（絶縁される）必要がある。工程
は、素子分離用の酸化物を形成すると同時に、フロー
ティングゲイトを各素子ごとに分離するためのものでも
ある。
膜とは、エッチング工程の後にフローティングゲイト
となる被膜である。一般に工程の異方性エッチングの
結果、１つの凸部の１側面には、連続的な第１の導電性
被膜が残される。しかしながら、この１つの側面に複数
の素子を形成する場合には、フローティングゲイトは各
素子ごとに分離される（絶縁される）必要がある。工程
は、素子分離用の酸化物を形成すると同時に、フロー
ティングゲイトを各素子ごとに分離するためのものでも
ある。
【０００８】先に工程は、工程との間でも、と
の間にあってもよい旨を述べたが、以下では、簡単に
それぞれのケースについて検討する。まず、工程と
の間にある場合には、素子分離用の酸化物によって、第
一の被膜が先に分断され、その後、工程によって、凸
部の側面に形成されるので、結果的には、素子ごとに分
断されたフローティングゲイトを得ることができる。
又、工程との間にある場合は、選択酸化において、
酸化マスク（通常窒化珪素が用いられる）が半導体基
板、第一の導電性被膜と直接接触するので、剥離の危険
があるが、実施不可能ではない。このような、理由から
工程の位置は工程との間でも、工程との間で
もよい。
の間にあってもよい旨を述べたが、以下では、簡単に
それぞれのケースについて検討する。まず、工程と
の間にある場合には、素子分離用の酸化物によって、第
一の被膜が先に分断され、その後、工程によって、凸
部の側面に形成されるので、結果的には、素子ごとに分
断されたフローティングゲイトを得ることができる。
又、工程との間にある場合は、選択酸化において、
酸化マスク（通常窒化珪素が用いられる）が半導体基
板、第一の導電性被膜と直接接触するので、剥離の危険
があるが、実施不可能ではない。このような、理由から
工程の位置は工程との間でも、工程との間で
もよい。
【０００９】以上は本発明の一般的な作製方法について
の記述であったが、次に特殊な場合について述べる。本
発明の有望な応用例であるＮＡＮＤ型不揮発性メモリー
の構成に本発明の作製工程を適応させる際に注意しなけ
ればならないのは、素子の分離技術に関するものであ
る。特開平６−１３６２７は、ＮＡＮＤ型回路に限定し
たものではなかった。ＮＡＮＤ型回路は、従来のマトリ
クス型回路に比べてメモリーセルあたりの上層配線（Ｎ
ＡＮＤ型の場合はビット線、必要によってはアース線も
含む）とのコンタクトを減らすことができる。
の記述であったが、次に特殊な場合について述べる。本
発明の有望な応用例であるＮＡＮＤ型不揮発性メモリー
の構成に本発明の作製工程を適応させる際に注意しなけ
ればならないのは、素子の分離技術に関するものであ
る。特開平６−１３６２７は、ＮＡＮＤ型回路に限定し
たものではなかった。ＮＡＮＤ型回路は、従来のマトリ
クス型回路に比べてメモリーセルあたりの上層配線（Ｎ
ＡＮＤ型の場合はビット線、必要によってはアース線も
含む）とのコンタクトを減らすことができる。
【００１０】通常のＮＡＮＤ型回路では、単位メモリー
ブロックは４個以上、好ましくは８個以上のメモリーセ
ル（メモリートランジスタ）から構成されており、これ
らは直列に接続されている。また、各ブロックには、メ
モリーセルを挟んで少なくとも２個の選択トランジスタ
が設けられている。そして、ビット線とのコンタクト
は、各選択トランジスタのソースについて１個づつ、す
なわち、各ブロックあたり２個である。隣接するブロッ
クとのコンタクトを共有させることにより各ブロックあ
たり１個とすることもできる。１つのブロックが４個、
８個のメモリーセルからできている場合は、コンタクト
数はメモリーセルあたり１／４、１／８である。
ブロックは４個以上、好ましくは８個以上のメモリーセ
ル（メモリートランジスタ）から構成されており、これ
らは直列に接続されている。また、各ブロックには、メ
モリーセルを挟んで少なくとも２個の選択トランジスタ
が設けられている。そして、ビット線とのコンタクト
は、各選択トランジスタのソースについて１個づつ、す
なわち、各ブロックあたり２個である。隣接するブロッ
クとのコンタクトを共有させることにより各ブロックあ
たり１個とすることもできる。１つのブロックが４個、
８個のメモリーセルからできている場合は、コンタクト
数はメモリーセルあたり１／４、１／８である。
【００１１】これに対し、通常のマトリクス型メモリー
回路では、各メモリーセルあたり少なくとも１個のコン
タクトが必要とされる。このようにコンタクトが多いこ
とは回路の高集積化という観点からは不利である。本発
明をＮＡＮＤ型回路に適用するには、まず、工程にお
いて、ワード線と概略垂直な方向に素子分離用の複数の
酸化物を形成することが要求される。もちろん、工程
においては、ワード線に平行な方向に溝を形成し、すな
わち、線状の凸部を得ることが必要である。
回路では、各メモリーセルあたり少なくとも１個のコン
タクトが必要とされる。このようにコンタクトが多いこ
とは回路の高集積化という観点からは不利である。本発
明をＮＡＮＤ型回路に適用するには、まず、工程にお
いて、ワード線と概略垂直な方向に素子分離用の複数の
酸化物を形成することが要求される。もちろん、工程
においては、ワード線に平行な方向に溝を形成し、すな
わち、線状の凸部を得ることが必要である。
【００１２】素子分離は直列するメモリーセルや選択ト
ランジスタ間には不要であるが、そうでないトランジス
タ間には必要である。したがって、工程の素子分離用
の絶縁物は各トランジスタ列ごとに同じ間隔で形成され
る。また、本発明では素子は１つの線状の凸部の側面に
２つ形成されるので、１つの線状の凸部につき、ワード
線が２本形成される。そして、ワード線とトランジスタ
列は交差するので、素子分離用の絶縁物と線状の凸部
（あるいは溝）は交差する。
ランジスタ間には不要であるが、そうでないトランジス
タ間には必要である。したがって、工程の素子分離用
の絶縁物は各トランジスタ列ごとに同じ間隔で形成され
る。また、本発明では素子は１つの線状の凸部の側面に
２つ形成されるので、１つの線状の凸部につき、ワード
線が２本形成される。そして、ワード線とトランジスタ
列は交差するので、素子分離用の絶縁物と線状の凸部
（あるいは溝）は交差する。
【００１３】次に、ＮＡＮＤ型回路においては、メモリ
ーセル以外に選択トランジスタ（フローティングゲイト
を有さない通常の構造のトランジスタ）も必要とされ
る。本発明においてはプレーナー型ＭＯＳＦＥＴを選択
トランジスタに用いればよい。プレーナー型ＭＯＳＦＥ
Ｔの形成される部分の第１の導電性被膜は、工程によ
ってエッチングされるので、プレーナー型ＭＯＳＦＥＴ
は全て通常のトランジスタ（フローティングゲイトを有
さないトランジスタ）となる。
ーセル以外に選択トランジスタ（フローティングゲイト
を有さない通常の構造のトランジスタ）も必要とされ
る。本発明においてはプレーナー型ＭＯＳＦＥＴを選択
トランジスタに用いればよい。プレーナー型ＭＯＳＦＥ
Ｔの形成される部分の第１の導電性被膜は、工程によ
ってエッチングされるので、プレーナー型ＭＯＳＦＥＴ
は全て通常のトランジスタ（フローティングゲイトを有
さないトランジスタ）となる。
【００１４】選択トランジスタの不純物領域はビット線
やアース線とコンタクトすることが求められる。このた
め、選択トランジスタは、溝の部分よりも、凸部表面に
設ける方が、コンタクトホールを形成する上で有利であ
る。プレーナー型ＭＯＳＦＥＴの作製については、後述
する方法にしたがえばよい。選択トランジスタをプレー
ナー型トランジスタとすることにより、縦チャネル型素
子の形成される凸部においてはコンタクトを形成する必
要がない。このことは以下の点で有利である。すなわ
ち、このようなコンタクトの必要のない凸部の幅は最小
デザインルールで設計すればよい。もし、コンタクトの
必要があれば、。その幅は、少なくとも最小デザインル
ールの２倍は必要とされるであろう。
やアース線とコンタクトすることが求められる。このた
め、選択トランジスタは、溝の部分よりも、凸部表面に
設ける方が、コンタクトホールを形成する上で有利であ
る。プレーナー型ＭＯＳＦＥＴの作製については、後述
する方法にしたがえばよい。選択トランジスタをプレー
ナー型トランジスタとすることにより、縦チャネル型素
子の形成される凸部においてはコンタクトを形成する必
要がない。このことは以下の点で有利である。すなわ
ち、このようなコンタクトの必要のない凸部の幅は最小
デザインルールで設計すればよい。もし、コンタクトの
必要があれば、。その幅は、少なくとも最小デザインル
ールの２倍は必要とされるであろう。
【００１５】本発明を用いて半導体装置を作製する場合
において、選択トランジスタ以外にも、周辺回路等にお
いて、一部の素子は従来のプレーナー型によって構成す
ることが必要とされる場合も考えられる。また、原理的
に本発明では、凸部の側面以外の第２の導電性被膜は全
てエッチングされてしまうので、そのままでは、コント
ロールゲイトと上層配線とのコンタクトを形成すること
すら困難である。したがって、このような目的のため
に、工程が要求される。
において、選択トランジスタ以外にも、周辺回路等にお
いて、一部の素子は従来のプレーナー型によって構成す
ることが必要とされる場合も考えられる。また、原理的
に本発明では、凸部の側面以外の第２の導電性被膜は全
てエッチングされてしまうので、そのままでは、コント
ロールゲイトと上層配線とのコンタクトを形成すること
すら困難である。したがって、このような目的のため
に、工程が要求される。
【００１６】その工程の後に、工程による異方性エッ
チングをおなうと、該マスクの形成された部分はエッチ
ングされない。すなわち、工程の結果、凸部の側面、
もしくは、マスクの部分以外の第２の導電性被膜はエッ
チングされてしまう。プレーナー型ＭＯＳＦＥＴのゲイ
ト・配線や、コントロールゲイトの最終端のコンタクト
形成部はマスクすべき部分である。
チングをおなうと、該マスクの形成された部分はエッチ
ングされない。すなわち、工程の結果、凸部の側面、
もしくは、マスクの部分以外の第２の導電性被膜はエッ
チングされてしまう。プレーナー型ＭＯＳＦＥＴのゲイ
ト・配線や、コントロールゲイトの最終端のコンタクト
形成部はマスクすべき部分である。
【００１７】そして、該プレーナー型ＭＯＳＦＥＴのソ
ース、ドレインの形成は、そのゲイトの形成された後、
すなわち、工程の後におこなえばよい。なお、ドーピ
ング工程において、ソース、ドレインの実効的な深さδ
と、工程のエッチングの深さ（溝の深さ）ｄの間に
は、以下の条件を満たすことが必要である。 ｄ＞δ これが満たされないと、凸部の下にまで不純物が拡散し
てしまい、実質的に縦チャネルを形成できない。
ース、ドレインの形成は、そのゲイトの形成された後、
すなわち、工程の後におこなえばよい。なお、ドーピ
ング工程において、ソース、ドレインの実効的な深さδ
と、工程のエッチングの深さ（溝の深さ）ｄの間に
は、以下の条件を満たすことが必要である。 ｄ＞δ これが満たされないと、凸部の下にまで不純物が拡散し
てしまい、実質的に縦チャネルを形成できない。
【００１８】このように、縦チャネル型素子以外にプレ
ーナー型ＭＯＳＦＥＴを作製するためにフォトリソグラ
フィー工程が１つ追加される。なお、工程では、特に
マスクを設けない限り、平面上に形成された第１の導電
性被膜は全てエッチングされるので、プレーナー型ＭＯ
ＳＦＥＴにはフローティングゲイトを形成することはで
きない。
ーナー型ＭＯＳＦＥＴを作製するためにフォトリソグラ
フィー工程が１つ追加される。なお、工程では、特に
マスクを設けない限り、平面上に形成された第１の導電
性被膜は全てエッチングされるので、プレーナー型ＭＯ
ＳＦＥＴにはフローティングゲイトを形成することはで
きない。
【００１９】
〔実施例１〕 図１に本発明の１実施例を示す。本実施
例は、本発明を用いて不揮発性メモリー装置等の半導体
装置を作製する場合の基本を説明するためのものであ
る。図１には、３つの典型的な部分の作製断面を示す。
すなわち、左から、プレーナー型素子の設けられる部
分、素子分離用の酸化物の設けられる部分、縦チャネル
型素子の設けられる部分である。
例は、本発明を用いて不揮発性メモリー装置等の半導体
装置を作製する場合の基本を説明するためのものであ
る。図１には、３つの典型的な部分の作製断面を示す。
すなわち、左から、プレーナー型素子の設けられる部
分、素子分離用の酸化物の設けられる部分、縦チャネル
型素子の設けられる部分である。
【００２０】まず、図１（Ａ）に示すように、半導体基
板１１上に溝（もしくは凹部）１３を複数形成し、凸部
１２を形成する。凸部１２の高さは、当初の半導体基板
の表面と同じである。溝１３の深さは、形成する縦チャ
ネル型素子のチャネル長と大きな関係がある。図では半
導体基板との境界を分かりやすくするために、境界部、
表面部に斜線をひいて示すが、これは該部分の組成、導
電性等が、他の部分と異なることを意味するのではな
い。以上の工程が工程に相当する。次に、以上のよう
にして形成された半導体表面に熱酸化等の公知の方法に
よって酸化物被膜１４を形成する（工程に相当）。
（図１（Ａ））
板１１上に溝（もしくは凹部）１３を複数形成し、凸部
１２を形成する。凸部１２の高さは、当初の半導体基板
の表面と同じである。溝１３の深さは、形成する縦チャ
ネル型素子のチャネル長と大きな関係がある。図では半
導体基板との境界を分かりやすくするために、境界部、
表面部に斜線をひいて示すが、これは該部分の組成、導
電性等が、他の部分と異なることを意味するのではな
い。以上の工程が工程に相当する。次に、以上のよう
にして形成された半導体表面に熱酸化等の公知の方法に
よって酸化物被膜１４を形成する（工程に相当）。
（図１（Ａ））
【００２１】そして、公知の成膜技術により、半導体材
料等を用いて、第１の導電性被膜１５を成膜する（工程
に相当）。その際には凸部の側面にも十分に被膜が形
成されるような被覆性の高い成膜技術を採用する必要が
ある。また、被膜の厚さは溝１３の深さの１／５〜１／
２が好ましい。（図１（Ｂ）） 次に、公知の異方性エッチング法により、被膜１５をエ
ッチングする（工程に相当）。この結果、凸部の側面
にのみフローティングゲイトとなるべき被膜１６が残さ
れ、その他の部分はエッチングされる。この被膜１６は
溝にそって連続している。（図１（Ｃ））
料等を用いて、第１の導電性被膜１５を成膜する（工程
に相当）。その際には凸部の側面にも十分に被膜が形
成されるような被覆性の高い成膜技術を採用する必要が
ある。また、被膜の厚さは溝１３の深さの１／５〜１／
２が好ましい。（図１（Ｂ）） 次に、公知の異方性エッチング法により、被膜１５をエ
ッチングする（工程に相当）。この結果、凸部の側面
にのみフローティングゲイトとなるべき被膜１６が残さ
れ、その他の部分はエッチングされる。この被膜１６は
溝にそって連続している。（図１（Ｃ））
【００２２】さらに、熱酸化法等の公知の被膜形成技術
によって、前記被膜１６の表面に絶縁被膜１７を形成す
る（工程に相当）。（図１（Ｄ）） 次に選択酸化工程（工程に相当）をおこなう。この際
には、まず、耐酸化マスクとして、窒化珪素膜を用い
る。すなわち、図に示すように、酸化物を形成する部分
（すなわち、半導体上に素子を形成する部分）を除い
て、耐酸化マスク１８を形成する。（図１（Ｅ））
によって、前記被膜１６の表面に絶縁被膜１７を形成す
る（工程に相当）。（図１（Ｄ）） 次に選択酸化工程（工程に相当）をおこなう。この際
には、まず、耐酸化マスクとして、窒化珪素膜を用い
る。すなわち、図に示すように、酸化物を形成する部分
（すなわち、半導体上に素子を形成する部分）を除い
て、耐酸化マスク１８を形成する。（図１（Ｅ））
【００２３】その後、熱酸化法、好ましくは水蒸気熱酸
化法によって、マスクされていない部分に酸化物被膜１
９を厚く形成する。酸化工程の後、耐酸化マスク１８を
エッチングして、選択酸化工程は終了する。（図１
（Ｆ））
化法によって、マスクされていない部分に酸化物被膜１
９を厚く形成する。酸化工程の後、耐酸化マスク１８を
エッチングして、選択酸化工程は終了する。（図１
（Ｆ））
【００２４】そして、公知の被膜形成技術により、半導
体材料や金属材料を用いて、第２の導電性被膜２０を形
成する（工程に相当）。この場合にも、段差被覆性の
優れた技術を採用する必要があり、また、被膜の厚さは
溝１３の深さの１／５〜１／２が好ましい。そして、公
知のフォトリソグラフィー法により、第２の導電性被膜
２０上に選択的にマスク２１を形成する（工程に相
当）。マスクを形成するのは、プレーナー型ＭＯＳトラ
ンジスタのゲイトや第２の導電性被膜を用いて配線を形
成する部分である。（図１（Ｇ））
体材料や金属材料を用いて、第２の導電性被膜２０を形
成する（工程に相当）。この場合にも、段差被覆性の
優れた技術を採用する必要があり、また、被膜の厚さは
溝１３の深さの１／５〜１／２が好ましい。そして、公
知のフォトリソグラフィー法により、第２の導電性被膜
２０上に選択的にマスク２１を形成する（工程に相
当）。マスクを形成するのは、プレーナー型ＭＯＳトラ
ンジスタのゲイトや第２の導電性被膜を用いて配線を形
成する部分である。（図１（Ｇ））
【００２５】さらに、公知の異方性エッチング法によ
り、第２の導電性被膜２０をエッチングする（工程に
相当）。この結果、凸部の側面にコントロールゲイト２
３が残され、同時に、プレーナー型ＭＯＳトランジスタ
のゲイトも形成される。その他の部分はエッチングされ
る。特に、図の右の部分で明らかなようにフローティン
グゲイト１６上にコントロールゲイト２３が形成される
し、図の中央の部分のようにフローティングゲイトのな
い部分にも凸部の側面にコントロールゲイト２３が形成
される。すなわち、コントロールゲイト２３は溝１３に
沿って形成される。（図１（Ｈ））
り、第２の導電性被膜２０をエッチングする（工程に
相当）。この結果、凸部の側面にコントロールゲイト２
３が残され、同時に、プレーナー型ＭＯＳトランジスタ
のゲイトも形成される。その他の部分はエッチングされ
る。特に、図の右の部分で明らかなようにフローティン
グゲイト１６上にコントロールゲイト２３が形成される
し、図の中央の部分のようにフローティングゲイトのな
い部分にも凸部の側面にコントロールゲイト２３が形成
される。すなわち、コントロールゲイト２３は溝１３に
沿って形成される。（図１（Ｈ））
【００２６】さらに、イオン注入法等の公知の不純物拡
散技術により、不純物領域を形成する。この結果、凸部
１２の頂上に不純物領域２５が、また、溝１３の底部に
不純物領域２６が、それぞれ形成される。また、プレー
ナー型ＭＯＳトランジスタの不純物領域２４も形成され
る。（図１（Ｉ）） このようにして、不揮発性メモリー装置のメモリーセル
を有する半導体装置を形成できる。
散技術により、不純物領域を形成する。この結果、凸部
１２の頂上に不純物領域２５が、また、溝１３の底部に
不純物領域２６が、それぞれ形成される。また、プレー
ナー型ＭＯＳトランジスタの不純物領域２４も形成され
る。（図１（Ｉ）） このようにして、不揮発性メモリー装置のメモリーセル
を有する半導体装置を形成できる。
【００２７】〔実施例２〕 本実施例は、本発明を用い
たＮＡＮＤ型不揮発性メモリー装置の作製工程および回
路構成に関するものである。本実施例を図２〜図６を用
いて説明する。図２は本実施例の半導体装置の主要部を
上方より見た様子を作製工程順に示したものである。図
中の点線で囲まれた長方形の部分が単位メモリーブロッ
クであり、本実施例では、２つの選択トランジスタと４
つのメモリーセルより構成される。図３、図４は、図２
においてＸ−Ｘ’、Ｙ−Ｙ’で示される部分の断面の様
子を作製工程順に示したものである。また、図６は本実
施例におけるビット線、アース線の配置の例を示したも
のであり、図５はそれに対応する回路図である。以下、
工程順に説明する。
たＮＡＮＤ型不揮発性メモリー装置の作製工程および回
路構成に関するものである。本実施例を図２〜図６を用
いて説明する。図２は本実施例の半導体装置の主要部を
上方より見た様子を作製工程順に示したものである。図
中の点線で囲まれた長方形の部分が単位メモリーブロッ
クであり、本実施例では、２つの選択トランジスタと４
つのメモリーセルより構成される。図３、図４は、図２
においてＸ−Ｘ’、Ｙ−Ｙ’で示される部分の断面の様
子を作製工程順に示したものである。また、図６は本実
施例におけるビット線、アース線の配置の例を示したも
のであり、図５はそれに対応する回路図である。以下、
工程順に説明する。
【００２８】まず、実施例１と同様に半導体基板３１に
溝３３を形成して、凸部３２を得る。さらに、半導体表
面に熱酸化等の公知の方法によって酸化物被膜３４を形
成する。図２では、当初の半導体基板と同等な高さの部
分のみを斜線部とした。また、図３、図４では、図１と
同様な理由で、半導体基板との境界部、表面部を斜線部
とした。（図２（Ａ）、図３（Ａ）、図４（Ａ））
溝３３を形成して、凸部３２を得る。さらに、半導体表
面に熱酸化等の公知の方法によって酸化物被膜３４を形
成する。図２では、当初の半導体基板と同等な高さの部
分のみを斜線部とした。また、図３、図４では、図１と
同様な理由で、半導体基板との境界部、表面部を斜線部
とした。（図２（Ａ）、図３（Ａ）、図４（Ａ））
【００２９】そして、公知の成膜技術により、半導体材
料等を用いて、第１の導電性被膜を成膜し、実施例１と
同様に、公知の異方性エッチング法により、これをエッ
チングすることにより、凸部の側面にのみフローティン
グゲイトとなるべき被膜３６を得る。この被膜３６は溝
３３にそって連続している。（図３（Ｂ）、図４
（Ｂ））
料等を用いて、第１の導電性被膜を成膜し、実施例１と
同様に、公知の異方性エッチング法により、これをエッ
チングすることにより、凸部の側面にのみフローティン
グゲイトとなるべき被膜３６を得る。この被膜３６は溝
３３にそって連続している。（図３（Ｂ）、図４
（Ｂ））
【００３０】さらに、熱酸化法等の公知の被膜形成技術
によって、前記被膜３６の表面に絶縁被膜を形成する。
そして、実施例１と同様に、耐酸化マスクとして、窒化
珪素膜を用いて、選択酸化をおこなう。すなわち、図２
（Ｂ）に示すように、溝３３に垂直に耐酸化マスク３８
を形成する。（図２（Ｂ）、図３（Ｃ）、図４（Ｃ））
によって、前記被膜３６の表面に絶縁被膜を形成する。
そして、実施例１と同様に、耐酸化マスクとして、窒化
珪素膜を用いて、選択酸化をおこなう。すなわち、図２
（Ｂ）に示すように、溝３３に垂直に耐酸化マスク３８
を形成する。（図２（Ｂ）、図３（Ｃ）、図４（Ｃ））
【００３１】その後、熱酸化法、好ましくは水蒸気熱酸
化法によって、マスクされていない部分に酸化物被膜３
９を厚く形成する。Ｘ−Ｘ’断面（図３）は、マスクさ
れていたので酸化物は形成されないが、Ｙ−Ｙ’断面
（図４）には、酸化物が形成される。図２においては判
然としないが、図４から明らかなように、この酸化物３
９は溝３３においても形成されている。すなわち、図２
において、上下の素子間の分離ができる。また、この酸
化工程によって、それまで、溝３３にそって連続してい
た被膜３６は分断される。（図２（Ｃ）、図３（Ｄ）、
図４（Ｄ））
化法によって、マスクされていない部分に酸化物被膜３
９を厚く形成する。Ｘ−Ｘ’断面（図３）は、マスクさ
れていたので酸化物は形成されないが、Ｙ−Ｙ’断面
（図４）には、酸化物が形成される。図２においては判
然としないが、図４から明らかなように、この酸化物３
９は溝３３においても形成されている。すなわち、図２
において、上下の素子間の分離ができる。また、この酸
化工程によって、それまで、溝３３にそって連続してい
た被膜３６は分断される。（図２（Ｃ）、図３（Ｄ）、
図４（Ｄ））
【００３２】次に、公知の被膜形成技術により、半導体
材料や金属材料を用いて第２の導電性被膜４０を形成す
る。そして、公知のフォトリソグラフィー法により、第
２の導電性被膜４０上に選択的にマスク４１ａおよび４
１ｂを形成する。マスクを形成するのは、選択トランジ
スタ（プレーナー型ＭＯＳトランジスタ）のゲイトを形
成する部分である。（図３（Ｅ）、図４（Ｅ））
材料や金属材料を用いて第２の導電性被膜４０を形成す
る。そして、公知のフォトリソグラフィー法により、第
２の導電性被膜４０上に選択的にマスク４１ａおよび４
１ｂを形成する。マスクを形成するのは、選択トランジ
スタ（プレーナー型ＭＯＳトランジスタ）のゲイトを形
成する部分である。（図３（Ｅ）、図４（Ｅ））
【００３３】さらに、公知の異方性エッチング法によ
り、第２の導電性被膜４０をエッチングする。この結
果、凸部の側面にコントロールゲイト４３ａ〜４３ｄが
残され、また、選択トランジスタのゲイト４２ａ、４２
ｂが形成される。その他の部分はエッチングされる。
（図３（Ｆ）、図４（Ｆ）） そして、イオン注入法等の公知の不純物拡散技術によ
り、不純物領域を形成する。この結果、凸部の頂上に不
純物領域４５ａ〜４５ｄと４４ａ、４４ｂが、また、各
溝の底部に不純物領域４６ａ、４６ｂが、それぞれ形成
される。（図３（Ｇ））
り、第２の導電性被膜４０をエッチングする。この結
果、凸部の側面にコントロールゲイト４３ａ〜４３ｄが
残され、また、選択トランジスタのゲイト４２ａ、４２
ｂが形成される。その他の部分はエッチングされる。
（図３（Ｆ）、図４（Ｆ）） そして、イオン注入法等の公知の不純物拡散技術によ
り、不純物領域を形成する。この結果、凸部の頂上に不
純物領域４５ａ〜４５ｄと４４ａ、４４ｂが、また、各
溝の底部に不純物領域４６ａ、４６ｂが、それぞれ形成
される。（図３（Ｇ））
【００３４】その後、公知の技術を用いて層間絶縁物４
７を形成し、これに不純物領域４４ａ、４４ｂに通じる
コンタクトホール４８ａ、４８ｂを形成して、ビット線
やアース線等の上層配線（ここではアース線）４９ａ、
４９ｂを形成する。コンタクトホールの形成箇所は図２
（Ｄ）に示される。このようにして、選択トランジスタ
とメモリーセルが形成できる。（図２（Ｄ）、図３
（Ｈ）、図４（Ｇ））
７を形成し、これに不純物領域４４ａ、４４ｂに通じる
コンタクトホール４８ａ、４８ｂを形成して、ビット線
やアース線等の上層配線（ここではアース線）４９ａ、
４９ｂを形成する。コンタクトホールの形成箇所は図２
（Ｄ）に示される。このようにして、選択トランジスタ
とメモリーセルが形成できる。（図２（Ｄ）、図３
（Ｈ）、図４（Ｇ））
【００３５】ビット線、アース線等の上層配線の配置方
法については２通りの方法が考えられる。第１は図６
（Ａ）に示すように、上層配線を素子分離用酸化物３９
と平行に、この上に配置する方法である。回路図は図５
（Ａ）に示される。しかしながら、この方法では、図に
示すように隣接する他の上層配線との接触の懸念から、
他の上層配線との間隔を最小デザインルール以下にはで
きない。したがって、コンタクトホールを完全に覆っ
て、コンタクトを形成することが難しい。（図５
（Ａ）、図６（Ａ））
法については２通りの方法が考えられる。第１は図６
（Ａ）に示すように、上層配線を素子分離用酸化物３９
と平行に、この上に配置する方法である。回路図は図５
（Ａ）に示される。しかしながら、この方法では、図に
示すように隣接する他の上層配線との接触の懸念から、
他の上層配線との間隔を最小デザインルール以下にはで
きない。したがって、コンタクトホールを完全に覆っ
て、コンタクトを形成することが難しい。（図５
（Ａ）、図６（Ａ））
【００３６】この問題を解消するには、図６（Ｂ）に示
すように上層配線を斜めに配置すればよい。この場合の
回路図は図５（Ｂ）に示される。あるいは、上層配線を
ジグザグに配置してもよい。かくすると、コンタクトホ
ールを完全に覆って、配線を配置することができる。
（図５（Ｂ）、図６（Ｂ））
すように上層配線を斜めに配置すればよい。この場合の
回路図は図５（Ｂ）に示される。あるいは、上層配線を
ジグザグに配置してもよい。かくすると、コンタクトホ
ールを完全に覆って、配線を配置することができる。
（図５（Ｂ）、図６（Ｂ））
【００３７】このようにして、不揮発性メモリー装置を
形成できる。以上の例はアース線をビット線と並列に形
成するものであったが、これに対し、アース線を基板上
に形成した不純物領域とすることも可能である。すなわ
ち、素子分離用の酸化物を形成する際に、図７に示すよ
うに、プレーナー型ＭＯＳトランジスタを形成する領域
の一方に、図の上から下に通じるように不純物領域４４
ｃが形成されるようにすればよい。
形成できる。以上の例はアース線をビット線と並列に形
成するものであったが、これに対し、アース線を基板上
に形成した不純物領域とすることも可能である。すなわ
ち、素子分離用の酸化物を形成する際に、図７に示すよ
うに、プレーナー型ＭＯＳトランジスタを形成する領域
の一方に、図の上から下に通じるように不純物領域４４
ｃが形成されるようにすればよい。
【００３８】図７は、ドーピング完了後の素子におい
て、ゲイト、コントロールゲイト等を除去した様子を示
したものであるが、不純物領域４４ｄは図３の不純物領
域４４ｂに対応するもので、これはビット線とのコンタ
クトが設けられる。一方、不純物領域４４ｃには各メモ
リーブロックごとのコンタクトは設けられず、図の上か
ら下につながる不純物領域がアース線となる。かくする
ことにより、アース線の抵抗は高まるが、コンタクト数
を半減せしめることができる。（図７）
て、ゲイト、コントロールゲイト等を除去した様子を示
したものであるが、不純物領域４４ｄは図３の不純物領
域４４ｂに対応するもので、これはビット線とのコンタ
クトが設けられる。一方、不純物領域４４ｃには各メモ
リーブロックごとのコンタクトは設けられず、図の上か
ら下につながる不純物領域がアース線となる。かくする
ことにより、アース線の抵抗は高まるが、コンタクト数
を半減せしめることができる。（図７）
【００３９】
【発明の効果】本発明によって、集積度の高い半導体装
置を作製することができる。本発明は、特に、ＮＡＮＤ
型の不揮発性メモリー装置の集積化に格段の技術進歩を
もたらすものである。このように本発明は工業上、有益
な発明である。
置を作製することができる。本発明は、特に、ＮＡＮＤ
型の不揮発性メモリー装置の集積化に格段の技術進歩を
もたらすものである。このように本発明は工業上、有益
な発明である。
【図１】 実施例１の半導体装置の作製工程を示す図。
【図２】 実施例２の半導体装置の作製工程を示す。
（上方より見た図）
（上方より見た図）
【図３】 実施例２の半導体装置の作製工程を示す。
（断面図）
（断面図）
【図４】 実施例２の半導体装置の作製工程を示す。
（断面図）
（断面図）
【図５】 実施例２の半導体装置の回路図。
【図６】 実施例２の半導体装置の上層配線の配置を示
す図。
す図。
【図７】 実施例２の半導体装置の素子分離用絶縁物、
不純物領域、コンタクトの配置を示す図。
不純物領域、コンタクトの配置を示す図。
１１・・・半導体基板 １２・・・凸部 １３・・・溝（もしくは凹部） １４・・・絶縁物被膜 １５・・・第１の導電性被膜 １６・・・第１の導電性被膜のエッチングされたもの １７・・・絶縁物被膜 １８・・・耐酸化マスク １９・・・素子分離用の酸化物 ２０・・・第２の導電性被膜 ２１・・・マスク ２２・・・プレーナー型ＭＯＳトランジスタのゲイト ２３・・・コントロールゲイト ２４、２５、２６・・・不純物領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (6)
- 【請求項１】 （１）半導体基板上に凸部を形成する工
程 （２）第１の導電性被膜を形成する工程 （３）前記第１の導電性被膜に対して、異方性エッチン
グをおこない、前記凸部の側面にフローティングゲイト
もしくはフローティングゲイトとなるべき導電性被膜を
残存せしめる工程 （４）第２の導電性被膜を形成する工程 （５）前記第２の導電性被膜上に、選択的にマスクを設
ける工程 （６）前記第２の導電性被膜に対して、異方性エッチン
グをおこない、前記凸部の側面に、前記フローティング
ゲイトを覆って、コントロールゲイトを形成すると同時
に、プレーナー型のＭＯＳトランジスタのゲイトをも形
成する工程 （７）半導体基板に対して、一導電型を付与する不純物
を導入する工程を有する半導体装置の作製方法におい
て、 前記半導体基板および／もしくは前記第１の導電性被膜
を選択的に酸化して、素子分離用の酸化物を形成する工
程を、上記工程（２）と（４）の間に有する半導体装置
の作製方法。 - 【請求項２】 凸部は、半導体基板上に、一方向に複数
の溝を形成することにより凸部を得られ、かつ、素子分
離用の酸化物は、前記溝と概略垂直に形成されることを
特徴とする請求項１の半導体装置の作製方法。 - 【請求項３】 プレーナー型ＭＯＳトランジスタが、凸
部に形成された半導体装置であることを特徴とする請求
項１の半導体装置の作製方法。 - 【請求項４】 ＮＡＮＤ型不揮発性メモリー装置であ
り、 単位ブロックが、 フローティングゲイトを有し、互いに直列に接続された
複数のメモリーセルと、 これら直列に接続されたメモリーセルを挟んで接続され
た、少なくとも２つの選択トランジスタとを有し、 前記メモリーセルは、 半導体基板上に形成された複数の溝によって得られた凸
部の頂上と、凸部の間に存在する溝に不純物領域と、 該凸部の側面に異方性エッチング法によって形成された
フローティングゲイトとコントロールゲイトとを有し、 前記フローティングゲイトは、素子分離のために形成さ
れた酸化物によって分断されており、 前記選択トランジスタは、該半導体基板の凸部に形成さ
れ、 前記選択トランジスタのゲイトは、前記メモリーセルの
コントロールゲイトと同時に形成され、かつ、コントロ
ールゲイトと並列に配置され、 前記選択トランジスタの不純物領域は、前記メモリーセ
ルの不純物領域と同時に形成され、 層間絶縁物上に形成されたビット線もしくはアース線
は、前記選択トランジスタの不純物領域の一方とコンタ
クトを有することを特徴とする半導体装置。 - 【請求項５】 前記素子分離用酸化物は、凸部と概略直
交することを特徴とする請求項４の半導体装置。 - 【請求項６】 前記素子分離用酸化物は、コントロール
ゲイトと概略直交することを特徴とする請求項４の半導
体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292596A JP3599873B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置の作製方法 |
| TW086100485A TW326553B (en) | 1996-01-22 | 1997-01-17 | Semiconductor device and method of fabricating same |
| US08/786,853 US5888868A (en) | 1996-01-22 | 1997-01-22 | Method for fabricating EPROM device |
| KR1019970001744A KR100301372B1 (ko) | 1996-01-22 | 1997-01-22 | 반도체장치제작방법 |
| US09/227,276 US6198125B1 (en) | 1996-01-22 | 1999-01-07 | Semiconductor device and method of fabricating same |
| KR1019990006420A KR100301588B1 (ko) | 1996-01-22 | 1999-02-26 | 반도체장치 및 그의 제작방법 |
| US09/718,268 US6448135B1 (en) | 1996-01-22 | 2000-11-21 | Semiconductor device and method of fabricating same |
| US10/202,500 US6734492B2 (en) | 1996-01-22 | 2002-07-23 | Nonvolatile vertical channel semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292596A JP3599873B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置の作製方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003311668A Division JP3950092B2 (ja) | 2003-09-03 | 2003-09-03 | Ｎａｎｄ型不揮発性メモリー装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205187A true JPH09205187A (ja) | 1997-08-05 |
| JP3599873B2 JP3599873B2 (ja) | 2004-12-08 |
Family
ID=12372493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3292596A Expired - Fee Related JP3599873B2 (ja) | 1996-01-22 | 1996-01-26 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3599873B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067875B2 (en) | 2001-09-20 | 2006-06-27 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
| JP2007134593A (ja) * | 2005-11-11 | 2007-05-31 | Fujio Masuoka | 半導体装置およびその製造方法 |
| KR100734313B1 (ko) * | 2006-02-09 | 2007-07-02 | 삼성전자주식회사 | 수직 채널을 갖는 반도체 소자 및 그 제조방법 |
| US7585731B2 (en) | 2004-02-20 | 2009-09-08 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
-
1996
- 1996-01-26 JP JP3292596A patent/JP3599873B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067875B2 (en) | 2001-09-20 | 2006-06-27 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
| US7547602B2 (en) | 2001-09-20 | 2009-06-16 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
| US7585731B2 (en) | 2004-02-20 | 2009-09-08 | Renesas Technology Corp. | Semiconductor integrated circuit device and its manufacturing method |
| JP2007134593A (ja) * | 2005-11-11 | 2007-05-31 | Fujio Masuoka | 半導体装置およびその製造方法 |
| KR100734313B1 (ko) * | 2006-02-09 | 2007-07-02 | 삼성전자주식회사 | 수직 채널을 갖는 반도체 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3599873B2 (ja) | 2004-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6198125B1 (en) | Semiconductor device and method of fabricating same | |
| US6541324B1 (en) | Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region | |
| US6413821B1 (en) | Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit | |
| EP0436475B1 (en) | Eprom device with metallic source connections and fabrication thereof | |
| EP0186855A2 (en) | Semiconductor read only memory device and method of manufacturing the same | |
| US6664155B2 (en) | Method of manufacturing semiconductor device with memory area and logic circuit area | |
| JPH1154731A (ja) | 半導体装置 | |
| US6706579B2 (en) | Method of manufacturing semiconductor device | |
| JPH05102436A (ja) | 半導体メモリ装置とその製造方法 | |
| US6747321B2 (en) | Semiconductor memory device with a silicide layer formed on regions other than source regions | |
| US6849553B2 (en) | Method of manufacturing semiconductor device | |
| US6743674B2 (en) | Method of forming a semiconductor array of floating gate memory cells and strap regions, and a memory array and strap regions made thereby | |
| US6566706B1 (en) | Semiconductor array of floating gate memory cells and strap regions | |
| US6815291B2 (en) | Method of manufacturing semiconductor device | |
| JPH09205187A (ja) | 半導体装置およびその作製方法 | |
| JPH05218329A (ja) | 半導体装置とその製造方法 | |
| US7084453B2 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric | |
| JP3950092B2 (ja) | Ｎａｎｄ型不揮発性メモリー装置 | |
| JP2003060092A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3764161B2 (ja) | 半導体装置およびその作製方法 | |
| JP4209824B2 (ja) | 半導体装置の作製方法 | |
| JP3657337B2 (ja) | Ｎａｎｄ型不揮発性メモリーとその作製方法 | |
| JP3481134B2 (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| JP3128962B2 (ja) | 不揮発性半導体装置およびその製造方法 | |
| JP2773205B2 (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040907 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040915 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |