JPH09205770A - Ｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータInfo
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- JPH09205770A JPH09205770A JP1208496A JP1208496A JPH09205770A JP H09205770 A JPH09205770 A JP H09205770A JP 1208496 A JP1208496 A JP 1208496A JP 1208496 A JP1208496 A JP 1208496A JP H09205770 A JPH09205770 A JP H09205770A
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- switching elements
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- switching element
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Abstract
(57)【要約】
【課題】 スイッチング損失を低減し、ノイズの発生の
少ないＤＣ−ＤＣコンバータを提供する。 【解決手段】 本コンバータ１０は、直流電源Ｖinが印
加される１次巻線Ｎ1 と２次巻線Ｎ2 とを有するトラン
スＴ1 と、１次巻線Ｎ1 の両端に各々直列に接続された
一対のスイッチング素子Ｑ1 ，Ｑ2 とを具備し、両スイ
ッチング素子Ｑ1，Ｑ2 のオフ時に、コンデンサＣ1 に
１次巻線電流が充電され、両スイッチング素子Ｑ1 ，Ｑ
2 のオン時に、チョークコイルＬ1 からチョーク電流が
流れてコンデンサＣ1 を放電させる。この結果、両スイ
ッチング素子Ｑ1 ，Ｑ2 のオフ時のカソード電圧の上昇
速度を抑えることが可能となる。
少ないＤＣ−ＤＣコンバータを提供する。 【解決手段】 本コンバータ１０は、直流電源Ｖinが印
加される１次巻線Ｎ1 と２次巻線Ｎ2 とを有するトラン
スＴ1 と、１次巻線Ｎ1 の両端に各々直列に接続された
一対のスイッチング素子Ｑ1 ，Ｑ2 とを具備し、両スイ
ッチング素子Ｑ1，Ｑ2 のオフ時に、コンデンサＣ1 に
１次巻線電流が充電され、両スイッチング素子Ｑ1 ，Ｑ
2 のオン時に、チョークコイルＬ1 からチョーク電流が
流れてコンデンサＣ1 を放電させる。この結果、両スイ
ッチング素子Ｑ1 ，Ｑ2 のオフ時のカソード電圧の上昇
速度を抑えることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理機器や電
子応用機器等に適用され、直流電源から所望の直流出力
を得るＤＣ−ＤＣコンバータに関し、より詳しくは、一
対のスイッチング素子を用いたＤＣ−ＤＣコンバータに
関する。
子応用機器等に適用され、直流電源から所望の直流出力
を得るＤＣ−ＤＣコンバータに関し、より詳しくは、一
対のスイッチング素子を用いたＤＣ−ＤＣコンバータに
関する。
【０００２】
【従来の技術】この種の従来のＤＣ−ＤＣコンバータの
一例を図３に示す。
一例を図３に示す。
【０００３】このＤＣ−ＤＣコンバータ１は、２石式フ
ォワード型のものであり、直流電源Ｖinが印加される１
次巻線Ｎ1 と２次巻線Ｎ2 とを有するトランスＴ1 と、
１次巻線Ｎ1 の両端に各々直列に接続された例えばＦＥ
Ｔ（電界効果型トランジスタ）からなる一対のスイッチ
ング素子Ｑ1 ，Ｑ2 と、両スイッチング素子Ｑ1 ，Ｑ2
を同一のタイミングで断続制御する制御回路２と、両ス
イッチング素子Ｑ1 ，Ｑ2 のオン期間に得られた２次巻
線Ｎ2 の出力を整流平滑する整流平滑回路３と、両スイ
ッチング素子Ｑ1 ，Ｑ2 のドレイン間に接続された第１
のダイオードＤ1 と、両スイッチング素子Ｑ1 ，Ｑ2 の
ソース間に接続された第２のダイオードＤ2 とを具備し
ている。
ォワード型のものであり、直流電源Ｖinが印加される１
次巻線Ｎ1 と２次巻線Ｎ2 とを有するトランスＴ1 と、
１次巻線Ｎ1 の両端に各々直列に接続された例えばＦＥ
Ｔ（電界効果型トランジスタ）からなる一対のスイッチ
ング素子Ｑ1 ，Ｑ2 と、両スイッチング素子Ｑ1 ，Ｑ2
を同一のタイミングで断続制御する制御回路２と、両ス
イッチング素子Ｑ1 ，Ｑ2 のオン期間に得られた２次巻
線Ｎ2 の出力を整流平滑する整流平滑回路３と、両スイ
ッチング素子Ｑ1 ，Ｑ2 のドレイン間に接続された第１
のダイオードＤ1 と、両スイッチング素子Ｑ1 ，Ｑ2 の
ソース間に接続された第２のダイオードＤ2 とを具備し
ている。
【０００４】整流平滑回路３は、ダイオード３０，３１
と、チョークコイル３２と、コンデンサ３３とから構成
され、この整流平滑回路３の出力端に負荷ＬＤが接続さ
れる。
と、チョークコイル３２と、コンデンサ３３とから構成
され、この整流平滑回路３の出力端に負荷ＬＤが接続さ
れる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＤＣ−ＤＣコンバータ１は、スイッチング素子Ｑ1 ，Ｑ
2 のオフ時におけるドレイン電圧の上昇速度を抑える回
路を付加していなかった。
ＤＣ−ＤＣコンバータ１は、スイッチング素子Ｑ1 ，Ｑ
2 のオフ時におけるドレイン電圧の上昇速度を抑える回
路を付加していなかった。
【０００６】このため、従来のＤＣ−ＤＣコンバータ１
は、図４の波形図においてａで示すように、スイッチン
グ素子Ｑ2 のオフ時（時刻ｔ11，ｔ14）におけるドレイ
ン電圧の上昇速度が急峻となっているため、ドレイン電
流がまだ流れているタイミングでドレイン電圧が上昇す
ることとなり、スイッチング素子Ｑ1 ，Ｑ2 のスイッチ
ング損失の原因となり、ｄＶ／ｄｔに起因するノイズも
大きいという問題があった。
は、図４の波形図においてａで示すように、スイッチン
グ素子Ｑ2 のオフ時（時刻ｔ11，ｔ14）におけるドレイ
ン電圧の上昇速度が急峻となっているため、ドレイン電
流がまだ流れているタイミングでドレイン電圧が上昇す
ることとなり、スイッチング素子Ｑ1 ，Ｑ2 のスイッチ
ング損失の原因となり、ｄＶ／ｄｔに起因するノイズも
大きいという問題があった。
【０００７】また、両スイッチング素子Ｑ1 ，Ｑ2 を同
一のタイミングで断続制御しているため、トランスＴ1
の励磁電流が切れた時刻ｔ12とスイッチング素子Ｑ1 ，
Ｑ2をターンオンした時刻ｔ13との間のスイッチング素
子Ｑ2 のドレイン電圧Ｖ1 が高いため、スイッチング素
子Ｑ1 ，Ｑ2 のターンオン損失が大きいという問題があ
った。
一のタイミングで断続制御しているため、トランスＴ1
の励磁電流が切れた時刻ｔ12とスイッチング素子Ｑ1 ，
Ｑ2をターンオンした時刻ｔ13との間のスイッチング素
子Ｑ2 のドレイン電圧Ｖ1 が高いため、スイッチング素
子Ｑ1 ，Ｑ2 のターンオン損失が大きいという問題があ
った。
【０００８】そこで、本発明は、上記の問題を解決すべ
くなされたものであり、スイッチング損失を低減し、ノ
イズの発生の少ないＤＣ−ＤＣコンバータを提供するこ
とを目的とする。
くなされたものであり、スイッチング損失を低減し、ノ
イズの発生の少ないＤＣ−ＤＣコンバータを提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明は、直流電源が印加される１次巻線と２次巻線
とを有するトランスと、前記１次巻線の両端に各々直列
に接続された一対のスイッチング素子と、前記両スイッ
チング素子を断続制御する制御回路と、前記両スイッチ
ング素子のオン又はオフの期間に得られた前記２次巻線
の出力を整流平滑する整流平滑回路とを具備するＤＣ−
ＤＣコンバータにおいて、前記両スイッチング素子のオ
フ時に前記１次巻線電流が充電されるコンデンサと、前
記両スイッチング素子のオン時に前記コンデンサにチョ
ーク電流を流して前記コンデンサを放電させるチョーク
コイルとを備えたことを特徴とするものである。
の本発明は、直流電源が印加される１次巻線と２次巻線
とを有するトランスと、前記１次巻線の両端に各々直列
に接続された一対のスイッチング素子と、前記両スイッ
チング素子を断続制御する制御回路と、前記両スイッチ
ング素子のオン又はオフの期間に得られた前記２次巻線
の出力を整流平滑する整流平滑回路とを具備するＤＣ−
ＤＣコンバータにおいて、前記両スイッチング素子のオ
フ時に前記１次巻線電流が充電されるコンデンサと、前
記両スイッチング素子のオン時に前記コンデンサにチョ
ーク電流を流して前記コンデンサを放電させるチョーク
コイルとを備えたことを特徴とするものである。
【００１０】上記構成の本発明によれば、両スイッチン
グ素子のオフ時に、コンデンサに１次巻線電流が充電さ
れ、両スイッチング素子のオン時に、チョークコイルか
らチョーク電流が流れてコンデンサを放電させる。この
結果、両スイッチング素子のオフ時のドレイン電圧の上
昇速度を抑えることが可能となる。
グ素子のオフ時に、コンデンサに１次巻線電流が充電さ
れ、両スイッチング素子のオン時に、チョークコイルか
らチョーク電流が流れてコンデンサを放電させる。この
結果、両スイッチング素子のオフ時のドレイン電圧の上
昇速度を抑えることが可能となる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１２】図１は本発明の実施の一形態に係るＤＣ−
ＤＣコンバータの回路図である。
ＤＣコンバータの回路図である。
【００１３】このＤＣ−ＤＣコンバータ１０は、２石式
フォワード型のものであり、直流電源Ｖinが印加される
１次巻線Ｎ1 と２次巻線Ｎ2 とを有するトランスＴ
1 と、１次巻線Ｎ1 の両端に各々直列に接続された例え
ばＦＥＴ（電界効果型トランジスタ）からなる一対のス
イッチング素子Ｑ1 ，Ｑ2 と、両スイッチング素子
Ｑ1 ，Ｑ2 を断続制御する制御回路１２と、両スイッチ
ング素子Ｑ1 ，Ｑ2 のオン期間に得られた２次巻線Ｎ2
の出力を整流平滑する整流平滑回路３と、両スイッチン
グ素子Ｑ1 ，Ｑ2 のドレイン間に接続された第１のダイ
オードＤ1 と、両スイッチング素子Ｑ1 ，Ｑ2 のソース
間に接続された第２のダイオードＤ2 とを具備してい
る。
フォワード型のものであり、直流電源Ｖinが印加される
１次巻線Ｎ1 と２次巻線Ｎ2 とを有するトランスＴ
1 と、１次巻線Ｎ1 の両端に各々直列に接続された例え
ばＦＥＴ（電界効果型トランジスタ）からなる一対のス
イッチング素子Ｑ1 ，Ｑ2 と、両スイッチング素子
Ｑ1 ，Ｑ2 を断続制御する制御回路１２と、両スイッチ
ング素子Ｑ1 ，Ｑ2 のオン期間に得られた２次巻線Ｎ2
の出力を整流平滑する整流平滑回路３と、両スイッチン
グ素子Ｑ1 ，Ｑ2 のドレイン間に接続された第１のダイ
オードＤ1 と、両スイッチング素子Ｑ1 ，Ｑ2 のソース
間に接続された第２のダイオードＤ2 とを具備してい
る。
【００１４】また、このＤＣ−ＤＣコンバータ１０は、
電源電圧側のスイッチング素子Ｑ1のソースに接続され
たコンデンサＣ1 と、グランド（ＧＮＤ）側のスイッチ
ング素子Ｑ2 のドレインにアノードが接続されるととも
にカソードがコンデンサＣ1に接続された第３のダイオ
ードＤ3 と、電源電圧側とコンデンサＣ1 及び第３のダ
イオードＤ3 の接続点との間に接続された第４のダイオ
ードＤ4 及びチョークコイルＬ1 と、チョークコイルＬ
1 に並列に接続された抵抗Ｒ1 とを備えている。
電源電圧側のスイッチング素子Ｑ1のソースに接続され
たコンデンサＣ1 と、グランド（ＧＮＤ）側のスイッチ
ング素子Ｑ2 のドレインにアノードが接続されるととも
にカソードがコンデンサＣ1に接続された第３のダイオ
ードＤ3 と、電源電圧側とコンデンサＣ1 及び第３のダ
イオードＤ3 の接続点との間に接続された第４のダイオ
ードＤ4 及びチョークコイルＬ1 と、チョークコイルＬ
1 に並列に接続された抵抗Ｒ1 とを備えている。
【００１５】コンデンサＣ1 は、両スイッチング素子Ｑ
1 ，Ｑ2 のオフ時に、１次巻線電流を充電することで、
両スイッチング素子Ｑ1 ，Ｑ2 のドレイン電圧の上昇速
度を抑えるようにしている。
1 ，Ｑ2 のオフ時に、１次巻線電流を充電することで、
両スイッチング素子Ｑ1 ，Ｑ2 のドレイン電圧の上昇速
度を抑えるようにしている。
【００１６】チョークコイルＬ1 は、両スイッチング素
子Ｑ1 ，Ｑ2 のオン時に、コンデンサＣ1 にチョーク電
流を流してコンデンサＣ1 を放電させるものである。
子Ｑ1 ，Ｑ2 のオン時に、コンデンサＣ1 にチョーク電
流を流してコンデンサＣ1 を放電させるものである。
【００１７】制御回路１２は、ＧＮＤ側のスイッチング
素子Ｑ2 を電源電圧側のスイッチング素子Ｑ1 より速い
タイミングでオンさせるようになっている。
素子Ｑ2 を電源電圧側のスイッチング素子Ｑ1 より速い
タイミングでオンさせるようになっている。
【００１８】整流平滑回路３は、ダイオード３０，３１
と、チョークコイル３２と、コンデンサ３３とから構成
され、この整流平滑回路３の出力端に負荷ＬＤが接続さ
れる。
と、チョークコイル３２と、コンデンサ３３とから構成
され、この整流平滑回路３の出力端に負荷ＬＤが接続さ
れる。
【００１９】次に、本ＤＣ−ＤＣコンバータ１０の動作
を図２の波形図を参照して説明する。
を図２の波形図を参照して説明する。
【００２０】まず、制御回路１２は、ＧＮＤ側のスイッ
チング素子Ｑ2 をオンさせ、所定時間Δｔ経過後に電源
電圧側のスイッチング素子Ｑ1 をオンさせる。
チング素子Ｑ2 をオンさせ、所定時間Δｔ経過後に電源
電圧側のスイッチング素子Ｑ1 をオンさせる。
【００２１】両スイッチング素子Ｑ1 ，Ｑ2 のオン期間
では、電源電圧側のスイッチング素子Ｑ1 のソース電圧
はＶｉｎとなり、ＧＮＤ側のスイッチング素子Ｑ2 のド
レイン電圧はＧＮＤレベルとなっている。
では、電源電圧側のスイッチング素子Ｑ1 のソース電圧
はＶｉｎとなり、ＧＮＤ側のスイッチング素子Ｑ2 のド
レイン電圧はＧＮＤレベルとなっている。
【００２２】また、このオン期間では、トランスＴ1 の
励磁電流は、徐々に増加している。また、第３のダイオ
ードＤ3 のカソード電圧は、スイッチング素子Ｑ1 ，Ｑ
2 のターンオン後、時刻ｔ0 でＯＶとなり、その後はこ
の状態を維持している。また、チョークコイルＬ1 に
は、スイッチング素子Ｑ1 ，Ｑ2 のターンオンから時刻
ｔ0 の間、チョーク電流が流れる。コンデンサＣ1 の両
端間電圧は、放電してＶｉｎに達する。
励磁電流は、徐々に増加している。また、第３のダイオ
ードＤ3 のカソード電圧は、スイッチング素子Ｑ1 ，Ｑ
2 のターンオン後、時刻ｔ0 でＯＶとなり、その後はこ
の状態を維持している。また、チョークコイルＬ1 に
は、スイッチング素子Ｑ1 ，Ｑ2 のターンオンから時刻
ｔ0 の間、チョーク電流が流れる。コンデンサＣ1 の両
端間電圧は、放電してＶｉｎに達する。
【００２３】時刻ｔ1 で両スイッチング素子Ｑ1 ，Ｑ2
がオフすると、それまでトランスＴ1 を通過していた電
流が両スイッチング素子Ｑ1 ，Ｑ2 を通過せず、第３の
ダイオードＤ3 及びコンデンサＣ1 を通過する。このた
め、電源電圧側のスイッチング素子Ｑ1 のソース電圧は
下降し、ＧＮＤ側のスイッチング素子Ｑ2 のドレイン電
圧は図２のｂで示すように従来よりも遅く上昇し、コン
デンサＣ1 の両端間電圧は、Ｖｉｎから−Ｖｉｎに変化
する。第１及び第２のダイオードＤ1 ，Ｄ2 により、ス
イッチング素子Ｑ1 のソース電圧はＧＮＤに、スイッチ
ング素子Ｑ2 のドレイン電圧はＶｉｎに保持される。同
様に第３のダイオードＤ3 のカソード電圧はＶｉｎに、
コンデンサＣ1 の両端電圧は−Ｖｉｎに保持される。
がオフすると、それまでトランスＴ1 を通過していた電
流が両スイッチング素子Ｑ1 ，Ｑ2 を通過せず、第３の
ダイオードＤ3 及びコンデンサＣ1 を通過する。このた
め、電源電圧側のスイッチング素子Ｑ1 のソース電圧は
下降し、ＧＮＤ側のスイッチング素子Ｑ2 のドレイン電
圧は図２のｂで示すように従来よりも遅く上昇し、コン
デンサＣ1 の両端間電圧は、Ｖｉｎから−Ｖｉｎに変化
する。第１及び第２のダイオードＤ1 ，Ｄ2 により、ス
イッチング素子Ｑ1 のソース電圧はＧＮＤに、スイッチ
ング素子Ｑ2 のドレイン電圧はＶｉｎに保持される。同
様に第３のダイオードＤ3 のカソード電圧はＶｉｎに、
コンデンサＣ1 の両端電圧は−Ｖｉｎに保持される。
【００２４】時刻ｔ3 になると、トランスＴ1 の励磁電
流が切れる。この時点でトランスＴ1 の１次側巻線電圧
が−ＶｉｎからＯＶに変化する。この時、電源電圧側の
スイッチング素子Ｑ1 のソース側の電位は、コンデンサ
Ｃ1 ，第２及び第４のダイオードＤ2 ，Ｄ4 があること
により固定されるため、ほとんど変化しない。一方、Ｇ
ＮＤ側のスイッチング素子Ｑ2 のドレイン電圧は、Ｖｉ
ｎからほぼＯＶに近い電圧Ｖ10まで変化する。
流が切れる。この時点でトランスＴ1 の１次側巻線電圧
が−ＶｉｎからＯＶに変化する。この時、電源電圧側の
スイッチング素子Ｑ1 のソース側の電位は、コンデンサ
Ｃ1 ，第２及び第４のダイオードＤ2 ，Ｄ4 があること
により固定されるため、ほとんど変化しない。一方、Ｇ
ＮＤ側のスイッチング素子Ｑ2 のドレイン電圧は、Ｖｉ
ｎからほぼＯＶに近い電圧Ｖ10まで変化する。
【００２５】時刻ｔ4 になると、制御回路１２は、ＧＮ
Ｄ側のスイッチング素子Ｑ2 をオンさせ、所定時間Δｔ
経過後に電源電圧側のスイッチング素子Ｑ1 をオンさせ
る。これにより、ＧＮＤ側のスイッチング素子Ｑ2 のド
レイン電圧Ｖ10をほぼＯＶに抑えることができるため、
ターンオン損失が少なくなる。
Ｄ側のスイッチング素子Ｑ2 をオンさせ、所定時間Δｔ
経過後に電源電圧側のスイッチング素子Ｑ1 をオンさせ
る。これにより、ＧＮＤ側のスイッチング素子Ｑ2 のド
レイン電圧Ｖ10をほぼＯＶに抑えることができるため、
ターンオン損失が少なくなる。
【００２６】時刻ｔ5 になると、電源電圧側のスイッチ
ング素子Ｑ1 がオンし、このスイッチング素子Ｑ1 のソ
ース電圧がＶｉｎとなるため、第３のダイオードＤ3 の
カソード電圧が２Ｖｉｎに上昇する。従って第４のダイ
オードＤ4 が導通しチョクコイルＬ1 とコンデンサＣ1
による共振電流が流れる。この結果、第３のダイオード
Ｄ3 のカソード電圧は、ＯＶまで低下し、初期の状態と
なる。
ング素子Ｑ1 がオンし、このスイッチング素子Ｑ1 のソ
ース電圧がＶｉｎとなるため、第３のダイオードＤ3 の
カソード電圧が２Ｖｉｎに上昇する。従って第４のダイ
オードＤ4 が導通しチョクコイルＬ1 とコンデンサＣ1
による共振電流が流れる。この結果、第３のダイオード
Ｄ3 のカソード電圧は、ＯＶまで低下し、初期の状態と
なる。
【００２７】このような本ＤＣ−ＤＣコンバータ１０に
よれば、両スイッチング素子Ｑ1 ，Ｑ2 のオフ時のドレ
イン電圧の上昇速度を抑えることが可能となるので、ス
イッチング損失を低減し、ノイズの発生を少なくするこ
とができる。
よれば、両スイッチング素子Ｑ1 ，Ｑ2 のオフ時のドレ
イン電圧の上昇速度を抑えることが可能となるので、ス
イッチング損失を低減し、ノイズの発生を少なくするこ
とができる。
【００２８】また、抵抗Ｒ1 は、チョークコイルＬ1 の
浮遊容量によるチョークコイルＬ1の両端間電圧の振動
を抑えるので、第３及び第４のダイオードＤ3 ，Ｄ4 に
印加される電圧を低減し、ノイズの発生をより少なくす
ることができる。
浮遊容量によるチョークコイルＬ1の両端間電圧の振動
を抑えるので、第３及び第４のダイオードＤ3 ，Ｄ4 に
印加される電圧を低減し、ノイズの発生をより少なくす
ることができる。
【００２９】また、制御回路１２は、ＧＮＤ側のスイッ
チング素子Ｑ2 を電源電圧側のスイッチング素子Ｑ1 よ
り速いタイミングでオンさせているので、スイッチング
素子のターンオン損失をより低減することができる。
チング素子Ｑ2 を電源電圧側のスイッチング素子Ｑ1 よ
り速いタイミングでオンさせているので、スイッチング
素子のターンオン損失をより低減することができる。
【００３０】なお、本発明は、上記説明に限定されず
に、種々に変形可能である。例えば、本発明は、フォワ
ード型に限らず、フライバック型にも同様に適用するこ
とができる。
に、種々に変形可能である。例えば、本発明は、フォワ
ード型に限らず、フライバック型にも同様に適用するこ
とができる。
【００３１】
【発明の効果】上述したように本発明によれば、両スイ
ッチング素子のオフ時のドレイン電圧の上昇速度を抑え
ることが可能となるので、スイッチング損失を低減し、
ノイズの発生を少なくすることができる。
ッチング素子のオフ時のドレイン電圧の上昇速度を抑え
ることが可能となるので、スイッチング損失を低減し、
ノイズの発生を少なくすることができる。
【図１】本発明のＤＣ−ＤＣコンバータの回路図
【図２】本発明のＤＣ−ＤＣコンバータの波形図
【図３】従来のＤＣ−ＤＣコンバータの回路図
【図４】従来のＤＣ−ＤＣコンバータの波形図
【符号の説明】 ３ 整流平滑回路 １０ ＤＣ−ＤＣコンバータ １２ 制御回路 Ｃ1 コンデンサ Ｄ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 ダイオード Ｌ1 チョークコイル ＬＤ 負荷 Ｎ1 １次巻線 Ｎ2 ２次巻線 Ｑ1 ，Ｑ2 スイッチング素子 Ｒ1 抵抗 Ｔ1 トランス Ｖｉｎ 直流電源
Claims (3)
- 【請求項１】 直流電源が印加される１次巻線と２次巻
線とを有するトランスと、前記１次巻線の両端に各々直
列に接続された一対のスイッチング素子と、前記両スイ
ッチング素子を断続制御する制御回路と、前記両スイッ
チング素子のオン又はオフの期間に得られた前記２次巻
線の出力を整流平滑する整流平滑回路とを具備するＤＣ
−ＤＣコンバータにおいて、前記両スイッチング素子の
オフ時に前記１次巻線電流が充電されるコンデンサと、
前記両スイッチング素子のオン時に前記コンデンサにチ
ョーク電流を流して前記コンデンサを放電させるチョー
クコイルとを備えたことを特徴とするＤＣ−ＤＣコンバ
ータ。 - 【請求項２】 前記チョークコイルに並列に抵抗を接続
し、チョークコイルの浮遊容量によるチョークコイルの
両端間電圧の振動を抑えるようにしたことを特徴とする
請求項１記載のＤＣ−ＤＣコンバータ。 - 【請求項３】 前記制御回路は、グランド側のスイッチ
ング素子を電源電圧側のスイッチング素子より速いタイ
ミングでオンさせることを特徴とする請求項１又は２記
載のＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208496A JPH09205770A (ja) | 1996-01-26 | 1996-01-26 | Ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208496A JPH09205770A (ja) | 1996-01-26 | 1996-01-26 | Ｄｃ−ｄｃコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205770A true JPH09205770A (ja) | 1997-08-05 |
Family
ID=11795729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1208496A Pending JPH09205770A (ja) | 1996-01-26 | 1996-01-26 | Ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205770A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002084754A (ja) * | 2000-09-05 | 2002-03-22 | Mitsubishi Electric Corp | Ｄｃ／ｄｃコンバータ装置 |
| JP2002315338A (ja) * | 2001-04-05 | 2002-10-25 | Shindengen Electric Mfg Co Ltd | スイッチング電源装置 |
| JP2002330582A (ja) * | 2001-05-08 | 2002-11-15 | Shindengen Electric Mfg Co Ltd | スイッチング電源装置 |
| JP2002369524A (ja) * | 2001-06-01 | 2002-12-20 | Shindengen Electric Mfg Co Ltd | スイッチング電源装置 |
| JP2003037978A (ja) * | 2001-07-24 | 2003-02-07 | Shindengen Electric Mfg Co Ltd | スイッチング電源装置 |
-
1996
- 1996-01-26 JP JP1208496A patent/JPH09205770A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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