JPH09212661A - 画像生成装置 - Google Patents
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- JPH09212661A JPH09212661A JP8020331A JP2033196A JPH09212661A JP H09212661 A JPH09212661 A JP H09212661A JP 8020331 A JP8020331 A JP 8020331A JP 2033196 A JP2033196 A JP 2033196A JP H09212661 A JPH09212661 A JP H09212661A
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- cache memory
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06T1/00—General purpose image data processing
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- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G2340/10—Mixing of images, i.e. displayed pixel being the result of an operation, e.g. adding, on the corresponding input pixels
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- G09G2360/12—Frame memory handling
- G09G2360/121—Frame memory handling using a cache memory
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- General Physics & Mathematics (AREA)
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- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Image Input (AREA)
- Memory System (AREA)
- Digital Computer Display Output (AREA)
- Storing Facsimile Image Data (AREA)
Abstract
(57)【要約】
【課題】 安価なフレームバッファを用いながら、高速
アクセスを可能とし、描画速度を高めることができるよ
うな画像生成装置を提供する。 【解決手段】 描画エンジン主要部１０１からのデータ
をＦＩＦＯ（First In First Out）メモリ１０２に送っ
て一時的に蓄え、演算装置１０３を介して高速のキャッ
シュメモリ１０４に送る。このキャッシュメモリ１０４
とフレームバッファ１０５との間でデータのやりとりを
行う。キャッシュコントローラ１０６は、ＦＩＦＯメモ
リ１０２の内容を先読みして、フレームバッファ１０５
内の高速アクセスが可能な同一ページのデータをまとめ
て読み書きするようにキャッシュメモリ１０４を制御す
る。
アクセスを可能とし、描画速度を高めることができるよ
うな画像生成装置を提供する。 【解決手段】 描画エンジン主要部１０１からのデータ
をＦＩＦＯ（First In First Out）メモリ１０２に送っ
て一時的に蓄え、演算装置１０３を介して高速のキャッ
シュメモリ１０４に送る。このキャッシュメモリ１０４
とフレームバッファ１０５との間でデータのやりとりを
行う。キャッシュコントローラ１０６は、ＦＩＦＯメモ
リ１０２の内容を先読みして、フレームバッファ１０５
内の高速アクセスが可能な同一ページのデータをまとめ
て読み書きするようにキャッシュメモリ１０４を制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、画像生成装置に関
し、特にコンピュータを用いた映像機器であるグラフィ
ックコンピュータ、特殊効果装置、ゲーム機等に用いら
れる画像生成装置に関する。
し、特にコンピュータを用いた映像機器であるグラフィ
ックコンピュータ、特殊効果装置、ゲーム機等に用いら
れる画像生成装置に関する。
【０００２】
【従来の技術】例えば、ゲーム機やパーソナルコンピュ
ータ装置あるいはグラフィックコンピュータ装置等のコ
ンピュータグラフィックスを応用した機器において、テ
レビジョン受像機やモニタ受像機あるいはＣＲＴ（陰極
線管）ディスプレイ装置等に出力して表示する画像のデ
ータ（表示出力画像データ）を生成あるいは生成する際
には、ジオメトリ処理やレンダリング処理が行われる。
ジオメトリ処理部では、座標変換、クリッピング、光源
計算等が行われ、レンダリング処理部では、頂点の色デ
ータと奥行きを示すＺ値から、ポリゴンを構成する全て
の画素の色とＺ値を考慮して、画素データをフレームバ
ッファに書き込む。
ータ装置あるいはグラフィックコンピュータ装置等のコ
ンピュータグラフィックスを応用した機器において、テ
レビジョン受像機やモニタ受像機あるいはＣＲＴ（陰極
線管）ディスプレイ装置等に出力して表示する画像のデ
ータ（表示出力画像データ）を生成あるいは生成する際
には、ジオメトリ処理やレンダリング処理が行われる。
ジオメトリ処理部では、座標変換、クリッピング、光源
計算等が行われ、レンダリング処理部では、頂点の色デ
ータと奥行きを示すＺ値から、ポリゴンを構成する全て
の画素の色とＺ値を考慮して、画素データをフレームバ
ッファに書き込む。
【０００３】このような処理、特に上記レンダリング処
理を主として行うために、描画処理回路あるいは描画エ
ンジンが設けられる。この描画エンジンにおいては、生
成された画素を直接フレームバッファに書き込む方法が
一般に採用されている。
理を主として行うために、描画処理回路あるいは描画エ
ンジンが設けられる。この描画エンジンにおいては、生
成された画素を直接フレームバッファに書き込む方法が
一般に採用されている。
【０００４】
【発明が解決しようとする課題】ところで、画像の描画
速度は、描画エンジンからフレームバッファへの書き込
み速度に影響され、フレームバッファのアクセス速度が
遅いと描画速度が低下することになる。従って、描画速
度を高めるために高価な高速メモリを大容量のフレーム
バッファに用いることはシステムの価格の高騰につなが
り、また、安価なＤＲＡＭ（Dynamic Random Access Me
mory）等のメモリを用いるとシステムの描画速度が遅く
なる、という欠点がある。
速度は、描画エンジンからフレームバッファへの書き込
み速度に影響され、フレームバッファのアクセス速度が
遅いと描画速度が低下することになる。従って、描画速
度を高めるために高価な高速メモリを大容量のフレーム
バッファに用いることはシステムの価格の高騰につなが
り、また、安価なＤＲＡＭ（Dynamic Random Access Me
mory）等のメモリを用いるとシステムの描画速度が遅く
なる、という欠点がある。
【０００５】ここで、描画エンジンとフレームバッファ
との間にＤＲＡＭのページに相当するバッファメモリを
設けて、フレームバッファのアクセスを高速なバースト
転送のみにする方法が考えられるが、バッファメモリ容
量の範囲内で描画データがページ境界を跨るような順序
で生じる場合には、効率が低下してしまう。
との間にＤＲＡＭのページに相当するバッファメモリを
設けて、フレームバッファのアクセスを高速なバースト
転送のみにする方法が考えられるが、バッファメモリ容
量の範囲内で描画データがページ境界を跨るような順序
で生じる場合には、効率が低下してしまう。
【０００６】本発明は上述したような実情に鑑みてなさ
れたものであり、安価なＤＲＡＭ等のメモリをフレーム
バッファとして用いても、描画速度を高速に維持できる
ような画像生成方法及び画像生成装置を提供するもので
ある。
れたものであり、安価なＤＲＡＭ等のメモリをフレーム
バッファとして用いても、描画速度を高速に維持できる
ような画像生成方法及び画像生成装置を提供するもので
ある。
【０００７】
【課題を解決するための手段】本発明に係る画像生成装
置は、描画エンジン等の描画処理手段により生成された
画素データを一時的に先読み可能なＦＩＦＯメモリ等の
メモリに一時的に蓄え、この先読み可能なＦＩＦＯメモ
リとフレームバッファとの間に高速のキャッシュメモリ
を設け、キャッシュ制御手段により上記先読み可能なＦ
ＩＦＯメモリの内容を先読みして上記キャッシュメモリ
の読み書きの制御を行うことを特徴としている。
置は、描画エンジン等の描画処理手段により生成された
画素データを一時的に先読み可能なＦＩＦＯメモリ等の
メモリに一時的に蓄え、この先読み可能なＦＩＦＯメモ
リとフレームバッファとの間に高速のキャッシュメモリ
を設け、キャッシュ制御手段により上記先読み可能なＦ
ＩＦＯメモリの内容を先読みして上記キャッシュメモリ
の読み書きの制御を行うことを特徴としている。
【０００８】ここで、上記キャッシュ制御手段は、上記
先読み内容に応じてフレームバッファ内の同一ページ内
のデータをまとめて上記キャッシュメモリにロードする
ことが好ましい。
先読み内容に応じてフレームバッファ内の同一ページ内
のデータをまとめて上記キャッシュメモリにロードする
ことが好ましい。
【０００９】また、上記ＦＩＦＯメモリと上記キャッシ
ュメモリとの間に演算装置を設け、上記描画処理手段か
らのコマンドに応じて、Ｚバッファ処理、アンチエリア
シング処理、各種フィルタ演算処理、αブレンディング
処理、半透明処理、ピクセル並び替え処理等を可能にす
ることが好ましい。
ュメモリとの間に演算装置を設け、上記描画処理手段か
らのコマンドに応じて、Ｚバッファ処理、アンチエリア
シング処理、各種フィルタ演算処理、αブレンディング
処理、半透明処理、ピクセル並び替え処理等を可能にす
ることが好ましい。
【００１０】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照しながら説明する。
態について、図面を参照しながら説明する。
【００１１】図１には、本発明に係る画像生成装置の実
施の形態が適用されるビデオゲーム装置の概略的な構成
を示している。
施の形態が適用されるビデオゲーム装置の概略的な構成
を示している。
【００１２】この図１に示すビデオゲーム装置は、例え
ば光学ディスク等の補助記憶装置に記憶されているゲー
ムプログラムを読み出して実行することにより、使用者
からの指示に応じてゲームを行うものである。
ば光学ディスク等の補助記憶装置に記憶されているゲー
ムプログラムを読み出して実行することにより、使用者
からの指示に応じてゲームを行うものである。
【００１３】すなわち、このビデオゲーム装置は、２種
類のバスすなわち、メインバス１とサブバス２を備え
る。
類のバスすなわち、メインバス１とサブバス２を備え
る。
【００１４】上記メインバス１とサブバス２は、バスコ
ントローラ１０を介して接続されている。
ントローラ１０を介して接続されている。
【００１５】そして上記メインバス１には、マイクロプ
ロセッサなどからなる主中央演算処理装置（メインＣＰ
Ｕ:Central Processing Unit）１１、ランダムアクセス
メモリ（ＲＡＭ:Random Access Memory） からなる主記
憶装置（メインメモリ）１２、主ダイレクトメモリアク
セスメモリコントローラ（メインＤＭＡＣ:Direct Memo
ry Access Controller）１３、ＭＰＥＧデコーダ（ＭＤ
ＥＣ）１４及び画像処理装置（ＧＰＵ:Graphic Process
ing Unit）１５が接続されている。また、上記サブバス
２には、マイクロプロセッサなどからなる副中央演算処
理装置（サブＣＰＵ:Central Processing Unit）２１、
ランダムアクセスメモリ（ＲＡＭ:Random Access Memor
y)からなる副記憶装置（サブメモリ）２２、副ダイレク
トメモリアクセスメモリコントローラ（サブＤＭＡＣ:D
irect Memory Access Controller）２３、オペレーティ
ングシステム等のプログラムが格納されたリードオンリ
ーメモリ（ＲＯＭ:Read Only Memory） ２４、音声処理
装置（ＳＰＵ:Sound Processing Unit）２５、通信制御
部（ＡＴＭ）２６、補助記憶装置２７及び入力デバイス
２８が接続されている。
ロセッサなどからなる主中央演算処理装置（メインＣＰ
Ｕ:Central Processing Unit）１１、ランダムアクセス
メモリ（ＲＡＭ:Random Access Memory） からなる主記
憶装置（メインメモリ）１２、主ダイレクトメモリアク
セスメモリコントローラ（メインＤＭＡＣ:Direct Memo
ry Access Controller）１３、ＭＰＥＧデコーダ（ＭＤ
ＥＣ）１４及び画像処理装置（ＧＰＵ:Graphic Process
ing Unit）１５が接続されている。また、上記サブバス
２には、マイクロプロセッサなどからなる副中央演算処
理装置（サブＣＰＵ:Central Processing Unit）２１、
ランダムアクセスメモリ（ＲＡＭ:Random Access Memor
y)からなる副記憶装置（サブメモリ）２２、副ダイレク
トメモリアクセスメモリコントローラ（サブＤＭＡＣ:D
irect Memory Access Controller）２３、オペレーティ
ングシステム等のプログラムが格納されたリードオンリ
ーメモリ（ＲＯＭ:Read Only Memory） ２４、音声処理
装置（ＳＰＵ:Sound Processing Unit）２５、通信制御
部（ＡＴＭ）２６、補助記憶装置２７及び入力デバイス
２８が接続されている。
【００１６】上記バスコントローラ１０は、メインバス
１とサブバス２との間のスイッチングを行う上記メイン
バス１上のデバイスであって、初期状態ではオープンに
なっている。
１とサブバス２との間のスイッチングを行う上記メイン
バス１上のデバイスであって、初期状態ではオープンに
なっている。
【００１７】また、上記メインＣＰＵ１１は、上記メイ
ンメモリ１２上のプログラムで動作する上記メインバス
１上のデバイスである。このメインＣＰＵ１１は、起動
時には上記バスコントローラ１０がオープンになってい
ることにより、上記サブバス２上のＲＯＭ２４からブー
トプログラムを読み込んで実行し、補助記憶装置２７か
らアプリケーションプログラム及び必要なデータを上記
メインメモリ１２や上記サブバス２上のデバイスにロー
ドする。このメインＣＰＵ１１には、座標変換等の処理
を行うジオミトリトランスファエンジン（ＧＴＥ:Geome
try Transfer Engine ）１７が搭載されている。上記Ｇ
ＴＥ１７は、例えば複数の演算を並列に実行する並列演
算機構を備え、上記メインＣＰＵ１１からの演算要求に
応じて座標変換，光源計算，行列あるいはベクトルなど
の演算を高速に行う。そして、上記メインＣＰＵ１１
は、上記ＧＴＥ１７による演算結果に基づいて３角形や
４角形などの基本的な単位図形（ポリゴン）の組み合わ
せとして３次元モデルを定義して３次元画像を描画する
ための各ポリゴンに対応する描画命令を作成し、この描
画命令をパケット化してコマンドパケットとして上記Ｇ
ＰＵ１５に送る。
ンメモリ１２上のプログラムで動作する上記メインバス
１上のデバイスである。このメインＣＰＵ１１は、起動
時には上記バスコントローラ１０がオープンになってい
ることにより、上記サブバス２上のＲＯＭ２４からブー
トプログラムを読み込んで実行し、補助記憶装置２７か
らアプリケーションプログラム及び必要なデータを上記
メインメモリ１２や上記サブバス２上のデバイスにロー
ドする。このメインＣＰＵ１１には、座標変換等の処理
を行うジオミトリトランスファエンジン（ＧＴＥ:Geome
try Transfer Engine ）１７が搭載されている。上記Ｇ
ＴＥ１７は、例えば複数の演算を並列に実行する並列演
算機構を備え、上記メインＣＰＵ１１からの演算要求に
応じて座標変換，光源計算，行列あるいはベクトルなど
の演算を高速に行う。そして、上記メインＣＰＵ１１
は、上記ＧＴＥ１７による演算結果に基づいて３角形や
４角形などの基本的な単位図形（ポリゴン）の組み合わ
せとして３次元モデルを定義して３次元画像を描画する
ための各ポリゴンに対応する描画命令を作成し、この描
画命令をパケット化してコマンドパケットとして上記Ｇ
ＰＵ１５に送る。
【００１８】また、上記メインＤＭＡＣ１３は、メイン
バス１上のデバイスを対象とするＤＭＡ転送の制御等を
行う上記メインバス１上のデバイスである。このメイン
ＤＭＡＣ１３は、、上記バスコントローラ１０がオープ
ンになっているときにはサブバス２上のデバイスも対象
とする。
バス１上のデバイスを対象とするＤＭＡ転送の制御等を
行う上記メインバス１上のデバイスである。このメイン
ＤＭＡＣ１３は、、上記バスコントローラ１０がオープ
ンになっているときにはサブバス２上のデバイスも対象
とする。
【００１９】また、上記ＧＰＵ１５は、レンダリングプ
ロセッサとして機能する上記メインバス１上のデバイス
である。このＧＰＵ１５は、メインＣＰＵ１１又はメイ
ンＤＭＡＣ１３からコマンドパケットとして送られてき
た描画命令を解釈して、頂点の色データと奥行きを示す
Ｚ値から、ポリゴンを構成する全ての画素の色とＺ値を
考慮して、画素データをフレームバッファ１８に書き込
むレンダリング処理を行う。
ロセッサとして機能する上記メインバス１上のデバイス
である。このＧＰＵ１５は、メインＣＰＵ１１又はメイ
ンＤＭＡＣ１３からコマンドパケットとして送られてき
た描画命令を解釈して、頂点の色データと奥行きを示す
Ｚ値から、ポリゴンを構成する全ての画素の色とＺ値を
考慮して、画素データをフレームバッファ１８に書き込
むレンダリング処理を行う。
【００２０】また、上記ＭＰＥＧデコーダ（ＭＤＥＣ）
１４は、ＣＰＵと並列に動作可能なＩ／Ｏ接続デバイス
であって、画像伸張エンジンとして機能する上記メイン
バス１上のデバイスである。このＭＰＥＧデコーダ（Ｍ
ＤＥＣ）１４は、離散コサイン変換などの直行変換によ
り圧縮されて符号化された画像データを復号化する。
１４は、ＣＰＵと並列に動作可能なＩ／Ｏ接続デバイス
であって、画像伸張エンジンとして機能する上記メイン
バス１上のデバイスである。このＭＰＥＧデコーダ（Ｍ
ＤＥＣ）１４は、離散コサイン変換などの直行変換によ
り圧縮されて符号化された画像データを復号化する。
【００２１】また、上記サブＣＰＵ２１は、上記サブメ
モリ２２上のプログラムで動作する上記サブバス２上の
デバイスである。
モリ２２上のプログラムで動作する上記サブバス２上の
デバイスである。
【００２２】また、上記サブＤＭＡＣ２３は、サブバス
２上のデバイスを対象とするＤＭＡ転送の制御等を行う
上記サブバス２上のデバイスである。このサブＤＭＡＣ
２３は、上記バスコントローラ１０がクローズなってい
るときにのみバス権利を獲得することができる。
２上のデバイスを対象とするＤＭＡ転送の制御等を行う
上記サブバス２上のデバイスである。このサブＤＭＡＣ
２３は、上記バスコントローラ１０がクローズなってい
るときにのみバス権利を獲得することができる。
【００２３】また、上記ＳＰＵ２５は、サウンドロセッ
サとして機能する上記サブバス２上のデバイスである。
このＳＰＵ２５は、上記サブＣＰＵ２１又はサブＤＭＡ
Ｃ２３からコマンドパケットとして送られてくるサウン
ドコマンドに応じて、サウンドメモリ２９から音声デー
タ読み出して出力する。
サとして機能する上記サブバス２上のデバイスである。
このＳＰＵ２５は、上記サブＣＰＵ２１又はサブＤＭＡ
Ｃ２３からコマンドパケットとして送られてくるサウン
ドコマンドに応じて、サウンドメモリ２９から音声デー
タ読み出して出力する。
【００２４】また、上記ＡＴＭ２６は、サブバス２上の
通信用デバイスである。
通信用デバイスである。
【００２５】また、上記補助記憶装置２７は、サブバス
２上のデータ入力デバイスであって、ディスクドライブ
などからなる。
２上のデータ入力デバイスであって、ディスクドライブ
などからなる。
【００２６】さらに、上記入力デバイス２８は、サブバ
ス２上のコントロールパッド、マウスなどのマンマシン
インターフェースや、画像入力、音声入力などの他の機
器からの入力用デバイスである。
ス２上のコントロールパッド、マウスなどのマンマシン
インターフェースや、画像入力、音声入力などの他の機
器からの入力用デバイスである。
【００２７】すなわち、このビデオゲーム装置では、座
標変換やクリッピング、光源計算等のジオメトリ処理を
行い、３角形や４角形などの基本的な単位図形（ポリゴ
ン）の組み合わせとして３次元モデルを定義して３次元
画像を描画するための描画命令を作成し、各ポリゴンに
対応する描画命令をコマンドパケットとしてメインバス
１に送出するジオメトリ処理系が上記メインバス１上の
メインＣＰＵ１１及びＧＴＵ１７などにより構成され、
上記ジオメトリ処理系からの描画命令に基づいて各ポリ
ゴンの画素データを生成してフレームバッファ１８に書
き込むレンダリング処理を行い、フレームバッファ１８
に図形を描画するレンダリング処理系が上記ＧＰＵ１５
により構成されている。
標変換やクリッピング、光源計算等のジオメトリ処理を
行い、３角形や４角形などの基本的な単位図形（ポリゴ
ン）の組み合わせとして３次元モデルを定義して３次元
画像を描画するための描画命令を作成し、各ポリゴンに
対応する描画命令をコマンドパケットとしてメインバス
１に送出するジオメトリ処理系が上記メインバス１上の
メインＣＰＵ１１及びＧＴＵ１７などにより構成され、
上記ジオメトリ処理系からの描画命令に基づいて各ポリ
ゴンの画素データを生成してフレームバッファ１８に書
き込むレンダリング処理を行い、フレームバッファ１８
に図形を描画するレンダリング処理系が上記ＧＰＵ１５
により構成されている。
【００２８】上記ＰＵ１５は、その具体的な構成を図２
に示してあるように、上記メインバス１に接続されたパ
ケットエンジン３１を備え、上記メインＣＰＵ１１又は
メインＤＭＡＣ１３から上記メインバス１を介して上記
パケットエンジン３１にコマンドパケットとして送られ
てくる描画命令に従って、プリプロセッサ３２と描画エ
ンジン３３により各ポリゴンの画素データを上記フレー
ムバッファ１８に書き込むレンダリング処理を行い、上
記フレームバッファ１８に描画された画像の画素データ
を読み出して表示制御部（ＣＲＴＣ）３４を介してビデ
オ信号として図示しないテレビジョン受像機やモニタ受
像機に供給するようになっている。
に示してあるように、上記メインバス１に接続されたパ
ケットエンジン３１を備え、上記メインＣＰＵ１１又は
メインＤＭＡＣ１３から上記メインバス１を介して上記
パケットエンジン３１にコマンドパケットとして送られ
てくる描画命令に従って、プリプロセッサ３２と描画エ
ンジン３３により各ポリゴンの画素データを上記フレー
ムバッファ１８に書き込むレンダリング処理を行い、上
記フレームバッファ１８に描画された画像の画素データ
を読み出して表示制御部（ＣＲＴＣ）３４を介してビデ
オ信号として図示しないテレビジョン受像機やモニタ受
像機に供給するようになっている。
【００２９】上記パケットエンジン３１は、上記メイン
ＣＰＵ１１又はメインＤＭＡＣ１３から上記メインバス
１を介して送られてくるコマンドパケットを上記パケッ
トエンジン３１により図示しないレジスタ上に展開す
る。
ＣＰＵ１１又はメインＤＭＡＣ１３から上記メインバス
１を介して送られてくるコマンドパケットを上記パケッ
トエンジン３１により図示しないレジスタ上に展開す
る。
【００３０】また、上記プリプロセッサ３２は、上記パ
ケットエンジン３１にコマンドパケットとして送られて
きた描画命令に従ってポリゴンデータを生成して後述す
るポリゴンの分割処理などの所定の前処理をポリゴンデ
ータに施し、上記描画エンジン３３が必要とする各ポリ
ゴンの頂点座標情報、テクスチャやミップマップテクス
チャのアドレス情報、ピクセルインターリーブの制御情
報などの各種データを生成する。
ケットエンジン３１にコマンドパケットとして送られて
きた描画命令に従ってポリゴンデータを生成して後述す
るポリゴンの分割処理などの所定の前処理をポリゴンデ
ータに施し、上記描画エンジン３３が必要とする各ポリ
ゴンの頂点座標情報、テクスチャやミップマップテクス
チャのアドレス情報、ピクセルインターリーブの制御情
報などの各種データを生成する。
【００３１】さらに、上記描画エンジン３３は、上記プ
リプロセッサ３２に接続されたＮ個のポリゴンエンジン
３３Ａ１，３３Ａ２・・・３３ＡＮと、各ポリゴンエン
ジン３３Ａ１，３３Ａ２・・・３３ＡＮに接続されたＮ
個のテクスチャエンジン３３Ｂ１，３３Ｂ２・・・３３
ＢＮと、各テクスチャエンジン３３Ｂ１，３３Ｂ２・・
・３３ＢＮに接続された第１のバススイッチャ３３Ｃ
と、この第１のバススイッチャ３３Ｃに接続されたＭ個
のピクセルエンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭ
と、各ピクセルエンジン３３Ｄ１，３３Ｄ２・・・３３
ＤＭに接続された第２のバススイッチャ３３Ｅと、この
第２のバススイッチャ３３Ｅに接続されたテクスチャキ
ャッシュ３３Ｆと、このテクスチャキャッシュ３３Ｆに
接続されたＣＬＵＴキャッシュ３３Ｇを備える。
リプロセッサ３２に接続されたＮ個のポリゴンエンジン
３３Ａ１，３３Ａ２・・・３３ＡＮと、各ポリゴンエン
ジン３３Ａ１，３３Ａ２・・・３３ＡＮに接続されたＮ
個のテクスチャエンジン３３Ｂ１，３３Ｂ２・・・３３
ＢＮと、各テクスチャエンジン３３Ｂ１，３３Ｂ２・・
・３３ＢＮに接続された第１のバススイッチャ３３Ｃ
と、この第１のバススイッチャ３３Ｃに接続されたＭ個
のピクセルエンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭ
と、各ピクセルエンジン３３Ｄ１，３３Ｄ２・・・３３
ＤＭに接続された第２のバススイッチャ３３Ｅと、この
第２のバススイッチャ３３Ｅに接続されたテクスチャキ
ャッシュ３３Ｆと、このテクスチャキャッシュ３３Ｆに
接続されたＣＬＵＴキャッシュ３３Ｇを備える。
【００３２】この描画エンジン３３において、上記Ｎ個
のポリゴンエンジン３３Ａ１，３３Ａ２・・・３３ＡＮ
は、上記プリプロセッサ３２により前処理が施されたポ
リゴンデータに基づいて、上記Ｎ個のポリゴンエンジン
３３Ａ１，３３Ａ２・・・３３ＡＮは、描画命令に応じ
たポリゴンを順次生成してポリゴン毎にシェーディング
処理などを並列処理により行う。
のポリゴンエンジン３３Ａ１，３３Ａ２・・・３３ＡＮ
は、上記プリプロセッサ３２により前処理が施されたポ
リゴンデータに基づいて、上記Ｎ個のポリゴンエンジン
３３Ａ１，３３Ａ２・・・３３ＡＮは、描画命令に応じ
たポリゴンを順次生成してポリゴン毎にシェーディング
処理などを並列処理により行う。
【００３３】また、上記Ｎ個のテクスチャエンジン３３
Ｂ１，３３Ｂ２・・・３３ＢＮは、上記ポリゴンエンジ
ン３３Ａ１，３３Ａ２・・・３３ＡＮにより生成された
ポリゴン毎に、上記テクスチャキャッシュ３３Ｆからカ
ラールックアップテーブル(CLUT:Cclor Lock Up Table)
キャッシュ３３Ｇを介して与えられるテクスチャデータ
に基づいて、テクスチャマッピング処理やミップマップ
処理を並列処理により行う。
Ｂ１，３３Ｂ２・・・３３ＢＮは、上記ポリゴンエンジ
ン３３Ａ１，３３Ａ２・・・３３ＡＮにより生成された
ポリゴン毎に、上記テクスチャキャッシュ３３Ｆからカ
ラールックアップテーブル(CLUT:Cclor Lock Up Table)
キャッシュ３３Ｇを介して与えられるテクスチャデータ
に基づいて、テクスチャマッピング処理やミップマップ
処理を並列処理により行う。
【００３４】ここで、上記テクスチャキャッシュ３３Ｆ
には、上記Ｎ個のテクスチャエンジン３３Ｂ１，３３Ｂ
２・・・３３ＢＮが処理するポリゴンに張り付けるテク
スチャやミップマップテクスチャのアドレス情報が上記
プリプロセッサ３２から事前に与えられ、上記アドレス
情報に基づいて上記フレームバッファ１８上のテクスチ
ャ領域から必要なテクスチャデータが転送される。ま
た、上記ＣＬＵＴキャッシュ３３Ｇには、上記ポリゴン
の描画を行なう際に参照すべきＣＬＵＴデータが上記フ
レームバッファ１８上のＣＬＵＴ領域から転送される。
には、上記Ｎ個のテクスチャエンジン３３Ｂ１，３３Ｂ
２・・・３３ＢＮが処理するポリゴンに張り付けるテク
スチャやミップマップテクスチャのアドレス情報が上記
プリプロセッサ３２から事前に与えられ、上記アドレス
情報に基づいて上記フレームバッファ１８上のテクスチ
ャ領域から必要なテクスチャデータが転送される。ま
た、上記ＣＬＵＴキャッシュ３３Ｇには、上記ポリゴン
の描画を行なう際に参照すべきＣＬＵＴデータが上記フ
レームバッファ１８上のＣＬＵＴ領域から転送される。
【００３５】上記Ｎ個のテクスチャエンジン３３Ｂ１，
３３Ｂ２・・・３３ＢＮによりテクスチャマッピング処
理やミップマップ処理が施されたポリゴンデータは、上
記第１のバススイッチャ３３Ｃを介してＭ個のピクセル
エンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭに転送され
る。
３３Ｂ２・・・３３ＢＮによりテクスチャマッピング処
理やミップマップ処理が施されたポリゴンデータは、上
記第１のバススイッチャ３３Ｃを介してＭ個のピクセル
エンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭに転送され
る。
【００３６】上記Ｍ個のピクセルエンジン３３Ｄ１，３
３Ｄ２・・・３３ＤＭは、Ｚバッファ処理やアンチエリ
アシング処理等の各種画像処理を並列処理により行い、
Ｍ個の画素データを生成する。
３Ｄ２・・・３３ＤＭは、Ｚバッファ処理やアンチエリ
アシング処理等の各種画像処理を並列処理により行い、
Ｍ個の画素データを生成する。
【００３７】そして、上記Ｍ個のピクセルエンジン３３
Ｄ１，３３Ｄ２・・・３３ＤＭで生成されたＭ個の画素
データは、この第２のバススイッチャ３３Ｅを介して上
記フレームバッファ１８に書き込まれる。
Ｄ１，３３Ｄ２・・・３３ＤＭで生成されたＭ個の画素
データは、この第２のバススイッチャ３３Ｅを介して上
記フレームバッファ１８に書き込まれる。
【００３８】ここで、上記第２のバススイッチャ３３Ｅ
は、上記プリプロセッサ３２からピクセルインターリー
ブの制御情報が供給されており、上記Ｍ個のピクセルエ
ンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭで生成された
Ｍ個の画素データのうちのＬ個の画素データを上記制御
情報に基づいて選択することにより、上記フレームバッ
ファ１８上に描画するポリゴンの形状に応じたＭ個の記
憶場所をアクセス単位として画素データをＭ個づつ書き
込むピクセルインターリーブ処理を行う機能を有してい
る。
は、上記プリプロセッサ３２からピクセルインターリー
ブの制御情報が供給されており、上記Ｍ個のピクセルエ
ンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭで生成された
Ｍ個の画素データのうちのＬ個の画素データを上記制御
情報に基づいて選択することにより、上記フレームバッ
ファ１８上に描画するポリゴンの形状に応じたＭ個の記
憶場所をアクセス単位として画素データをＭ個づつ書き
込むピクセルインターリーブ処理を行う機能を有してい
る。
【００３９】上記描画エンジン３３は、上記プリプロセ
ッサ３２により前処理が施されたポリゴンデータに基づ
いて、各ポリゴンの全ての画素データを生成して上記フ
レームバッファ１８に書き込むことにより、上記描画命
令によりポリゴンの組合せとして定義された画像を上記
フレームバッファ１８上に描画する。そして、上記フレ
ームバッファ１８に描画された画像の画素データを読み
出してＣＲＴＣ３４を介してビデオ信号として図示しな
いテレビジョン受像機やモニタ受像機に供給する。
ッサ３２により前処理が施されたポリゴンデータに基づ
いて、各ポリゴンの全ての画素データを生成して上記フ
レームバッファ１８に書き込むことにより、上記描画命
令によりポリゴンの組合せとして定義された画像を上記
フレームバッファ１８上に描画する。そして、上記フレ
ームバッファ１８に描画された画像の画素データを読み
出してＣＲＴＣ３４を介してビデオ信号として図示しな
いテレビジョン受像機やモニタ受像機に供給する。
【００４０】次に、このような描画エンジン３３とフレ
ームバッファ１８との間の具体的な構成例について、図
３を参照しながら説明する。
ームバッファ１８との間の具体的な構成例について、図
３を参照しながら説明する。
【００４１】この図３において、上記描画エンジン３３
の主要部１０１は、上記図２のピクセルエンジン３３Ｄ
１，３３Ｄ２，・・・３３ＤＭまでの構成に相当するも
のである。この描画エンジン主要部１０１は、描画する
画素データを出力し、いわゆるＦＩＦＯ（First In Fir
st Out）メモリ１０２に送って一時的に格納する。この
ＦＩＦＯメモリ１０２は、後述するようにメモリ内容を
先読み可能なものであり、キャッシュコントローラ１０
６により先読み制御が行われる。
の主要部１０１は、上記図２のピクセルエンジン３３Ｄ
１，３３Ｄ２，・・・３３ＤＭまでの構成に相当するも
のである。この描画エンジン主要部１０１は、描画する
画素データを出力し、いわゆるＦＩＦＯ（First In Fir
st Out）メモリ１０２に送って一時的に格納する。この
ＦＩＦＯメモリ１０２は、後述するようにメモリ内容を
先読み可能なものであり、キャッシュコントローラ１０
６により先読み制御が行われる。
【００４２】ＦＩＦＯメモリ１０２内には、例えば図４
に示すような構造のデータあるいはコマンドが書き込ま
れる。この図４において、ＯＰＲはオペレーション（操
作）コードを示し、Ｘ，Ｙ，Ｚが座標値を、Ｒ，Ｇ，Ｂ
及びαがカラー値を、またＷが書き込み許可（ライトイ
ネーブル）フラグをそれぞれ示している。オペレーショ
ンコードＯＰＲは、例えば６ビットｂ０〜ｂ５で構成さ
れ、ビットｂ０は、αブレンディングをするかしないか
を１、０で示し、ビットｂ２は、Ｚバッファを使用する
か否かを１、０で示す。ビットｂ２、ｂ３は、縦、横の
倍率を示し、０のとき１倍、１のとき２倍としており、
ｂ２が１のときにはＹを２倍の倍率にして縦２画素分の
ピクセルとして描き、ｂ３が１のときにはＸを２倍の倍
率にして横２画素分のピクセルとして描く。ビットｂ
５、ｂ４は、フィルタやアンチエリアシング処理の選択
を行うために用いられ、００のときはそのまま描き、０
１のときはアンチエリアシングを、１０のときにはタイ
プ１のフィルタ処理を、１１のときにはタイプ２のフィ
ルタ処理をそれぞれ行う。
に示すような構造のデータあるいはコマンドが書き込ま
れる。この図４において、ＯＰＲはオペレーション（操
作）コードを示し、Ｘ，Ｙ，Ｚが座標値を、Ｒ，Ｇ，Ｂ
及びαがカラー値を、またＷが書き込み許可（ライトイ
ネーブル）フラグをそれぞれ示している。オペレーショ
ンコードＯＰＲは、例えば６ビットｂ０〜ｂ５で構成さ
れ、ビットｂ０は、αブレンディングをするかしないか
を１、０で示し、ビットｂ２は、Ｚバッファを使用する
か否かを１、０で示す。ビットｂ２、ｂ３は、縦、横の
倍率を示し、０のとき１倍、１のとき２倍としており、
ｂ２が１のときにはＹを２倍の倍率にして縦２画素分の
ピクセルとして描き、ｂ３が１のときにはＸを２倍の倍
率にして横２画素分のピクセルとして描く。ビットｂ
５、ｂ４は、フィルタやアンチエリアシング処理の選択
を行うために用いられ、００のときはそのまま描き、０
１のときはアンチエリアシングを、１０のときにはタイ
プ１のフィルタ処理を、１１のときにはタイプ２のフィ
ルタ処理をそれぞれ行う。
【００４３】図３の演算装置１０３は、後で詳細に説明
するように比較器やエフェクタ等から成り、ＦＩＦＯメ
モリ１０２から画素を読み出して、それぞれの画素が要
求する演算やＺ値の比較を行い、次段のキャッシュメモ
リ１０４に対しての書き込み処理や、Ｚバッファ処理、
αブレンディング処理、半透明処理、アンチエリアシン
グ処理、各種フィルタ処理、ピクセル並び替え処理等を
行う。キャッシュメモリ１０４は、次段の通常のＤＲＡ
Ｍ（Dynamic Random Access Memory）等の安価なメモリ
を用いたフレームバッファ１０５とバースト転送を行う
ために設けられている。
するように比較器やエフェクタ等から成り、ＦＩＦＯメ
モリ１０２から画素を読み出して、それぞれの画素が要
求する演算やＺ値の比較を行い、次段のキャッシュメモ
リ１０４に対しての書き込み処理や、Ｚバッファ処理、
αブレンディング処理、半透明処理、アンチエリアシン
グ処理、各種フィルタ処理、ピクセル並び替え処理等を
行う。キャッシュメモリ１０４は、次段の通常のＤＲＡ
Ｍ（Dynamic Random Access Memory）等の安価なメモリ
を用いたフレームバッファ１０５とバースト転送を行う
ために設けられている。
【００４４】このキャッシュメモリ内のデータ構造の例
を図５に示す。この図５において、Ｔａｇはページアド
レスpage及びコラムアドレスcol から成るタグ領域ある
いはタグフィールドであり、ＤＴはデータ領域を示し、
Ｓ、Ｖは、それぞれタグ、データが有効（Valid） か否
かを示すフラグの領域であり、ＲＣはデータのアクセス
リクエストの計数値を示すリクエストカウント領域であ
る。フレームバッファ１０５は、上記図１、図２のフレ
ームバッファ１８に相当する。この１行分を１ラインと
いい、キャッシュメモリ１０４は、通常２ライン以上の
メモリ容量を有している。なお一般的に、上記タグ領域
のページアドレスpageは、フレームバッファ１０５の行
アドレスを、コラムアドレスcol はフレームバッファ１
０５の列アドレスあるいはその上位アドレスを示してい
る。
を図５に示す。この図５において、Ｔａｇはページアド
レスpage及びコラムアドレスcol から成るタグ領域ある
いはタグフィールドであり、ＤＴはデータ領域を示し、
Ｓ、Ｖは、それぞれタグ、データが有効（Valid） か否
かを示すフラグの領域であり、ＲＣはデータのアクセス
リクエストの計数値を示すリクエストカウント領域であ
る。フレームバッファ１０５は、上記図１、図２のフレ
ームバッファ１８に相当する。この１行分を１ラインと
いい、キャッシュメモリ１０４は、通常２ライン以上の
メモリ容量を有している。なお一般的に、上記タグ領域
のページアドレスpageは、フレームバッファ１０５の行
アドレスを、コラムアドレスcol はフレームバッファ１
０５の列アドレスあるいはその上位アドレスを示してい
る。
【００４５】キャッシュコントローラ１０６は、キャッ
シュメモリ１０４を制御する手段であり、特に、ＦＩＦ
Ｏメモリ１０２の内容を前もって調べることにより、必
要とされるデータ領域を知り、キャッシュメモリ１０４
に十分な空き領域があれば、そのデータ領域の現れる順
番を並べ替えて、ＤＲＡＭ等のフレームバッファ１０５
の同一ページ内へのアクセスをまとめて行うように、な
るべくＤＲＡＭのワード境界及びページ境界を跨らない
ようにして、アクセス回数及びアクセス時間が短くなる
ようにその部分のデータをまとめてキャッシュメモリ１
０４からフレームバッファ１０５に転送するように指示
する。このキャッシュコントローラ１０６の動作につい
ても後で詳細に説明する。
シュメモリ１０４を制御する手段であり、特に、ＦＩＦ
Ｏメモリ１０２の内容を前もって調べることにより、必
要とされるデータ領域を知り、キャッシュメモリ１０４
に十分な空き領域があれば、そのデータ領域の現れる順
番を並べ替えて、ＤＲＡＭ等のフレームバッファ１０５
の同一ページ内へのアクセスをまとめて行うように、な
るべくＤＲＡＭのワード境界及びページ境界を跨らない
ようにして、アクセス回数及びアクセス時間が短くなる
ようにその部分のデータをまとめてキャッシュメモリ１
０４からフレームバッファ１０５に転送するように指示
する。このキャッシュコントローラ１０６の動作につい
ても後で詳細に説明する。
【００４６】以上のような画像生成装置によれば、描画
エンジンによる描画効率を高めることができ、また効率
よくＺバッファ処理、アンチエリアシング処理、各種フ
ィルタ演算処理、αブレンディング処理、半透明処理、
ピクセル並べ替え処理等の各種処理を行うことができ
る。
エンジンによる描画効率を高めることができ、また効率
よくＺバッファ処理、アンチエリアシング処理、各種フ
ィルタ演算処理、αブレンディング処理、半透明処理、
ピクセル並べ替え処理等の各種処理を行うことができ
る。
【００４７】次に、上述した実施の形態のより具体的な
説明に先立って、描画エンジンによりフレームバッファ
に画素データを書き込む技術の従来例及び比較例につい
て説明する。
説明に先立って、描画エンジンによりフレームバッファ
に画素データを書き込む技術の従来例及び比較例につい
て説明する。
【００４８】先ず、描画エンジンがフレームバッファを
直接アクセスする場合には、フレームバッファのアクセ
ス速度により描画速度が決まるため、高価な高速大容量
のメモリを必要とし、安価な通常のＤＲＡＭをフレーム
バッファに用いると描画速度が遅くなることは前述した
通りである。
直接アクセスする場合には、フレームバッファのアクセ
ス速度により描画速度が決まるため、高価な高速大容量
のメモリを必要とし、安価な通常のＤＲＡＭをフレーム
バッファに用いると描画速度が遅くなることは前述した
通りである。
【００４９】ここで、描画エンジンとフレームバッファ
との間に、高速のバースト転送が可能なバッファメモリ
を設けることを考える。例えば、図６のフレームバッフ
ァ１０５の横１行分すなわち１ページ分の半分の容量を
有するバッファメモリ１０７を用い、描画エンジンによ
り順に描画データ列Ｌ１、Ｌ２、Ｌ３、Ｌ４を描画する
場合を考える。この場合、フレームバッファ１０５内で
は、領域１０５ａ内に描画データ列Ｌ１、Ｌ３が描画さ
れ、他のページの領域１０５ｂ内に描画データ列Ｌ２、
Ｌ４が描画されるものとしている。
との間に、高速のバースト転送が可能なバッファメモリ
を設けることを考える。例えば、図６のフレームバッフ
ァ１０５の横１行分すなわち１ページ分の半分の容量を
有するバッファメモリ１０７を用い、描画エンジンによ
り順に描画データ列Ｌ１、Ｌ２、Ｌ３、Ｌ４を描画する
場合を考える。この場合、フレームバッファ１０５内で
は、領域１０５ａ内に描画データ列Ｌ１、Ｌ３が描画さ
れ、他のページの領域１０５ｂ内に描画データ列Ｌ２、
Ｌ４が描画されるものとしている。
【００５０】先ず、描画エンジンがバッファメモリ１０
７に描画データ列Ｌ１を書き込むに先立って、フレーム
バッファ１０５の領域１０５ａのデータをバースト転送
によりバッファメモリ１０７に読み込む（ロードす
る）。このバッファメモリ１０７に読み込まれた領域１
０５ａのデータに対して、描画データ列Ｌ１を書き込
む。次に描画データ列Ｌ２を描画しようとするときに
は、バッファメモリ１０７の内容をフレームバッファ１
０５にバースト転送して領域１０５ａに書き込んだ後、
フレームバッファ１０５の領域１０５ｂのデータをバッ
ファメモリ１０７に読み込んだ後（ロードした後）、描
画データ列Ｌ２をバッファメモリ１０７に書き込む。次
に描画データ列Ｌ３を描画しようとするときには、バッ
ファメモリ１０７の内容をフレームバッファ１０５の領
域１０５ｂに書き込んだ後、領域１０５ａの内容をバー
スト転送によりフレームバッファ１０７に読み込み、描
画データ列Ｌ１に続く位置に描画データ列Ｌ３を書き込
む。次に描画データ列Ｌ４を描画しようとするときに
は、バッファメモリ１０７の内容の描画データ列Ｌ１、
Ｌ３をフレームバッファ１０５の領域１０５ａに書き込
んだ後、領域１０５ｂの内容をフレームバッファ１０７
に読み込み、描画データ列Ｌ２に続く位置に描画データ
列Ｌ４を書き込む。
７に描画データ列Ｌ１を書き込むに先立って、フレーム
バッファ１０５の領域１０５ａのデータをバースト転送
によりバッファメモリ１０７に読み込む（ロードす
る）。このバッファメモリ１０７に読み込まれた領域１
０５ａのデータに対して、描画データ列Ｌ１を書き込
む。次に描画データ列Ｌ２を描画しようとするときに
は、バッファメモリ１０７の内容をフレームバッファ１
０５にバースト転送して領域１０５ａに書き込んだ後、
フレームバッファ１０５の領域１０５ｂのデータをバッ
ファメモリ１０７に読み込んだ後（ロードした後）、描
画データ列Ｌ２をバッファメモリ１０７に書き込む。次
に描画データ列Ｌ３を描画しようとするときには、バッ
ファメモリ１０７の内容をフレームバッファ１０５の領
域１０５ｂに書き込んだ後、領域１０５ａの内容をバー
スト転送によりフレームバッファ１０７に読み込み、描
画データ列Ｌ１に続く位置に描画データ列Ｌ３を書き込
む。次に描画データ列Ｌ４を描画しようとするときに
は、バッファメモリ１０７の内容の描画データ列Ｌ１、
Ｌ３をフレームバッファ１０５の領域１０５ａに書き込
んだ後、領域１０５ｂの内容をフレームバッファ１０７
に読み込み、描画データ列Ｌ２に続く位置に描画データ
列Ｌ４を書き込む。
【００５１】このように、バッファメモリ１０７を用い
る構成ではフレームバッファ１０５に対するアクセスが
頻繁に生じ、バースト転送による高速アクセスを行って
も、その効果を十分に発揮できないことがある。
る構成ではフレームバッファ１０５に対するアクセスが
頻繁に生じ、バースト転送による高速アクセスを行って
も、その効果を十分に発揮できないことがある。
【００５２】そこで、図７に示すような構成のキャッシ
ュメモリ１０８を、図８に示すように、描画エンジン主
要部１０１とフレームバッファ１０５との間に設けるこ
とを提案している。このキャッシュメモリ１０８は、キ
ャッシュコントローラ１０９によりデータの読み書きが
制御される。図７のメモリ構成は上述した図５とほぼ同
様であるが、通常のキャッシュメモリ構成として、Ｖ
（有効：Valid） フラグのみを用いる構成を示してい
る。
ュメモリ１０８を、図８に示すように、描画エンジン主
要部１０１とフレームバッファ１０５との間に設けるこ
とを提案している。このキャッシュメモリ１０８は、キ
ャッシュコントローラ１０９によりデータの読み書きが
制御される。図７のメモリ構成は上述した図５とほぼ同
様であるが、通常のキャッシュメモリ構成として、Ｖ
（有効：Valid） フラグのみを用いる構成を示してい
る。
【００５３】このようなキャッシュメモリ１０８を用い
るとき、描画エンジン１０１により順に描画データ列Ｌ
１、Ｌ２、Ｌ３、Ｌ４を描画する際に、キャッシュメモ
リ１０８のデータＤＴ（０）の内容としてフレームバッ
ファ１０５の領域１０５ａのデータを読み込んだ（ロー
ドした）後、このデータＤＴ（０）に対して描画データ
列Ｌ１、Ｌ３を書き込み、また、データＤＴ（１）の内
容としてフレームバッファ１０５の領域１０５ｂのデー
タを読み込んだ後、描画データ列Ｌ２、Ｌ４を書き込む
ことにより、データＤＴ（０）である描画データ列Ｌ
１、Ｌ３をフレームバッファ１０５の領域１０５ａにま
とめて読み書きしたり、データＤＴ（１）である描画デ
ータ列Ｌ２、Ｌ４をフレームバッファ１０５の領域１０
５ｂにまとめて読み書きすることができ、フレームバッ
ファ１０５に対するアクセス回数が減って高速描画が可
能となる。
るとき、描画エンジン１０１により順に描画データ列Ｌ
１、Ｌ２、Ｌ３、Ｌ４を描画する際に、キャッシュメモ
リ１０８のデータＤＴ（０）の内容としてフレームバッ
ファ１０５の領域１０５ａのデータを読み込んだ（ロー
ドした）後、このデータＤＴ（０）に対して描画データ
列Ｌ１、Ｌ３を書き込み、また、データＤＴ（１）の内
容としてフレームバッファ１０５の領域１０５ｂのデー
タを読み込んだ後、描画データ列Ｌ２、Ｌ４を書き込む
ことにより、データＤＴ（０）である描画データ列Ｌ
１、Ｌ３をフレームバッファ１０５の領域１０５ａにま
とめて読み書きしたり、データＤＴ（１）である描画デ
ータ列Ｌ２、Ｌ４をフレームバッファ１０５の領域１０
５ｂにまとめて読み書きすることができ、フレームバッ
ファ１０５に対するアクセス回数が減って高速描画が可
能となる。
【００５４】この図８のキャッシュコントローラ１０９
の制御動作のアルゴリズムの一例について、図９を参照
しながら説明する。
の制御動作のアルゴリズムの一例について、図９を参照
しながら説明する。
【００５５】図９において、最初のステップＳ２０１で
キャッシュメモリ１０８の全てのラインのＶフラグを０
にし、次のステップＳ２０２に進んで、描画エンジン１
０１がメモリアクセスをリクエストするまで待機してい
る。メモリへのアクセスがリクエストされたときには、
ステップＳ２０３に進み、キャッシュメモリ１０８の全
ラインの内から、Ｖフラグが１であり、かつリクエスト
アドレスの上位がタグTag と一致しているラインを探
す。次のステップＳ２０４では、見つかったか否かを判
別し、ＮＯのときにはステップＳ２０５に、ＹＥＳのと
きにはステップＳ２０９に進む。ステップＳ２０５で
は、Ｖフラグが０のラインを探し、ステップＳ２０６で
これが見つかったか否かを判別し、ＮＯのときはステッ
プＳ２０７に、ＹＥＳのときはステップＳ２０８に進
む。ステップＳ２０７では、キャッシュメモリ１０８か
らラインを１つ選んで、そのデータ領域の内容ＤＴをタ
グTag が示すフレームバッファのアドレス位置に書き込
み、そのラインのＶフラグを０にした後、ステップＳ２
０８に進む。ステップＳ２０８では、キャッシュメモリ
１０８の当該ライン、すなわち上記ステップＳ２０６で
見つかったＶフラグが０のラインあるいはステップＳ２
０７でＶフラグを０にされたラインに対して、上記描画
エンジン１０１からのメモリアクセスリクエストのアド
レスに対応するデータをフレームバッファ１０５からコ
ピーし、そのラインのＶフラグを１にし、さらにアドレ
スの上位をそのラインのタグ領域にコピーした後、ステ
ップＳ２０９に進む。ステップＳ２０９では、上記描画
エンジン１０１がキャッシュメモリ１０８のそのライン
に対してアクセスした後、上記ステップＳ２０２に戻
る。
キャッシュメモリ１０８の全てのラインのＶフラグを０
にし、次のステップＳ２０２に進んで、描画エンジン１
０１がメモリアクセスをリクエストするまで待機してい
る。メモリへのアクセスがリクエストされたときには、
ステップＳ２０３に進み、キャッシュメモリ１０８の全
ラインの内から、Ｖフラグが１であり、かつリクエスト
アドレスの上位がタグTag と一致しているラインを探
す。次のステップＳ２０４では、見つかったか否かを判
別し、ＮＯのときにはステップＳ２０５に、ＹＥＳのと
きにはステップＳ２０９に進む。ステップＳ２０５で
は、Ｖフラグが０のラインを探し、ステップＳ２０６で
これが見つかったか否かを判別し、ＮＯのときはステッ
プＳ２０７に、ＹＥＳのときはステップＳ２０８に進
む。ステップＳ２０７では、キャッシュメモリ１０８か
らラインを１つ選んで、そのデータ領域の内容ＤＴをタ
グTag が示すフレームバッファのアドレス位置に書き込
み、そのラインのＶフラグを０にした後、ステップＳ２
０８に進む。ステップＳ２０８では、キャッシュメモリ
１０８の当該ライン、すなわち上記ステップＳ２０６で
見つかったＶフラグが０のラインあるいはステップＳ２
０７でＶフラグを０にされたラインに対して、上記描画
エンジン１０１からのメモリアクセスリクエストのアド
レスに対応するデータをフレームバッファ１０５からコ
ピーし、そのラインのＶフラグを１にし、さらにアドレ
スの上位をそのラインのタグ領域にコピーした後、ステ
ップＳ２０９に進む。ステップＳ２０９では、上記描画
エンジン１０１がキャッシュメモリ１０８のそのライン
に対してアクセスした後、上記ステップＳ２０２に戻
る。
【００５６】以上図７〜図９と共に説明したような例に
よれば、描画エンジン１０１から高速のキャッシュメモ
リ１０８に対するアクセスが有効に行われ、しかもフレ
ームバッファ１０５に対するアクセス回数も少なくな
り、高速描画が可能となる。
よれば、描画エンジン１０１から高速のキャッシュメモ
リ１０８に対するアクセスが有効に行われ、しかもフレ
ームバッファ１０５に対するアクセス回数も少なくな
り、高速描画が可能となる。
【００５７】ところで、このような構成において、例え
ば図１０に示すように、キャッシュメモリのそれぞれ１
ライン分の大きさの各描画データ列Ｌ１〜Ｌ４を順に描
画しようとする場合には、フレームバッファ１０５に対
して、描画データ列Ｌ１の次に描画データ列Ｌ２を書き
込む際にページ切り換えが必要とされ、また描画データ
列Ｌ２の次に描画データ列Ｌ３を書き込む際、さらに描
画データ列Ｌ３の次に描画データ列Ｌ４を書き込む際に
それぞれページ切り換えが必要とされ、最初の描画デー
タ列Ｌ１を書き込む際のページアクセスと合わせて計４
回のページアクセスが必要とされる。通常のＤＲＡＭを
用いたフレームバッファ１０５においては、同一ページ
内で連続的にデータを読み書きするいわゆる高速ページ
モードでは高速にデータ転送が行えるが、ページを指定
してのアクセスには時間がかかることが知られている。
このため、図１０に示すような描画データ列Ｌ１〜Ｌ４
を順に描画しようとすると、ページを指定してのアクセ
スが４回必要となり、これが描画速度の低下の原因とな
ることが考えられる。
ば図１０に示すように、キャッシュメモリのそれぞれ１
ライン分の大きさの各描画データ列Ｌ１〜Ｌ４を順に描
画しようとする場合には、フレームバッファ１０５に対
して、描画データ列Ｌ１の次に描画データ列Ｌ２を書き
込む際にページ切り換えが必要とされ、また描画データ
列Ｌ２の次に描画データ列Ｌ３を書き込む際、さらに描
画データ列Ｌ３の次に描画データ列Ｌ４を書き込む際に
それぞれページ切り換えが必要とされ、最初の描画デー
タ列Ｌ１を書き込む際のページアクセスと合わせて計４
回のページアクセスが必要とされる。通常のＤＲＡＭを
用いたフレームバッファ１０５においては、同一ページ
内で連続的にデータを読み書きするいわゆる高速ページ
モードでは高速にデータ転送が行えるが、ページを指定
してのアクセスには時間がかかることが知られている。
このため、図１０に示すような描画データ列Ｌ１〜Ｌ４
を順に描画しようとすると、ページを指定してのアクセ
スが４回必要となり、これが描画速度の低下の原因とな
ることが考えられる。
【００５８】そこで、上述した図３の実施の形態におい
ては、キャッシュメモリ１０４を設けるのみならずさら
にＦＩＦＯメモリ１０２を設け、このＦＩＦＯメモリ１
０２の内容をキャッシュコントローラ１０６により先読
みして、フレームバッファ１０５内の同一ページへのア
クセスをまとめて行うように制御することにより、描画
速度をさらに高めるようにしている。
ては、キャッシュメモリ１０４を設けるのみならずさら
にＦＩＦＯメモリ１０２を設け、このＦＩＦＯメモリ１
０２の内容をキャッシュコントローラ１０６により先読
みして、フレームバッファ１０５内の同一ページへのア
クセスをまとめて行うように制御することにより、描画
速度をさらに高めるようにしている。
【００５９】このキャッシュコントローラ１０６による
先読み制御のアルゴリズムの一例を図１１に示し、キャ
ッシュメモリ１０４の読み書き制御の一例を図１２に示
している。
先読み制御のアルゴリズムの一例を図１１に示し、キャ
ッシュメモリ１０４の読み書き制御の一例を図１２に示
している。
【００６０】先ず、図１１の最初のステップＳ２１１に
おいては、キャッシュメモリ１０４の全てのラインのＳ
フラグ及びＶフラグを０にし、上記ＦＩＦＯメモリ１０
２内のコマンドを示すポインタＰを先頭位置に設定して
いる。この図１１、図１２においては、キャッシュメモ
リ１０４の各ラインを示すインデックス変数をｉあるい
はｊとし、ｉラインのＳフラグの内容をＳ(i) 、Ｖフラ
グの内容をＶ(i) としており、ステップＳ２１１では、
全てのｉに対してＳ(i) に０を、Ｖ(i) に０をセットし
ている。
おいては、キャッシュメモリ１０４の全てのラインのＳ
フラグ及びＶフラグを０にし、上記ＦＩＦＯメモリ１０
２内のコマンドを示すポインタＰを先頭位置に設定して
いる。この図１１、図１２においては、キャッシュメモ
リ１０４の各ラインを示すインデックス変数をｉあるい
はｊとし、ｉラインのＳフラグの内容をＳ(i) 、Ｖフラ
グの内容をＶ(i) としており、ステップＳ２１１では、
全てのｉに対してＳ(i) に０を、Ｖ(i) に０をセットし
ている。
【００６１】次のステップＳ２１２においては、ＦＩＦ
Ｏメモリ１０２のポインタＰの位置にコマンドが書き込
まれているか否かを判別し、ＮＯのときはステップＳ２
１２戻り、ＹＥＳのときは次のステップＳ２１３に進ん
でいる。
Ｏメモリ１０２のポインタＰの位置にコマンドが書き込
まれているか否かを判別し、ＮＯのときはステップＳ２
１２戻り、ＹＥＳのときは次のステップＳ２１３に進ん
でいる。
【００６２】ステップＳ２１３では、タグ変数tag_inに
対して、ポインタＰの位置のコマンドのオペレーション
コードＯＰＲ、及び座標Ｘ，Ｙにより生成されるアドレ
スから、タグとなるアドレス、例えばページアドレス及
びコラムアドレスを生成して書き込む。
対して、ポインタＰの位置のコマンドのオペレーション
コードＯＰＲ、及び座標Ｘ，Ｙにより生成されるアドレ
スから、タグとなるアドレス、例えばページアドレス及
びコラムアドレスを生成して書き込む。
【００６３】次のステップＳ２１４では、キャッシュメ
モリ１０４内の全てのｉについて、タグtag(i)が上記タ
グ変数tag_inの内容であり、かつＳフラグＳ(i) が１と
なるようなｉが存在するか否かを判別している。これ
は、すでに対応するアドレスのデータがキャッシュメモ
リ１０４内にあるか、同一タグでアクセスリクエスト登
録されているラインがあるかを判別することに相当す
る。このステップＳ２１４でＮＯとされたときにはステ
ップＳ２１５に進み、ＹＥＳとされたときにはステップ
Ｓ２２０に進む。
モリ１０４内の全てのｉについて、タグtag(i)が上記タ
グ変数tag_inの内容であり、かつＳフラグＳ(i) が１と
なるようなｉが存在するか否かを判別している。これ
は、すでに対応するアドレスのデータがキャッシュメモ
リ１０４内にあるか、同一タグでアクセスリクエスト登
録されているラインがあるかを判別することに相当す
る。このステップＳ２１４でＮＯとされたときにはステ
ップＳ２１５に進み、ＹＥＳとされたときにはステップ
Ｓ２２０に進む。
【００６４】ステップＳ２１５では、ＳフラグＳ(i) が
０となるようなｉが存在するか否かを判別して、ＮＯの
ときはステップＳ２１６に進み、ＹＥＳのときはステッ
プＳ２１８に進む。このステップＳ２１５では、キャッ
シュメモリ１０４内に未使用のラインすなわちキャッシ
ュエントリが存在するか否かを判別している。
０となるようなｉが存在するか否かを判別して、ＮＯの
ときはステップＳ２１６に進み、ＹＥＳのときはステッ
プＳ２１８に進む。このステップＳ２１５では、キャッ
シュメモリ１０４内に未使用のラインすなわちキャッシ
ュエントリが存在するか否かを判別している。
【００６５】ステップＳ２１６では、キャッシュメモリ
１０４内にＳフラグＳ(i) が１で、かつＶフラグＶ(i)
が１で、かつリクエストカウントＲＣ(i) が１となるｉ
が存在するか否かを判別している。これは、データは有
効（Valid） であるが、既に描画されており、リクエス
トが無いようなラインすなわちキャッシュエントリが存
在するか否かを判別することに相当する。ステップＳ２
１６でＹＥＳとされたときにはステップＳ２１７に進
み、ＮＯとされたときにはステップＳ２２１に進んでい
る。
１０４内にＳフラグＳ(i) が１で、かつＶフラグＶ(i)
が１で、かつリクエストカウントＲＣ(i) が１となるｉ
が存在するか否かを判別している。これは、データは有
効（Valid） であるが、既に描画されており、リクエス
トが無いようなラインすなわちキャッシュエントリが存
在するか否かを判別することに相当する。ステップＳ２
１６でＹＥＳとされたときにはステップＳ２１７に進
み、ＮＯとされたときにはステップＳ２２１に進んでい
る。
【００６６】ステップＳ２１７では、フレームバッファ
１０５内の上記タグtag(i)で示されるアドレス位置のメ
モリ内容MEM(tag(i)) に、キャッシュメモリ１０４の上
記ｉのデータＤＴ(i) を転送して書き込んでいる。
１０５内の上記タグtag(i)で示されるアドレス位置のメ
モリ内容MEM(tag(i)) に、キャッシュメモリ１０４の上
記ｉのデータＤＴ(i) を転送して書き込んでいる。
【００６７】次のステップＳ２１８では、キャッシュメ
モリ１０４の上記ｉのラインに対して、タグtag(i)に上
記タグ変数tag_inを書き込み、ＳフラグＳ(i) を１に、
ＶフラグＶ(i) を０に、リクエストカウントＲＣ(i) を
１にそれぞれ設定する。これは、アクセスリクエストの
新登録に相当する。
モリ１０４の上記ｉのラインに対して、タグtag(i)に上
記タグ変数tag_inを書き込み、ＳフラグＳ(i) を１に、
ＶフラグＶ(i) を０に、リクエストカウントＲＣ(i) を
１にそれぞれ設定する。これは、アクセスリクエストの
新登録に相当する。
【００６８】次のステップＳ２１９では、ＦＩＦＯメモ
リ１０２のポインタＰを次のコマンド位置にインクリメ
ントして、上記ステップＳ２１２に戻っている。
リ１０２のポインタＰを次のコマンド位置にインクリメ
ントして、上記ステップＳ２１２に戻っている。
【００６９】上記ステップＳ２１４でＹＥＳと判別され
たときには、ステップＳ２２０により、キャッシュメモ
リ１０４のｉのラインあるいはキャッシュエントリのア
クセスリクエストカウントＲＣ(i) をインクリメント
（RC(i)+1） して、ステップＳ２１９に進んでいる。
たときには、ステップＳ２２０により、キャッシュメモ
リ１０４のｉのラインあるいはキャッシュエントリのア
クセスリクエストカウントＲＣ(i) をインクリメント
（RC(i)+1） して、ステップＳ２１９に進んでいる。
【００７０】上記ステップＳ２１６でＮＯとされたとき
には、キャッシュメモリ１０４内に空きがないため、ス
テップＳ２２１で待機（ＷＡＩＴ）し、後述するキャッ
シュ読み書き制御による処理により空きが生じるのを待
って、上記ステップＳ２１３に戻っている。
には、キャッシュメモリ１０４内に空きがないため、ス
テップＳ２２１で待機（ＷＡＩＴ）し、後述するキャッ
シュ読み書き制御による処理により空きが生じるのを待
って、上記ステップＳ２１３に戻っている。
【００７１】次に、図１２のキャッシュメモリ１０４の
読み書き（リードライト）制御において、最初のステッ
プＳ２３１では上記ＦＩＦＯメモリ１０２からコマンド
を取り出し、次のステップＳ２３２で、そのコマンドが
既にキャッシュコントローラ１０６で上記図１１に示し
たような先読み制御処理が施されているか否かを判別し
ている。このステップＳ２３２でＮＯとされたときに
は、ステップＳ２３３に進んで、ＷＡＩＴ、すなわち上
記図１１の先読み制御処理を待って、ステップＳ２３２
に戻っている。ステップＳ２３２でＹＥＳとされたとき
には、ステップＳ２３４に進む。
読み書き（リードライト）制御において、最初のステッ
プＳ２３１では上記ＦＩＦＯメモリ１０２からコマンド
を取り出し、次のステップＳ２３２で、そのコマンドが
既にキャッシュコントローラ１０６で上記図１１に示し
たような先読み制御処理が施されているか否かを判別し
ている。このステップＳ２３２でＮＯとされたときに
は、ステップＳ２３３に進んで、ＷＡＩＴ、すなわち上
記図１１の先読み制御処理を待って、ステップＳ２３２
に戻っている。ステップＳ２３２でＹＥＳとされたとき
には、ステップＳ２３４に進む。
【００７２】ステップＳ２３４では、タグ変数tag_A
に、ＦＩＦＯメモリ１０２から読み出されたコマンドの
オペレーションコードＯＰＲ、及び座標Ｘ，Ｙにより生
成されるアドレスから、タグとなるアドレス、例えばペ
ージアドレス及びコラムアドレスを生成して書き込む。
に、ＦＩＦＯメモリ１０２から読み出されたコマンドの
オペレーションコードＯＰＲ、及び座標Ｘ，Ｙにより生
成されるアドレスから、タグとなるアドレス、例えばペ
ージアドレス及びコラムアドレスを生成して書き込む。
【００７３】次のステップＳ２３５では、キャッシュメ
モリ１０４内の、tag(i)=tag_AかつＳ(i)＝１ となるｉ
を探す。このようなｉのラインあるいはキャッシュエン
トリは、既に先読み処理されていることから、必ず見つ
かる。
モリ１０４内の、tag(i)=tag_AかつＳ(i)＝１ となるｉ
を探す。このようなｉのラインあるいはキャッシュエン
トリは、既に先読み処理されていることから、必ず見つ
かる。
【００７４】次のステップＳ２３６では、ＶフラグＶ
(i) が０か否かを判別し、ＹＥＳのときにはステップＳ
２３７に、ＮＯのときにはステップＳ２３８にそれぞれ
進んでいる。ここでＶ(i) が０となるのは、アクセスリ
クエストされているが、データは無効（invalid） であ
るときである。
(i) が０か否かを判別し、ＹＥＳのときにはステップＳ
２３７に、ＮＯのときにはステップＳ２３８にそれぞれ
進んでいる。ここでＶ(i) が０となるのは、アクセスリ
クエストされているが、データは無効（invalid） であ
るときである。
【００７５】ステップＳ２３７では、キャッシュメモリ
１０４内の全てのラインについて、インデックス変数を
ｊとするとき、タグtag(j)のページアドレスpage(j) が
上記タグ変数tag_A のページアドレス部分tag_A.pageに
等しく、かつＳフラグＳ(j)が１で、かつＶフラグＶ(j)
が０となるラインを探し、この条件を満たす全てのｊ
のラインのデータ領域に対して、フレームバッファ１０
５内の上記タグtag(i)で示されるアドレス位置のメモリ
内容MEM(tag(j)) をデータＤＴ(j) として書き込む。こ
れは、フレームバッファ１０５の、同一のページ内の全
てのリクエストされたデータを高速に読み込む（ロード
する）ことに相当する。
１０４内の全てのラインについて、インデックス変数を
ｊとするとき、タグtag(j)のページアドレスpage(j) が
上記タグ変数tag_A のページアドレス部分tag_A.pageに
等しく、かつＳフラグＳ(j)が１で、かつＶフラグＶ(j)
が０となるラインを探し、この条件を満たす全てのｊ
のラインのデータ領域に対して、フレームバッファ１０
５内の上記タグtag(i)で示されるアドレス位置のメモリ
内容MEM(tag(j)) をデータＤＴ(j) として書き込む。こ
れは、フレームバッファ１０５の、同一のページ内の全
てのリクエストされたデータを高速に読み込む（ロード
する）ことに相当する。
【００７６】次のステップＳ２３８では、演算装置１０
３がキャッシュメモリ１０４の上記ｉのラインのデータ
ＤＴ(i) に対して読み書き（リード、ライト）を行う。
３がキャッシュメモリ１０４の上記ｉのラインのデータ
ＤＴ(i) に対して読み書き（リード、ライト）を行う。
【００７７】次のステップＳ２３９では、アクセスリク
エストカウントＲＣ(i) をデクリメント（RC(i)-1） し
て、上記ステップＳ２３１に戻っている。
エストカウントＲＣ(i) をデクリメント（RC(i)-1） し
て、上記ステップＳ２３１に戻っている。
【００７８】以上説明したように、上記キャッシュコン
トローラ１０６が、ＦＩＦＯメモリ１０２内のコマンド
を先読みして、上記フレームバッファ１０５内の同一ペ
ージのデータをまとめて、ページ切換を行わずに高速に
キャッシュメモリ１０４にロードすることができる。例
えば上記図１０の同一ページ内の描画データ列Ｌ１、Ｌ
３をまとめ、また描画データ列Ｌ２、Ｌ４をまとめて高
速にキャッシュメモリ１０４との間でデータ転送が行
え、ページ指定アクセスは２回で済み、図８のようなキ
ャッシュメモリのみを用いる構成（ページ指定アクセス
が４回）に比べてさらに高速アクセスが実現でき、描画
速度を高めることができる。
トローラ１０６が、ＦＩＦＯメモリ１０２内のコマンド
を先読みして、上記フレームバッファ１０５内の同一ペ
ージのデータをまとめて、ページ切換を行わずに高速に
キャッシュメモリ１０４にロードすることができる。例
えば上記図１０の同一ページ内の描画データ列Ｌ１、Ｌ
３をまとめ、また描画データ列Ｌ２、Ｌ４をまとめて高
速にキャッシュメモリ１０４との間でデータ転送が行
え、ページ指定アクセスは２回で済み、図８のようなキ
ャッシュメモリのみを用いる構成（ページ指定アクセス
が４回）に比べてさらに高速アクセスが実現でき、描画
速度を高めることができる。
【００７９】ところで、上記図３の演算装置１０３にお
いては、描画エンジンから受けるコマンドに応じて、い
わゆるＺバッファ処理、アンチエリアシング処理、各種
フィルタ演算処理、αブレンディング処理、半透明処
理、ピクセル並べ替え処理等を行っているが、この演算
装置１０３の具体例について、図１３を参照しながら説
明する。
いては、描画エンジンから受けるコマンドに応じて、い
わゆるＺバッファ処理、アンチエリアシング処理、各種
フィルタ演算処理、αブレンディング処理、半透明処
理、ピクセル並べ替え処理等を行っているが、この演算
装置１０３の具体例について、図１３を参照しながら説
明する。
【００８０】この図１３において、上記図３の描画エン
ジン主要部１０１からＦＩＦＯメモリ１０２を介して取
り出されたコマンドは、例えば図４と共に説明したよう
な構造を有している。座標データのＸは、そのまま切換
スイッチ１２２の被選択端子ａに、また２倍の乗算器１
２１を介して切換スイッチ１２２の被選択端子ｂにそれ
ぞれ供給されており、座標データのＹは、そのまま切換
スイッチ１２４の被選択端子ａに、また２倍の乗算器１
２３を介して切換スイッチ１２４の被選択端子ｂにそれ
ぞれ供給されている。これらの切換スイッチ１２２、１
２４は、コマンドのオペレーションコードＯＰＲのビッ
トｂ３、ｂ２によりそれぞれ切換制御される。各切換ス
イッチ１２２、１２４からの出力信号は、Ｘ、Ｙ座標す
なわちフレームバッファ１０５上でのＸ，Ｙアドレスと
して、キャッシュメモリ１０４の上記タグ領域に送られ
る。上記コマンドの座標データＺは、視点からの奥行き
方向の距離を表し、比較器１２５の一方の入力端子Ａに
送られる。この比較器１２５の他方の入力端子Ｂには、
キャッシュメモリ１０４からのＺ値が入力され、これら
が比較されることにより、いわゆる隠面処理としてのＺ
バッファ処理が行われる。すなわち、比較器１２５から
の比較結果出力は、ラッチ１２６を介し、ＡＮＤゲート
１２７を介し、切換スイッチ１２９の被選択端子ａを介
して、書込制御信号Write としてキャッシュメモリ１０
４に送られており、これによって最も手前に相当するＺ
値を持つ画素をキャッシュメモリ１０４に書き込むよう
な制御を行っている。このＺバッファ処理をするか否か
の制御は、上記コマンドのオペレーションコードＯＰＲ
のビットｂ１により切換スイッチ１２９を切り換えるこ
とで行っており、書き込みタイミングは、図１３の制御
信号をＮＯＴゲート１２８で取り出してＡＮＤゲート１
２７及び切換スイッチ１２９の被選択端子ｂに送ること
で同期をとっている。
ジン主要部１０１からＦＩＦＯメモリ１０２を介して取
り出されたコマンドは、例えば図４と共に説明したよう
な構造を有している。座標データのＸは、そのまま切換
スイッチ１２２の被選択端子ａに、また２倍の乗算器１
２１を介して切換スイッチ１２２の被選択端子ｂにそれ
ぞれ供給されており、座標データのＹは、そのまま切換
スイッチ１２４の被選択端子ａに、また２倍の乗算器１
２３を介して切換スイッチ１２４の被選択端子ｂにそれ
ぞれ供給されている。これらの切換スイッチ１２２、１
２４は、コマンドのオペレーションコードＯＰＲのビッ
トｂ３、ｂ２によりそれぞれ切換制御される。各切換ス
イッチ１２２、１２４からの出力信号は、Ｘ、Ｙ座標す
なわちフレームバッファ１０５上でのＸ，Ｙアドレスと
して、キャッシュメモリ１０４の上記タグ領域に送られ
る。上記コマンドの座標データＺは、視点からの奥行き
方向の距離を表し、比較器１２５の一方の入力端子Ａに
送られる。この比較器１２５の他方の入力端子Ｂには、
キャッシュメモリ１０４からのＺ値が入力され、これら
が比較されることにより、いわゆる隠面処理としてのＺ
バッファ処理が行われる。すなわち、比較器１２５から
の比較結果出力は、ラッチ１２６を介し、ＡＮＤゲート
１２７を介し、切換スイッチ１２９の被選択端子ａを介
して、書込制御信号Write としてキャッシュメモリ１０
４に送られており、これによって最も手前に相当するＺ
値を持つ画素をキャッシュメモリ１０４に書き込むよう
な制御を行っている。このＺバッファ処理をするか否か
の制御は、上記コマンドのオペレーションコードＯＰＲ
のビットｂ１により切換スイッチ１２９を切り換えるこ
とで行っており、書き込みタイミングは、図１３の制御
信号をＮＯＴゲート１２８で取り出してＡＮＤゲート１
２７及び切換スイッチ１２９の被選択端子ｂに送ること
で同期をとっている。
【００８１】キャッシュメモリ１０４からのデータ出力
Data outは演算部１３０に送られている。演算部１３０
には、上記コマンドのカラー値Ｒ，Ｇ，Ｂ及びαブレン
ディング処理用の係数αが供給されており、コマンドの
オペレーションコードＯＰＲにより制御される。演算部
１３０からの出力は、ラッチ１３１を介してキャッシュ
メモリ１０４にデータ入力Data in として送られる。
Data outは演算部１３０に送られている。演算部１３０
には、上記コマンドのカラー値Ｒ，Ｇ，Ｂ及びαブレン
ディング処理用の係数αが供給されており、コマンドの
オペレーションコードＯＰＲにより制御される。演算部
１３０からの出力は、ラッチ１３１を介してキャッシュ
メモリ１０４にデータ入力Data in として送られる。
【００８２】次に、演算部１３０の具体的構成例につい
て、図４を参照しながら説明する。この図４において
は、Ｒ（赤）データ処理のためのＲ演算部１３２Ｒの内
部構成を図示しているが、Ｇ（緑）データ処理用のＧ演
算部１３２Ｇや、Ｂ（青）データ処理用のＢ演算部１３
２Ｂの内部構成も同様であるため、図示せず説明を省略
する。
て、図４を参照しながら説明する。この図４において
は、Ｒ（赤）データ処理のためのＲ演算部１３２Ｒの内
部構成を図示しているが、Ｇ（緑）データ処理用のＧ演
算部１３２Ｇや、Ｂ（青）データ処理用のＢ演算部１３
２Ｂの内部構成も同様であるため、図示せず説明を省略
する。
【００８３】図４のＲ演算部１３２Ｒには、データとし
て、図１３のＦＩＦＯメモリ１０２から取り出されたコ
マンドのＲデータ、係数α、及びキャッシュメモリ１０
４からのデータ出力Data outのＲデータ成分（Ｒ）及び
その近傍データが供給され、制御信号として、上記コマ
ンドのオペレーションコードＯＰＲのビットｂ０，ｂ２
〜ｂ５が供給されている。上記コマンドのＲデータは、
乗算器１３３に送られて上記係数αと乗算され、上記デ
ータ出力Data outのＲデータ成分（Ｒ）は、乗算器１３
４に送られて上記係数αの１からの減算値１−αと乗算
される。この減算値１−αは、減算器１３５により得ら
れる。乗算器１３３、１３４からの各出力は、加算器１
３６に送られて加算され、切換スイッチ１３７の被選択
端子ｂに送られる、切換スイッチ１３７の被選択端子ａ
には、上記コマンドのＲデータが供給されており、上記
オペレーションコードＯＰＲのビットｂ０により切換ス
イッチ１３７が切換制御されることで、αブレンディン
グ処理のオン／オフが制御される。切換スイッチ１３７
からの出力は画素拡大回路１３８に送られており、この
画素拡大回路１３８は上記オペレーションコードＯＰＲ
のビットｂ３，ｂ２により制御される。画素拡大回路１
３８からの出力は、切換スイッチ１３９の被選択端子
ａ、アンチエリアシング回路１４０、タイプ１のフィル
タ回路１４１及びタイプ２のフィルタ回路１４２にそれ
ぞれ送られており、アンチエリアシング回路１４０、フ
ィルタ回路１４１、１４２からの各出力は、切換スイッ
チ１３９の各被選択端子ｂ、ｃ、ｄにそれぞれ送られて
いる。この切換スイッチ１３９は、上記オペレーション
コードＯＰＲのビットｂ５，ｂ４により切換制御され
る。切換スイッチ１３９からの出力は、Ｒ演算部１３２
Ｒからの出力として取り出され、他のＧ演算部１３２
Ｇ、Ｂ演算部１３２Ｂからの各出力と共に、上記図１３
の演算部１３１からの出力として次段のラッチ１３１に
送られる。
て、図１３のＦＩＦＯメモリ１０２から取り出されたコ
マンドのＲデータ、係数α、及びキャッシュメモリ１０
４からのデータ出力Data outのＲデータ成分（Ｒ）及び
その近傍データが供給され、制御信号として、上記コマ
ンドのオペレーションコードＯＰＲのビットｂ０，ｂ２
〜ｂ５が供給されている。上記コマンドのＲデータは、
乗算器１３３に送られて上記係数αと乗算され、上記デ
ータ出力Data outのＲデータ成分（Ｒ）は、乗算器１３
４に送られて上記係数αの１からの減算値１−αと乗算
される。この減算値１−αは、減算器１３５により得ら
れる。乗算器１３３、１３４からの各出力は、加算器１
３６に送られて加算され、切換スイッチ１３７の被選択
端子ｂに送られる、切換スイッチ１３７の被選択端子ａ
には、上記コマンドのＲデータが供給されており、上記
オペレーションコードＯＰＲのビットｂ０により切換ス
イッチ１３７が切換制御されることで、αブレンディン
グ処理のオン／オフが制御される。切換スイッチ１３７
からの出力は画素拡大回路１３８に送られており、この
画素拡大回路１３８は上記オペレーションコードＯＰＲ
のビットｂ３，ｂ２により制御される。画素拡大回路１
３８からの出力は、切換スイッチ１３９の被選択端子
ａ、アンチエリアシング回路１４０、タイプ１のフィル
タ回路１４１及びタイプ２のフィルタ回路１４２にそれ
ぞれ送られており、アンチエリアシング回路１４０、フ
ィルタ回路１４１、１４２からの各出力は、切換スイッ
チ１３９の各被選択端子ｂ、ｃ、ｄにそれぞれ送られて
いる。この切換スイッチ１３９は、上記オペレーション
コードＯＰＲのビットｂ５，ｂ４により切換制御され
る。切換スイッチ１３９からの出力は、Ｒ演算部１３２
Ｒからの出力として取り出され、他のＧ演算部１３２
Ｇ、Ｂ演算部１３２Ｂからの各出力と共に、上記図１３
の演算部１３１からの出力として次段のラッチ１３１に
送られる。
【００８４】なお、本発明は、上述したような実施の形
態に限定されるものではなく、例えば、演算装置の具体
的構成は図示の例に限定されず種々の構成が可能であ
り、また演算装置を無くしてもよい。
態に限定されるものではなく、例えば、演算装置の具体
的構成は図示の例に限定されず種々の構成が可能であ
り、また演算装置を無くしてもよい。
【００８５】
【発明の効果】以上の説明からも明らかなように、本発
明に係る画像生成装置によれば、描画エンジン等の描画
処理手段により生成された画素データを一時的に先読み
可能なＦＩＦＯメモリ等のメモリに一時的に蓄え、この
先読み可能なＦＩＦＯメモリとフレームバッファとの間
に高速のキャッシュメモリを設け、キャッシュ制御手段
により上記先読み可能なＦＩＦＯメモリの内容を先読み
して上記キャッシュメモリの読み書きの制御を行ってい
るため、フレームバッファに通常のＤＲＡＭ等の安価な
メモリを用いてもキャッシュメモリを介して高速のアク
セスが実現でき、描画効率を高めることができる。この
とき、フレームバッファの１ページ分のデータを効率よ
くまとめて読み書きでき、さらに高速アクセスを実現で
きる。
明に係る画像生成装置によれば、描画エンジン等の描画
処理手段により生成された画素データを一時的に先読み
可能なＦＩＦＯメモリ等のメモリに一時的に蓄え、この
先読み可能なＦＩＦＯメモリとフレームバッファとの間
に高速のキャッシュメモリを設け、キャッシュ制御手段
により上記先読み可能なＦＩＦＯメモリの内容を先読み
して上記キャッシュメモリの読み書きの制御を行ってい
るため、フレームバッファに通常のＤＲＡＭ等の安価な
メモリを用いてもキャッシュメモリを介して高速のアク
セスが実現でき、描画効率を高めることができる。この
とき、フレームバッファの１ページ分のデータを効率よ
くまとめて読み書きでき、さらに高速アクセスを実現で
きる。
【００８６】また、ＦＩＦＯメモリとキャッシュメモリ
との間に演算装置を設け、上記描画処理手段からのコマ
ンドに応じて、Ｚバッファ処理、アンチエリアシング処
理、各種フィルタ演算処理、αブレンディング処理、半
透明処理、ピクセル並び替え処理等を行わせることがで
きる。
との間に演算装置を設け、上記描画処理手段からのコマ
ンドに応じて、Ｚバッファ処理、アンチエリアシング処
理、各種フィルタ演算処理、αブレンディング処理、半
透明処理、ピクセル並び替え処理等を行わせることがで
きる。
【図１】本発明に係る画像生成装置をビデオゲーム装置
に適用した実施の形態の概略的な構成を示すブロック図
である。
に適用した実施の形態の概略的な構成を示すブロック図
である。
【図２】本発明に係る画像生成装置の画像処理装置とな
るグラフィックプロセッサの具体的な構成例を示すブロ
ック図である。
るグラフィックプロセッサの具体的な構成例を示すブロ
ック図である。
【図３】本発明に係る画像生成装置の描画エンジン主要
部とフレームバッファとの間の構成の具体例を示すブロ
ック図である。
部とフレームバッファとの間の構成の具体例を示すブロ
ック図である。
【図４】ＦＩＦＯメモリ内のデータ構造の一例を示す図
である。
である。
【図５】キャッシュメモリ内のデータ構造の一例を示す
図である。
図である。
【図６】描画エンジンとフレームバッファとの間にバッ
ファメモリを設けた場合の動作を説明するための図であ
る。
ファメモリを設けた場合の動作を説明するための図であ
る。
【図７】通常のキャッシュメモリ内のデータ構造を示す
図である。
図である。
【図８】描画エンジン主要部とフレームバッファとの間
に通常のキャッシュメモリを設ける場合の概略構成を示
すブロック図である。
に通常のキャッシュメモリを設ける場合の概略構成を示
すブロック図である。
【図９】図８の構成の動作を説明するためのフローチャ
ートである。
ートである。
【図１０】フレームバッファに対して描画データ列を書
き込む際の動作を説明するための図である。
き込む際の動作を説明するための図である。
【図１１】図３の構成におけるキャッシュコントローラ
によるＦＩＦＯメモリの先読み動作を説明するためのフ
ローチャートである。
によるＦＩＦＯメモリの先読み動作を説明するためのフ
ローチャートである。
【図１２】図３の構成におけるキャッシュコントローラ
によるキャッシュメモリの読み書き動作を説明するため
のフローチャートである。
によるキャッシュメモリの読み書き動作を説明するため
のフローチャートである。
【図１３】図３の演算装置の具体例を示すブロック回路
図である。
図である。
【図１４】図１３の演算部の具体例を示す回路図であ
る。
る。
１１ ＣＰＵ、 １２ メインメモリ、 １５ ＧＰ
Ｕ、 １８，１０５ フレームバッファ、 １０１ 描
画エンジン主要部、 １０２ ＦＩＦＯメモリ、１０３
演算装置、 １０４ キャッシュメモリ、 １０６
キャッシュコントローラ
Ｕ、 １８，１０５ フレームバッファ、 １０１ 描
画エンジン主要部、 １０２ ＦＩＦＯメモリ、１０３
演算装置、 １０４ キャッシュメモリ、 １０６
キャッシュコントローラ
Claims (3)
- 【請求項１】 画像情報に応じて画像表示のための画素
データを描画処理手段により生成し、生成された画素を
表示画面に対応するフレームバッファに書き込む画像生
成装置において、 上記描画処理手段からのデータを一時的に蓄える先読み
可能メモリと、 この先読み可能メモリと上記フレームバッファとの間に
設けられたキャッシュメモリと、 上記先読み可能メモリの内容を先読みして上記キャッシ
ュメモリの読み書きの制御を行うキャッシュ制御手段と
を有することを特徴とする画像生成装置。 - 【請求項２】 上記先読み可能メモリにＦＩＦＯメモリ
を用い、上記キャッシュ制御手段は、上記先読み内容に
応じてフレームバッファ内の同一ページ内のデータをま
とめて上記キャッシュメモリにロードすることを特徴と
する請求項１記載の画像生成装置。 - 【請求項３】 上記ＦＩＦＯメモリと上記キャッシュメ
モリとの間に演算装置を設け、上記描画処理手段からの
出力に応じて各種演算を施すことを特徴とする請求項２
記載の画像生成装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02033196A JP3519199B2 (ja) | 1996-02-06 | 1996-02-06 | 画像生成装置 |
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| US08/930,588 US6141025A (en) | 1996-02-06 | 1997-02-06 | Image generating apparatus with FIFO memory and cache memory |
| DE69722862T DE69722862T2 (de) | 1996-02-06 | 1997-02-06 | Bilderzeugungsvorrichtung zur Erzeugung von Pixeldaten für eine Bildanzeige |
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| MXPA/A/1997/007541A MXPA97007541A (es) | 1996-02-06 | 1997-10-01 | Aparato para generar imagenes |
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|---|---|---|---|
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|---|---|
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|---|---|
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| WO (1) | WO1997029456A1 (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004387A (ja) * | 2004-06-21 | 2006-01-05 | Ricoh Co Ltd | 情報処理装置及び情報処理方法 |
| JP2006268839A (ja) * | 2005-02-23 | 2006-10-05 | Matsushita Electric Ind Co Ltd | 描画装置、描画方法、描画プログラム及び描画集積回路 |
| JP2008048408A (ja) * | 2006-08-17 | 2008-02-28 | Samsung Electronics Co Ltd | デブロッキングフィルタリング方法及びその方法を利用する映像処理装置 |
| JP2008159057A (ja) * | 2006-12-22 | 2008-07-10 | Intel Corp | ダイナミック・ランダムアクセスメモリからスタティック・ランダムアクセスメモリへのプリフェッチ |
| US7644234B2 (en) | 2004-05-31 | 2010-01-05 | Sony Computer Entertainment Inc. | Information processing apparatus with a cache memory and information processing method |
| US7916147B2 (en) | 2002-03-01 | 2011-03-29 | T5 Labs Ltd. | Centralised interactive graphical application server |
| US8881215B2 (en) | 2002-12-10 | 2014-11-04 | Ol2, Inc. | System and method for compressing video based on detected data rate of a communication channel |
| US8964830B2 (en) | 2002-12-10 | 2015-02-24 | Ol2, Inc. | System and method for multi-stream video compression using multiple encoding formats |
| US9061207B2 (en) | 2002-12-10 | 2015-06-23 | Sony Computer Entertainment America Llc | Temporary decoder apparatus and method |
| US9077991B2 (en) | 2002-12-10 | 2015-07-07 | Sony Computer Entertainment America Llc | System and method for utilizing forward error correction with video compression |
| US9084936B2 (en) | 2002-12-10 | 2015-07-21 | Sony Computer Entertainment America Llc | System and method for protecting certain types of multimedia data transmitted over a communication channel |
| US9138644B2 (en) | 2002-12-10 | 2015-09-22 | Sony Computer Entertainment America Llc | System and method for accelerated machine switching |
| US9168457B2 (en) | 2010-09-14 | 2015-10-27 | Sony Computer Entertainment America Llc | System and method for retaining system state |
| US9192859B2 (en) | 2002-12-10 | 2015-11-24 | Sony Computer Entertainment America Llc | System and method for compressing video based on latency measurements and other feedback |
| US9314691B2 (en) | 2002-12-10 | 2016-04-19 | Sony Computer Entertainment America Llc | System and method for compressing video frames or portions thereof based on feedback information from a client device |
| US9420283B2 (en) | 2002-12-10 | 2016-08-16 | Sony Interactive Entertainment America Llc | System and method for selecting a video encoding format based on feedback data |
| US9446305B2 (en) | 2002-12-10 | 2016-09-20 | Sony Interactive Entertainment America Llc | System and method for improving the graphics performance of hosted applications |
| US10201760B2 (en) | 2002-12-10 | 2019-02-12 | Sony Interactive Entertainment America Llc | System and method for compressing video based on detected intraframe motion |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319908B1 (en) | 1996-07-03 | 2001-11-20 | Inspire Pharmaceuticals, Inc. | Method for large-scale production of di(uridine 5′-tetraphosphate) and salts thereof |
| US5763447C1 (en) | 1996-07-23 | 2002-05-07 | Inspire Pharmaceuticals | Method of preventing or treating pneumonia in immobilized patients with uridine triphosphates and related compounds |
| TW593331B (en) | 1997-07-25 | 2004-06-21 | Inspire Pharmaceuticals Inc | Method for large-scale production of di(uridine 5')-tetraphosphate and salts thereof |
| WO1999005155A2 (en) | 1997-07-25 | 1999-02-04 | Inspire Pharmaceuticals, Inc. | Salts of di(uridine 5'-tetraphosphate), method for preparation and uses thereof |
| JP4275790B2 (ja) * | 1998-03-19 | 2009-06-10 | 富士通マイクロエレクトロニクス株式会社 | 図形選別ユニット及び図形描画装置 |
| US7518616B1 (en) * | 1998-07-17 | 2009-04-14 | 3Dlabs, Inc. Ltd. | Graphics processor with texture memory allocation system |
| JP3983394B2 (ja) * | 1998-11-09 | 2007-09-26 | 株式会社ルネサステクノロジ | 幾何学処理プロセッサ |
| US6704434B1 (en) * | 1999-01-27 | 2004-03-09 | Suzuki Motor Corporation | Vehicle driving information storage apparatus and vehicle driving information storage method |
| US6437789B1 (en) * | 1999-02-19 | 2002-08-20 | Evans & Sutherland Computer Corporation | Multi-level cache controller |
| JP2001079263A (ja) * | 1999-09-16 | 2001-03-27 | Sega Corp | ゲーム装置、データ処理方法、及び情報記録媒体 |
| US6801203B1 (en) * | 1999-12-22 | 2004-10-05 | Microsoft Corporation | Efficient graphics pipeline with a pixel cache and data pre-fetching |
| AU766759B2 (en) * | 2000-04-18 | 2003-10-23 | Canon Kabushiki Kaisha | Image cache system and method |
| US7132408B2 (en) | 2000-08-21 | 2006-11-07 | Inspire Pharmaceuticals, Inc. | Composition and method for inhibiting platelet aggregation |
| US7452870B2 (en) | 2000-08-21 | 2008-11-18 | Inspire Pharmaceuticals, Inc. | Drug-eluting stents coated with P2Y12 receptor antagonist compound |
| US7018985B1 (en) | 2000-08-21 | 2006-03-28 | Inspire Pharmaceuticals, Inc. | Composition and method for inhibiting platelet aggregation |
| US6606689B1 (en) | 2000-08-23 | 2003-08-12 | Nintendo Co., Ltd. | Method and apparatus for pre-caching data in audio memory |
| US6643744B1 (en) | 2000-08-23 | 2003-11-04 | Nintendo Co., Ltd. | Method and apparatus for pre-fetching audio data |
| US20050063008A1 (en) * | 2003-09-24 | 2005-03-24 | Perry Lea | System and method of processing image data |
| JP4377342B2 (ja) * | 2005-01-18 | 2009-12-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路、レイアウト方法、レイアウト装置及びレイアウトプログラム |
| US7528837B2 (en) * | 2005-02-23 | 2009-05-05 | Panasonic Corporation | Drawing apparatus, drawing method, drawing program and drawing integrated circuit |
| CN100489959C (zh) * | 2005-03-01 | 2009-05-20 | 华硕电脑股份有限公司 | 全屏幕画面的实时撷取装置及其方法 |
| US20070165042A1 (en) * | 2005-12-26 | 2007-07-19 | Seitaro Yagi | Rendering apparatus which parallel-processes a plurality of pixels, and data transfer method |
| US7891818B2 (en) | 2006-12-12 | 2011-02-22 | Evans & Sutherland Computer Corporation | System and method for aligning RGB light in a single modulator projector |
| US9019285B2 (en) * | 2007-03-15 | 2015-04-28 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US7903143B2 (en) * | 2008-03-13 | 2011-03-08 | Dell Products L.P. | Systems and methods for document scanning using a variable intensity display of an information handling system |
| US8358317B2 (en) | 2008-05-23 | 2013-01-22 | Evans & Sutherland Computer Corporation | System and method for displaying a planar image on a curved surface |
| US8702248B1 (en) | 2008-06-11 | 2014-04-22 | Evans & Sutherland Computer Corporation | Projection method for reducing interpixel gaps on a viewing surface |
| US8077378B1 (en) | 2008-11-12 | 2011-12-13 | Evans & Sutherland Computer Corporation | Calibration system and method for light modulation device |
| US9641826B1 (en) | 2011-10-06 | 2017-05-02 | Evans & Sutherland Computer Corporation | System and method for displaying distant 3-D stereo on a dome surface |
| JP6759914B2 (ja) * | 2016-09-15 | 2020-09-23 | 富士ゼロックス株式会社 | 画像処理装置、画像形成装置およびプログラム |
| CN110785734A (zh) * | 2018-04-25 | 2020-02-11 | 深圳市大疆创新科技有限公司 | 数据处理方法和装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5224210A (en) * | 1989-07-28 | 1993-06-29 | Hewlett-Packard Company | Method and apparatus for graphics pipeline context switching in a multi-tasking windows system |
| US5448264A (en) * | 1991-03-15 | 1995-09-05 | Hewlett-Packard Company | Method and apparatus for separate window clipping and display mode planes in a graphics frame buffer |
| JPH04312187A (ja) * | 1991-04-10 | 1992-11-04 | Japan Aviation Electron Ind Ltd | 高次元グラフィックス処理装置 |
| JP3149477B2 (ja) * | 1991-09-26 | 2001-03-26 | 富士ゼロックス株式会社 | 画像データ処理装置 |
| JPH05143741A (ja) * | 1991-11-15 | 1993-06-11 | Daikin Ind Ltd | フレーム・バツフア・アクセス装置 |
| GB2267203B (en) * | 1992-05-15 | 1997-03-19 | Fujitsu Ltd | Three-dimensional graphics drawing apparatus, and a memory apparatus to be used in texture mapping |
| JPH06274410A (ja) * | 1993-03-23 | 1994-09-30 | Toshiba Corp | 表示制御システム |
| US5574847A (en) * | 1993-09-29 | 1996-11-12 | Evans & Sutherland Computer Corporation | Computer graphics parallel system with temporal priority |
| JP3626514B2 (ja) * | 1994-01-21 | 2005-03-09 | 株式会社ルネサステクノロジ | 画像処理回路 |
| US5808617A (en) * | 1995-08-04 | 1998-09-15 | Microsoft Corporation | Method and system for depth complexity reduction in a graphics rendering system |
-
1996
- 1996-02-06 JP JP02033196A patent/JP3519199B2/ja not_active Expired - Lifetime
-
1997
- 1997-02-06 US US08/930,588 patent/US6141025A/en not_active Expired - Lifetime
- 1997-02-06 CA CA002216442A patent/CA2216442C/en not_active Expired - Fee Related
- 1997-02-06 DE DE69722862T patent/DE69722862T2/de not_active Expired - Lifetime
- 1997-02-06 WO PCT/JP1997/000296 patent/WO1997029456A1/ja not_active Ceased
- 1997-02-06 CN CN97190191A patent/CN1103476C/zh not_active Expired - Lifetime
- 1997-02-06 KR KR1019970707011A patent/KR100422265B1/ko not_active Expired - Fee Related
- 1997-02-06 EP EP97902599A patent/EP0820036B1/en not_active Expired - Lifetime
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9113146B2 (en) | 2002-03-01 | 2015-08-18 | T5 Labs Ltd | Centralised interactive graphical application server |
| US11321807B1 (en) | 2002-03-01 | 2022-05-03 | T5 Labs Limited | Centralised interactive graphical application server |
| US9852490B2 (en) | 2002-03-01 | 2017-12-26 | T5 Labs Ltd. | Centralised interactive graphical application server |
| US9424621B2 (en) | 2002-03-01 | 2016-08-23 | T5 Labs-Ltd. | Centralised interactive graphical application server |
| US9117285B2 (en) | 2002-03-01 | 2015-08-25 | T5 Labs Ltd | Centralised interactive graphical application server |
| US7916147B2 (en) | 2002-03-01 | 2011-03-29 | T5 Labs Ltd. | Centralised interactive graphical application server |
| US8081192B2 (en) | 2002-03-01 | 2011-12-20 | Graham Clemie | Centralised interactive graphical application server |
| US8203568B2 (en) | 2002-03-01 | 2012-06-19 | Graham Clemie | Sharing a graphical processing unit between a plurality of programs |
| US8466922B2 (en) | 2002-03-01 | 2013-06-18 | T5 Labs Limited | Centralised interactive graphical application server |
| US9084936B2 (en) | 2002-12-10 | 2015-07-21 | Sony Computer Entertainment America Llc | System and method for protecting certain types of multimedia data transmitted over a communication channel |
| US9192859B2 (en) | 2002-12-10 | 2015-11-24 | Sony Computer Entertainment America Llc | System and method for compressing video based on latency measurements and other feedback |
| US8964830B2 (en) | 2002-12-10 | 2015-02-24 | Ol2, Inc. | System and method for multi-stream video compression using multiple encoding formats |
| US9061207B2 (en) | 2002-12-10 | 2015-06-23 | Sony Computer Entertainment America Llc | Temporary decoder apparatus and method |
| US9077991B2 (en) | 2002-12-10 | 2015-07-07 | Sony Computer Entertainment America Llc | System and method for utilizing forward error correction with video compression |
| US10201760B2 (en) | 2002-12-10 | 2019-02-12 | Sony Interactive Entertainment America Llc | System and method for compressing video based on detected intraframe motion |
| US8881215B2 (en) | 2002-12-10 | 2014-11-04 | Ol2, Inc. | System and method for compressing video based on detected data rate of a communication channel |
| US10130891B2 (en) | 2002-12-10 | 2018-11-20 | Sony Interactive Entertainment America Llc | Video compression system and method for compensating for bandwidth limitations of a communication channel |
| US9138644B2 (en) | 2002-12-10 | 2015-09-22 | Sony Computer Entertainment America Llc | System and method for accelerated machine switching |
| US9155962B2 (en) | 2002-12-10 | 2015-10-13 | Sony Computer Entertainment America Llc | System and method for compressing video by allocating bits to image tiles based on detected intraframe motion or scene complexity |
| US9446305B2 (en) | 2002-12-10 | 2016-09-20 | Sony Interactive Entertainment America Llc | System and method for improving the graphics performance of hosted applications |
| US8953675B2 (en) | 2002-12-10 | 2015-02-10 | Ol2, Inc. | Tile-based system and method for compressing video |
| US9272209B2 (en) | 2002-12-10 | 2016-03-01 | Sony Computer Entertainment America Llc | Streaming interactive video client apparatus |
| US9314691B2 (en) | 2002-12-10 | 2016-04-19 | Sony Computer Entertainment America Llc | System and method for compressing video frames or portions thereof based on feedback information from a client device |
| US9420283B2 (en) | 2002-12-10 | 2016-08-16 | Sony Interactive Entertainment America Llc | System and method for selecting a video encoding format based on feedback data |
| US7644234B2 (en) | 2004-05-31 | 2010-01-05 | Sony Computer Entertainment Inc. | Information processing apparatus with a cache memory and information processing method |
| JP2006004387A (ja) * | 2004-06-21 | 2006-01-05 | Ricoh Co Ltd | 情報処理装置及び情報処理方法 |
| JP2006268839A (ja) * | 2005-02-23 | 2006-10-05 | Matsushita Electric Ind Co Ltd | 描画装置、描画方法、描画プログラム及び描画集積回路 |
| JP2008048408A (ja) * | 2006-08-17 | 2008-02-28 | Samsung Electronics Co Ltd | デブロッキングフィルタリング方法及びその方法を利用する映像処理装置 |
| JP2008159057A (ja) * | 2006-12-22 | 2008-07-10 | Intel Corp | ダイナミック・ランダムアクセスメモリからスタティック・ランダムアクセスメモリへのプリフェッチ |
| US9168457B2 (en) | 2010-09-14 | 2015-10-27 | Sony Computer Entertainment America Llc | System and method for retaining system state |
Also Published As
| Publication number | Publication date |
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