JPH09213072A - Ｄｒａｍリフレッシュ制御方式 - Google Patents
Ｄｒａｍリフレッシュ制御方式Info
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- JPH09213072A JPH09213072A JP8048001A JP4800196A JPH09213072A JP H09213072 A JPH09213072 A JP H09213072A JP 8048001 A JP8048001 A JP 8048001A JP 4800196 A JP4800196 A JP 4800196A JP H09213072 A JPH09213072 A JP H09213072A
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- 238000000034 method Methods 0.000 claims description 9
- 230000010365 information processing Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims 1
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- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
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Abstract
(57)【要約】
【課題】ＤＲＡＭのリフレッシュ手段であるリードアク
セスにより、ＤＲＡＭのリフレッシュ、及びデータ診断
を行う際に、他のデバイスからのＤＲＡＭアクセスはリ
フレッシュ動作が終了するまで待たされてＤＲＡＭアク
セス性能が低下することを防ぐ。 【解決手段】複数のバンクにＤＲＡＭを分け、各バンク
にアクセス要求があった場合、ＤＭＡコントローラ部１
はメモリバスの接続制御を制御しＤＲＡＭアクセスを行
い、このＤＲＡＭアクセスをトリガにして、リフレッシ
ュ制御部３は、アクセス中でない各バンクのＤＲＡＭリ
フレッシュの優先順位が最も高いバンクにリフレッシュ
手段であるリードアクセスを行うことによってリフレッ
シュを行い、さらにリードアクセスで読み出されたデー
タを使用してデータ診断も行う。
セスにより、ＤＲＡＭのリフレッシュ、及びデータ診断
を行う際に、他のデバイスからのＤＲＡＭアクセスはリ
フレッシュ動作が終了するまで待たされてＤＲＡＭアク
セス性能が低下することを防ぐ。 【解決手段】複数のバンクにＤＲＡＭを分け、各バンク
にアクセス要求があった場合、ＤＭＡコントローラ部１
はメモリバスの接続制御を制御しＤＲＡＭアクセスを行
い、このＤＲＡＭアクセスをトリガにして、リフレッシ
ュ制御部３は、アクセス中でない各バンクのＤＲＡＭリ
フレッシュの優先順位が最も高いバンクにリフレッシュ
手段であるリードアクセスを行うことによってリフレッ
シュを行い、さらにリードアクセスで読み出されたデー
タを使用してデータ診断も行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）の制御方式に関し、特
にＤＲＡＭアクセスの性能を落とすことなくＤＲＡＭの
リフレッシュ及びＤＲＡＭのデータの診断を可能とする
制御方式に関する。
ミックランダムアクセスメモリ）の制御方式に関し、特
にＤＲＡＭアクセスの性能を落とすことなくＤＲＡＭの
リフレッシュ及びＤＲＡＭのデータの診断を可能とする
制御方式に関する。
【０００２】
【従来の技術】従来のＤＲＡＭリフレッシュ制御方式と
して、リフレッシュ要求が発生するとＤＭＡ（ダイレク
トメモリアクセス）コントローラ部で調停した後にＤＲ
ＡＭのリフレッシュサイクルを実行する方式と、ＤＭＡ
コントローラ部で調停しリフレッシュが許可された後に
リフレッシュサイクル手段であるＤＲＡＭリードアクセ
スを行うことによって、ＤＲＡＭのリフレッシュ及び読
み出したデータを診断する方式が採用されている。ＤＲ
ＡＭのリフレッシュ制御に関する従来技術として、例え
ば実開平２−７３２５３号公報には、リフレッシュリー
ド手段によりメモリがリード状態にある時にリフレッシ
ュアクセス手段でメモリデータを読み出しコンパレータ
でパリティチェックを行うことにより、メモリデータの
エラー発生時から速やかにエラー検出を行い訂正動作を
行うことによりメモリデータの信頼性を向上する方式が
提案され、また特開平４−２６６１４３号公報には、リ
フレッシュタイミング発生回路の発生するリフレッシュ
タイミングパルスによりＤＲＡＭのメモリデータが全部
読み出され、データバスを通ってパリティチェック回路
に入力され、ＤＲＡＭはメモリデータが読み出されるこ
とにより、リフレッシュされると同時にパリティチェッ
クされ、データの信頼度を向上するようにしたリフレッ
シュ回路が提案されている。
して、リフレッシュ要求が発生するとＤＭＡ（ダイレク
トメモリアクセス）コントローラ部で調停した後にＤＲ
ＡＭのリフレッシュサイクルを実行する方式と、ＤＭＡ
コントローラ部で調停しリフレッシュが許可された後に
リフレッシュサイクル手段であるＤＲＡＭリードアクセ
スを行うことによって、ＤＲＡＭのリフレッシュ及び読
み出したデータを診断する方式が採用されている。ＤＲ
ＡＭのリフレッシュ制御に関する従来技術として、例え
ば実開平２−７３２５３号公報には、リフレッシュリー
ド手段によりメモリがリード状態にある時にリフレッシ
ュアクセス手段でメモリデータを読み出しコンパレータ
でパリティチェックを行うことにより、メモリデータの
エラー発生時から速やかにエラー検出を行い訂正動作を
行うことによりメモリデータの信頼性を向上する方式が
提案され、また特開平４−２６６１４３号公報には、リ
フレッシュタイミング発生回路の発生するリフレッシュ
タイミングパルスによりＤＲＡＭのメモリデータが全部
読み出され、データバスを通ってパリティチェック回路
に入力され、ＤＲＡＭはメモリデータが読み出されるこ
とにより、リフレッシュされると同時にパリティチェッ
クされ、データの信頼度を向上するようにしたリフレッ
シュ回路が提案されている。
【０００４】
【発明が解決しようとする課題】上記従来のリフレッシ
ュ制御方式においては、ＤＭＡコントローラ部により他
のデバイスからのＤＲＡＭアクセスとＤＲＡＭのリフレ
ッシュの競合が調停され、ＤＲＡＭのリフレッシュ手段
であるメモリリードを行いリフレッシュとＤＲＡＭ診断
を同時に行う際に、他のデバイスからのＤＲＡＭアクセ
ス要求が発生した場合、該他のデバイスからのアクセス
要求は待ち状態とされ転送性能が落ちてしまうという問
題を有している。
ュ制御方式においては、ＤＭＡコントローラ部により他
のデバイスからのＤＲＡＭアクセスとＤＲＡＭのリフレ
ッシュの競合が調停され、ＤＲＡＭのリフレッシュ手段
であるメモリリードを行いリフレッシュとＤＲＡＭ診断
を同時に行う際に、他のデバイスからのＤＲＡＭアクセ
ス要求が発生した場合、該他のデバイスからのアクセス
要求は待ち状態とされ転送性能が落ちてしまうという問
題を有している。
【０００５】すなわち、ＤＲＡＭのリフレッシュ手段と
してのリードサイクルにてリフレッシュとＤＲＡＭの診
断を行う場合、リフレッシュ要求と他のデバイスからの
ＤＲＡＭに対するアクセスとはＤＭＡコントローラ部で
調停され、リフレッシュ手段のリードアクセス要求が許
可された場合には、他のデバイスからのＤＲＡＭアクセ
ス要求は待ち状態とされ、このためデータ転送性能が低
下する。
してのリードサイクルにてリフレッシュとＤＲＡＭの診
断を行う場合、リフレッシュ要求と他のデバイスからの
ＤＲＡＭに対するアクセスとはＤＭＡコントローラ部で
調停され、リフレッシュ手段のリードアクセス要求が許
可された場合には、他のデバイスからのＤＲＡＭアクセ
ス要求は待ち状態とされ、このためデータ転送性能が低
下する。
【０００６】また、従来のリフレッシュ制御方式におい
ては、リフレッシュ要求をリフレッシュ・アドレスのカ
ウントアップにより行っているため、リフレッシュの要
求が高くないときでも、カウント値が該当したときはリ
フレッシュを実行してしまい、余分なリフレッシュによ
り他のデバイスからのＤＲＡＭへのアクセス性能を低下
させる場合がある。
ては、リフレッシュ要求をリフレッシュ・アドレスのカ
ウントアップにより行っているため、リフレッシュの要
求が高くないときでも、カウント値が該当したときはリ
フレッシュを実行してしまい、余分なリフレッシュによ
り他のデバイスからのＤＲＡＭへのアクセス性能を低下
させる場合がある。
【０００７】従って、本発明は、上記問題点に鑑みて為
されたものであって、その目的は、ＤＲＡＭのリフレッ
シュ手段であるメモリリードアクセスでＤＲＡＭのリフ
レッシュ及びメモリ診断が同時に行われている場合で
も、他のデバイスからのＤＲＡＭへのアクセス要求を待
たせることなく実行可能とするＤＲＡＭリフレッシュ制
御方式を提供することにある。
されたものであって、その目的は、ＤＲＡＭのリフレッ
シュ手段であるメモリリードアクセスでＤＲＡＭのリフ
レッシュ及びメモリ診断が同時に行われている場合で
も、他のデバイスからのＤＲＡＭへのアクセス要求を待
たせることなく実行可能とするＤＲＡＭリフレッシュ制
御方式を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、複数のデバイスからのＤＲＡＭアクセス
を制御する情報処理装置において、複数のバンクに分け
られたＤＲＡＭへのアクセスに対して、アドレスを認識
し、アクセス要求対象のバンクのメモリバスの切り替え
を制御する制御信号を出力してアクセスを許可するとと
もに、各々のバンクのアクセス状況をリフレッシュ制御
部へ通知するＤＭＡコントローラ部と、前記ＤＭＡコン
トローラ部からの制御信号に基づき各バンク毎へのメモ
リバス接続を切り替え、且つＤＲＡＭ診断切り替え信号
に基づきＤＲＡＭ診断用バスと各バンクのメモリバスと
の切り替えを行うバス切り替え部と、各バンクのリフレ
ッシュ・アドレス領域毎に設けられたカウンタであっ
て、該カウンタはリフレッシュの周期をカウントするこ
とによりＤＲＡＭのリフレッシュの優先順位を数値的に
示し、且つ各々のバンクのリフレッシュ・アクセス領域
にアクセスが行われた際には、該バンクのリフレッシュ
・アクセス領域のリフレッシュが行われたことを認識
し、該アクセス領域のカウント値をリセットするリフレ
ッシュ用カウンタと、前記ＤＭＡコントローラ部からＤ
ＲＡＭの各々のバンクに対するアクセス状況が通知され
ると、アクセスが許可されたバンク以外の各々のバンク
のリフレッシュ・アドレス領域毎のリフレッシュ優先順
位を示す前記リフレッシュ用カウンタのカウント値に基
づきリフレッシュの要求が最も高いバンクに対応する前
記バス切り替え部に対して前記ＤＲＡＭの前記メモリバ
スと前記ＤＲＡＭ診断用バスとを接続するように前記Ｄ
ＲＡＭ診断切り替え信号を出力し、リフレッシュ・アド
レス領域に対してリフレッシュ手段としてリードサイク
ルの実行を制御するリフレッシュ制御部と、前記ＤＲＡ
Ｍのリフレッシュ手段として実行されたリードサイクル
時に読み出されたデータを入力して診断を行うＤＲＡＭ
診断部と、ＤＲＡＭ診断の結果を保持するエラーレジス
タと、を備えたことを特徴とするＤＲＡＭリフレッシュ
制御方式を提供する。
に、本発明は、複数のデバイスからのＤＲＡＭアクセス
を制御する情報処理装置において、複数のバンクに分け
られたＤＲＡＭへのアクセスに対して、アドレスを認識
し、アクセス要求対象のバンクのメモリバスの切り替え
を制御する制御信号を出力してアクセスを許可するとと
もに、各々のバンクのアクセス状況をリフレッシュ制御
部へ通知するＤＭＡコントローラ部と、前記ＤＭＡコン
トローラ部からの制御信号に基づき各バンク毎へのメモ
リバス接続を切り替え、且つＤＲＡＭ診断切り替え信号
に基づきＤＲＡＭ診断用バスと各バンクのメモリバスと
の切り替えを行うバス切り替え部と、各バンクのリフレ
ッシュ・アドレス領域毎に設けられたカウンタであっ
て、該カウンタはリフレッシュの周期をカウントするこ
とによりＤＲＡＭのリフレッシュの優先順位を数値的に
示し、且つ各々のバンクのリフレッシュ・アクセス領域
にアクセスが行われた際には、該バンクのリフレッシュ
・アクセス領域のリフレッシュが行われたことを認識
し、該アクセス領域のカウント値をリセットするリフレ
ッシュ用カウンタと、前記ＤＭＡコントローラ部からＤ
ＲＡＭの各々のバンクに対するアクセス状況が通知され
ると、アクセスが許可されたバンク以外の各々のバンク
のリフレッシュ・アドレス領域毎のリフレッシュ優先順
位を示す前記リフレッシュ用カウンタのカウント値に基
づきリフレッシュの要求が最も高いバンクに対応する前
記バス切り替え部に対して前記ＤＲＡＭの前記メモリバ
スと前記ＤＲＡＭ診断用バスとを接続するように前記Ｄ
ＲＡＭ診断切り替え信号を出力し、リフレッシュ・アド
レス領域に対してリフレッシュ手段としてリードサイク
ルの実行を制御するリフレッシュ制御部と、前記ＤＲＡ
Ｍのリフレッシュ手段として実行されたリードサイクル
時に読み出されたデータを入力して診断を行うＤＲＡＭ
診断部と、ＤＲＡＭ診断の結果を保持するエラーレジス
タと、を備えたことを特徴とするＤＲＡＭリフレッシュ
制御方式を提供する。
【０００９】
【作用】本発明においては、ＤＭＡコントローラ部がＤ
ＲＡＭアクセスを認識すると、アクセス要求対象のバン
クのバス切り替え部を制御し、ＤＲＡＭのアクセスが行
われる。
ＲＡＭアクセスを認識すると、アクセス要求対象のバン
クのバス切り替え部を制御し、ＤＲＡＭのアクセスが行
われる。
【００１０】また、ＤＭＡコントローラは各ＤＲＡＭへ
のアクセス状況をリフレッシュ制御部に通知する。
のアクセス状況をリフレッシュ制御部に通知する。
【００１１】リフレッシュ制御部は、各ＤＲＡＭへのア
クセス状況を認識すると、アクセスが許可されているバ
ンク以外のバンクに対するリフレッシュ手段としてのリ
ードアクセスを行うリフレッシュ用カウンタ値を比較
し、優先順位の最も高い領域にリードアクセスを行う。
そして、このリードアクセスで読み出されたデータをＤ
ＲＡＭ診断部が入力してＤＲＡＭの診断を行う。診断結
果がエラーの場合、レジスタにエラー情報を保持する。
クセス状況を認識すると、アクセスが許可されているバ
ンク以外のバンクに対するリフレッシュ手段としてのリ
ードアクセスを行うリフレッシュ用カウンタ値を比較
し、優先順位の最も高い領域にリードアクセスを行う。
そして、このリードアクセスで読み出されたデータをＤ
ＲＡＭ診断部が入力してＤＲＡＭの診断を行う。診断結
果がエラーの場合、レジスタにエラー情報を保持する。
【００１２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。
を参照して以下に詳細に説明する。
【００１３】図１は、本発明の一実施形態の構成を示す
ブロック図である。図１に示すように、本実施形態に係
るＤＲＡＭリフレッシュ制御方式は、ＤＭＡコントロー
ラ部１と、バス切り替え部２ａ，２ｂ，２ｃと、リフレ
ッシュ制御部３と、リフレッシュ用カウンタ４ａ，４
ｂ，４ｃと、ＤＲＡＭ診断部５と、エラーレジスタ６
と、複数バンクに分けられたＤＲＡＭ７ａ，７ｂ，７ｃ
と、から構成される。
ブロック図である。図１に示すように、本実施形態に係
るＤＲＡＭリフレッシュ制御方式は、ＤＭＡコントロー
ラ部１と、バス切り替え部２ａ，２ｂ，２ｃと、リフレ
ッシュ制御部３と、リフレッシュ用カウンタ４ａ，４
ｂ，４ｃと、ＤＲＡＭ診断部５と、エラーレジスタ６
と、複数バンクに分けられたＤＲＡＭ７ａ，７ｂ，７ｃ
と、から構成される。
【００１４】ＤＭＡコントローラ部１は、各デバイス
（不図示）からのＤＲＡＭアクセス要求をＤＲＡＭアク
セス要求バス１１を介して入力し、その調停と、アドレ
スバス１２からアドレスを入力することによってアクセ
ス要求対象のバンクを認識し、バッファ制御信号１３を
出力し、アクセス要求対象のバス切り替え部２ａ，２
ｂ，２ｃを制御する。また、ＤＭＡコントローラ部１
は、リフレッシュ制御部３に各バンクのアクセス情報を
アクセス情報通知信号１５にて通知する。
（不図示）からのＤＲＡＭアクセス要求をＤＲＡＭアク
セス要求バス１１を介して入力し、その調停と、アドレ
スバス１２からアドレスを入力することによってアクセ
ス要求対象のバンクを認識し、バッファ制御信号１３を
出力し、アクセス要求対象のバス切り替え部２ａ，２
ｂ，２ｃを制御する。また、ＤＭＡコントローラ部１
は、リフレッシュ制御部３に各バンクのアクセス情報を
アクセス情報通知信号１５にて通知する。
【００１５】バス切り替え部２ａ，２ｂ，２ｃは、バッ
ファ制御信号１３を入力すると、ＤＭＡコントローラ部
１とバス切り替え部２ａ，２ｂ，２ｃとの間に布線され
たメモリバス１４ａと、バス切り替え部２ａ，２ｂ，２
ｃとＤＲＡＭ７ａ，７ｂ，７ｃとの間にそれぞれ布線さ
れたメモリバス１４ｂ，１４ｃ，１４ｄのうちアクセス
要求が許可されたいずれかのメモリバスとを接続する。
ファ制御信号１３を入力すると、ＤＭＡコントローラ部
１とバス切り替え部２ａ，２ｂ，２ｃとの間に布線され
たメモリバス１４ａと、バス切り替え部２ａ，２ｂ，２
ｃとＤＲＡＭ７ａ，７ｂ，７ｃとの間にそれぞれ布線さ
れたメモリバス１４ｂ，１４ｃ，１４ｄのうちアクセス
要求が許可されたいずれかのメモリバスとを接続する。
【００１６】また、バス切り替え部２ａ，２ｂ，２ｃ
は、リフレッシュ制御部３からＤＲＡＭ診断切り替え信
号１６を入力すると、バス切り替え部２ａ，２ｂ，２ｃ
からＤＲＡＭ診断部５に接続されるＤＲＡＭ診断バス１
８と、ＤＲＡＭ診断を行うバンクのメモリバス１４ｂ，
１４ｃ，１４ｄのいずれかを接続する。
は、リフレッシュ制御部３からＤＲＡＭ診断切り替え信
号１６を入力すると、バス切り替え部２ａ，２ｂ，２ｃ
からＤＲＡＭ診断部５に接続されるＤＲＡＭ診断バス１
８と、ＤＲＡＭ診断を行うバンクのメモリバス１４ｂ，
１４ｃ，１４ｄのいずれかを接続する。
【００１７】なお、リフレッシュ用カウンタ４ａ，４
ｂ，４ｃは、各バンクのリフレッシュ・アドレス領域毎
に設けられ、リフレッシュの周期をカウントすることに
よって、バンク毎のＤＲＡＭのリフレッシュの優先順位
を数値的に示し、各々のバンクのリフレッシュ・アドレ
ス領域に対してアクセスが行われた場合には、そのバン
クのリフレッシュ・アクセス領域のリフレッシュが行わ
れたことを認識し、その領域に対応するリフレッシュ用
カウンタのカウント値はリセットされる。
ｂ，４ｃは、各バンクのリフレッシュ・アドレス領域毎
に設けられ、リフレッシュの周期をカウントすることに
よって、バンク毎のＤＲＡＭのリフレッシュの優先順位
を数値的に示し、各々のバンクのリフレッシュ・アドレ
ス領域に対してアクセスが行われた場合には、そのバン
クのリフレッシュ・アクセス領域のリフレッシュが行わ
れたことを認識し、その領域に対応するリフレッシュ用
カウンタのカウント値はリセットされる。
【００１８】本実施形態の動作を、ＤＲＡＭ７ａに対す
るアクセス中に、ＤＲＡＭ７ｂのリフレッシュ及びデー
タ診断を行う場合を例に以下に説明する。
るアクセス中に、ＤＲＡＭ７ｂのリフレッシュ及びデー
タ診断を行う場合を例に以下に説明する。
【００１９】ＤＭＡコントローラ部１にＤＲＡＭアクセ
ス要求バス１１及びアドレスバス１２を介してそれぞれ
ＤＲＡＭアクセス要求とアドレスが入力されると、ＤＭ
Ａコントローラ部１はアクセス要求がいずれのバンクに
対するアクセス要求であるかを認識する。
ス要求バス１１及びアドレスバス１２を介してそれぞれ
ＤＲＡＭアクセス要求とアドレスが入力されると、ＤＭ
Ａコントローラ部１はアクセス要求がいずれのバンクに
対するアクセス要求であるかを認識する。
【００２０】そして、ＤＲＡＭ７ａに対するアクセス要
求であると判定された場合には、ＤＭＡコントローラ１
は、バッファ制御信号１３を出力してメモリバス１４ａ
とメモリバス１４ｂとを接続し、ＤＲＡＭ７ａに対する
アクセスが開始される。
求であると判定された場合には、ＤＭＡコントローラ１
は、バッファ制御信号１３を出力してメモリバス１４ａ
とメモリバス１４ｂとを接続し、ＤＲＡＭ７ａに対する
アクセスが開始される。
【００２１】また、ＤＭＡコントローラ１は、アクセス
情報通知信号１５を出力し、リフレッシュ制御部３に各
バンクの情報を通知する。
情報通知信号１５を出力し、リフレッシュ制御部３に各
バンクの情報を通知する。
【００２２】リフレッシュ制御部３は、ＤＲＡＭ７ａの
アクセスが行われることをアクセス情報通知信号１５を
入力して認識すると、ＤＲＡＭ７ａ以外のＤＲＡＭ、す
なわち図１ではＤＲＡＭ７ｂ，７ｃ用のカウンタである
リフレッシュ用カウンタ４ｂ，４ｃのリフレッシュ・ア
ドレス用のカウント値を比較し、リフレッシュ優先順位
が最も高いリフレッシュ・アドレスに対してアクセスを
行う。
アクセスが行われることをアクセス情報通知信号１５を
入力して認識すると、ＤＲＡＭ７ａ以外のＤＲＡＭ、す
なわち図１ではＤＲＡＭ７ｂ，７ｃ用のカウンタである
リフレッシュ用カウンタ４ｂ，４ｃのリフレッシュ・ア
ドレス用のカウント値を比較し、リフレッシュ優先順位
が最も高いリフレッシュ・アドレスに対してアクセスを
行う。
【００２３】リフレッシュ優先順位の最も高いリフレッ
シュ・アドレスのバンクがＤＲＡＭ７ｂであった場合、
リフレッシュ制御部３は、ＤＲＡＭ診断切り替え信号１
６をバス切り替え部２ｂに出力し、メモリバス１４ｃと
ＤＲＡＭ診断用バス１８とをに接続し、ＤＲＡＭ７ｂに
ＤＲＡＭ診断用バス１８を介してリフレッシュ手段であ
るリードアクセスを行う。そして、ＤＲＡＭ診断部５
は、リードアクセスで読み出されたＤＲＡＭ７ｂのメモ
リデータをＤＲＡＭ診断用バス１８から入力して診断を
行い、エラーが発生した場合は、エラーレジスタ６に保
持する。
シュ・アドレスのバンクがＤＲＡＭ７ｂであった場合、
リフレッシュ制御部３は、ＤＲＡＭ診断切り替え信号１
６をバス切り替え部２ｂに出力し、メモリバス１４ｃと
ＤＲＡＭ診断用バス１８とをに接続し、ＤＲＡＭ７ｂに
ＤＲＡＭ診断用バス１８を介してリフレッシュ手段であ
るリードアクセスを行う。そして、ＤＲＡＭ診断部５
は、リードアクセスで読み出されたＤＲＡＭ７ｂのメモ
リデータをＤＲＡＭ診断用バス１８から入力して診断を
行い、エラーが発生した場合は、エラーレジスタ６に保
持する。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
ＤＲＡＭを複数のバンクに分け、ＤＲＡＭアクセスをバ
ンク単位で制御することによって、アクセス要求のあっ
たバンク以外のバンクにＤＲＡＭのリフレッシュ手段で
あるメモリリードアクセスが可能とされ、またその際、
読み出されたデータを用いて診断を行うことによって、
ＤＲＡＭリフレッシュとメモリ診断を同時に行った場合
でも、他のデバイスからのＤＲＡＭへのアクセス要求を
待たせることはなくなり、ＤＭＡ転送性能の低下を回避
するという効果を有する。
ＤＲＡＭを複数のバンクに分け、ＤＲＡＭアクセスをバ
ンク単位で制御することによって、アクセス要求のあっ
たバンク以外のバンクにＤＲＡＭのリフレッシュ手段で
あるメモリリードアクセスが可能とされ、またその際、
読み出されたデータを用いて診断を行うことによって、
ＤＲＡＭリフレッシュとメモリ診断を同時に行った場合
でも、他のデバイスからのＤＲＡＭへのアクセス要求を
待たせることはなくなり、ＤＭＡ転送性能の低下を回避
するという効果を有する。
【図１】本発明のＤＲＡＭリフレッシュ制御方式の一実
施形態の構成を示すブロック図である。
施形態の構成を示すブロック図である。
１ ＤＭＡコントローラ部 ２ａ，２ｂ，２ｃ バス切り替え部 ３ リフレッシュ制御部 ４ａ，４ｂ，４ｃ リフレッシュ用カウンタ ５ ＤＲＡＭ診断部 ６ エラーレジスタ ７ａ，７ｂ，７ｃ ＤＲＡＭ １１ ＤＲＡＭアクセス要求バス １２ アドレスバス １３ Ｂｕｆｆｅｒ制御信号 １４ａ，１４ｂ，１４ｃ，１４ｄ メモリバス １５ アクセス情報通知信号 １８ ＤＲＡＭ診断用バス
Claims (3)
- 【請求項１】複数のデバイスからのＤＲＡＭアクセスを
制御する情報処理装置において、 複数のバンクに分けられたＤＲＡＭへのアクセスに対し
て、アドレスを認識し、アクセス要求対象のバンクのメ
モリバスの切り替えを制御する制御信号を出力してアク
セスを許可するとともに、各々のバンクのアクセス状況
をリフレッシュ制御部へ通知するＤＭＡコントローラ部
と、 前記ＤＭＡコントローラ部からの制御信号に基づき各バ
ンク毎へのメモリバス接続を切り替え、且つＤＲＡＭ診
断切り替え信号に基づきＤＲＡＭ診断用バスと各バンク
のメモリバスとの切り替えを行うバス切り替え部と、 各バンクのリフレッシュ・アドレス領域毎に設けられた
カウンタであって、該カウンタはリフレッシュの周期を
カウントすることによりＤＲＡＭのリフレッシュの優先
順位を数値的に示し、且つ各々のバンクのリフレッシュ
・アクセス領域にアクセスが行われた際には、該バンク
のリフレッシュ・アクセス領域のリフレッシュが行われ
たことを認識し、該アクセス領域のカウント値をリセッ
トするリフレッシュ用カウンタと、 前記ＤＭＡコントローラ部からＤＲＡＭの各々のバンク
に対するアクセス状況が通知されると、アクセスが許可
されたバンク以外の各々のバンクのリフレッシュ・アド
レス領域毎のリフレッシュ優先順位を示す前記リフレッ
シュ用カウンタのカウント値に基づきリフレッシュの要
求が最も高いバンクに対応する前記バス切り替え部に対
して前記ＤＲＡＭの前記メモリバスと前記ＤＲＡＭ診断
用バスとを接続するように前記ＤＲＡＭ診断切り替え信
号を出力し、リフレッシュ・アドレス領域に対してリフ
レッシュ手段としてリードサイクルの実行を制御するリ
フレッシュ制御部と、 前記ＤＲＡＭのリフレッシュ手段として実行されたリー
ドサイクル時に読み出されたデータを入力して診断を行
うＤＲＡＭ診断部と、 ＤＲＡＭ診断の結果を保持するエラーレジスタと、 を備えたことを特徴とするＤＲＡＭリフレッシュ制御方
式。 - 【請求項２】複数のバンクに分けられたＤＲＡＭ群と、 該複数のバンクに対応して設けられ、アクセス要求対象
のバンクのＤＲＡＭのメモリバスを切替接続する複数の
バス切り替え手段と、 １又は複数のデバイスからの前記ＤＲＡＭへのアクセス
に対応してアクセス対象のバンクを特定し前記複数のバ
ス切り替え手段に対しメモリバスの切替接続を制御する
制御信号を出力するＤＭＡコントローラと、 前記各バンクのリフレッシュ・アドレス領域毎のリフレ
ッシュ優先順位を制御する複数のリフレッシュ用カウン
タを有するリフレッシュ制御手段と、 を備え、 前記リフレッシュ制御手段が、前記ＤＭＡコントローラ
から、前記一又は複数のデバイスからの前記複数のバン
クの少なくとも一のバンクに対するアクセスが通知され
た際に、アクセスが許可されたバンク以外の各バンクの
リフレッシュ・アドレス領域について前記複数のリフレ
ッシュ用カウンタのうち優先順位が最も高い値を示すリ
フレッシュ用カウンタに対応するバンクに対して設けら
れた前記バス切り替え手段を切替制御し、前記バンクの
リフレッシュ・アドレス領域に対してリードサイクルを
実行してリフレッシュを行うことを特徴とするＤＲＡＭ
リフレッシュ制御方式。 - 【請求項３】前記バス切り替え手段を介して前記複数の
バンクの一のバンクに接続されこのバンクのリフレッシ
ュとして実行されるリードサイクル時に前記バンクのＤ
ＲＡＭから読み出されたデータを入力して診断を行うＤ
ＲＡＭ診断手段を備え、 前記リフレッシュ制御手段が、前記ＤＭＡコントローラ
から、前記一又は複数のデバイスからの前記複数のバン
クの少なくとも一のバンクに対するアクセスが通知され
た際に、アクセスが許可されたバンク以外の各バンクの
リフレッシュ・アドレス領域について前記複数のリフレ
ッシュ用カウンタのうち優先順位が最も高い値を示すリ
フレッシュ用カウンタに対応するバンクに対して設けら
れた前記バス切り替え手段を切替制御して、このバンク
のＤＲＡＭを前記ＤＲＡＭ診断手段に接続し、リフレッ
シュ動作時に前記ＤＲＡＭから読み出されたデータを前
記ＤＲＡＭ診断手段が入力して診断を行うことを特徴と
する請求項２記載のＤＲＡＭリフレッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048001A JPH09213072A (ja) | 1996-02-09 | 1996-02-09 | Ｄｒａｍリフレッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048001A JPH09213072A (ja) | 1996-02-09 | 1996-02-09 | Ｄｒａｍリフレッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213072A true JPH09213072A (ja) | 1997-08-15 |
Family
ID=12791083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8048001A Pending JPH09213072A (ja) | 1996-02-09 | 1996-02-09 | Ｄｒａｍリフレッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213072A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0921528A1 (en) * | 1997-12-03 | 1999-06-09 | Samsung Electronics Co., Ltd. | A memory device using direct access mode test and a method of testing the same |
| US6141271A (en) * | 1997-12-03 | 2000-10-31 | Samsung Electronics Co., Ltd. | Circuits for testing memory devices having direct access test mode and methods for testing the same |
| JP2007242158A (ja) * | 2006-03-09 | 2007-09-20 | Fujitsu Ltd | 半導体メモリ、メモリシステムおよび半導体メモリの動作方法 |
| JP2018120589A (ja) * | 2017-01-25 | 2018-08-02 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 揮発性メモリキャッシュのデータを代替する方法及びそのためのキャッシュ管理部 |
-
1996
- 1996-02-09 JP JP8048001A patent/JPH09213072A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0921528A1 (en) * | 1997-12-03 | 1999-06-09 | Samsung Electronics Co., Ltd. | A memory device using direct access mode test and a method of testing the same |
| US6046947A (en) * | 1997-12-03 | 2000-04-04 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices having direct access mode test capability and methods of testing same |
| US6141271A (en) * | 1997-12-03 | 2000-10-31 | Samsung Electronics Co., Ltd. | Circuits for testing memory devices having direct access test mode and methods for testing the same |
| JP2007242158A (ja) * | 2006-03-09 | 2007-09-20 | Fujitsu Ltd | 半導体メモリ、メモリシステムおよび半導体メモリの動作方法 |
| JP2018120589A (ja) * | 2017-01-25 | 2018-08-02 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 揮発性メモリキャッシュのデータを代替する方法及びそのためのキャッシュ管理部 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980922 |