JPH09213631A - 半導体素子および製造方法 - Google Patents
半導体素子および製造方法Info
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- JPH09213631A JPH09213631A JP8224379A JP22437996A JPH09213631A JP H09213631 A JPH09213631 A JP H09213631A JP 8224379 A JP8224379 A JP 8224379A JP 22437996 A JP22437996 A JP 22437996A JP H09213631 A JPH09213631 A JP H09213631A
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/973—Substrate orientation
Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 エッチング、およびウエハの処理チャンバへ
の出し入れを必要としない半導体素子製造方法を提供す
る。 【解決手段】 半導体素子製造方法は、基板（１０）の
表面（１１）上に領域（１２）を規定する段階、領域
（１２）上に少なくとも１つの結晶ファセット（２１）
が規定された結晶性物質（２１）を選択的に成長させる
段階、およびこの結晶ファセット（２１）上に半導体素
子（２５）を選択的に成長させる段階を含む。第２実施
例では、基板（３０）の表面（３１）上に領域（３２）
を規定し、化学ビーム・エピタキシを用いて、領域（３
２）上に、少なくとも１つの結晶ファセットが規定され
た砒化インディウム層（４０）を選択的に成長させる。
の出し入れを必要としない半導体素子製造方法を提供す
る。 【解決手段】 半導体素子製造方法は、基板（１０）の
表面（１１）上に領域（１２）を規定する段階、領域
（１２）上に少なくとも１つの結晶ファセット（２１）
が規定された結晶性物質（２１）を選択的に成長させる
段階、およびこの結晶ファセット（２１）上に半導体素
子（２５）を選択的に成長させる段階を含む。第２実施
例では、基板（３０）の表面（３１）上に領域（３２）
を規定し、化学ビーム・エピタキシを用いて、領域（３
２）上に、少なくとも１つの結晶ファセットが規定され
た砒化インディウム層（４０）を選択的に成長させる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体素
子の製造に関し、更に特定すれば、新規な半導体素子を
製造する改良された製造方法に関するものである。
子の製造に関し、更に特定すれば、新規な半導体素子を
製造する改良された製造方法に関するものである。
【０００２】
【従来の技術】半導体分野では、数種類の異なる半導体
物質層を連続的に成長させ、更に種々のマスクおよびエ
ッチング工程を用いて、所望の素子および当該素子上に
端子を形成することは一般的である。ある方法では、マ
スキング材料、例えば、フォトレジスト、誘電体層等を
被着し、マスクされた領域およびマスクされていない領
域上に半導体物質を成長させる。次に、エッチングおよ
びリフト・オフ(lift-off)によって、マスクされた領域
上の半導体物質を除去する。
物質層を連続的に成長させ、更に種々のマスクおよびエ
ッチング工程を用いて、所望の素子および当該素子上に
端子を形成することは一般的である。ある方法では、マ
スキング材料、例えば、フォトレジスト、誘電体層等を
被着し、マスクされた領域およびマスクされていない領
域上に半導体物質を成長させる。次に、エッチングおよ
びリフト・オフ(lift-off)によって、マスクされた領域
上の半導体物質を除去する。
【０００３】従来の半導体素子製造方法の各々では、不
要な物質を除去するためにはエッチングを必要とする。
エッチング・プロセスの間、半導体素子の物質は、エッ
チャント(etchant)による汚染を受ける可能性が非常に
高く、この汚染が、素子の寿命を大幅に短縮し、素子の
動作特性および素子の信頼性を大きく低下させることに
なる。また、半導体素子の種々の層は異なるエッチング
速度を有するので、エッチング・プロセスは著しく均一
性を欠く。更に、エッチング・プロセスは、エッチング
される領域に隣接する半導体物質に激しい損傷を与える
ので、一層寿命を短縮し、動作特性および信頼性を低下
させることになる。また、エッチング・プロセスは、非
常に時間を浪費し、行うのも難しい。
要な物質を除去するためにはエッチングを必要とする。
エッチング・プロセスの間、半導体素子の物質は、エッ
チャント(etchant)による汚染を受ける可能性が非常に
高く、この汚染が、素子の寿命を大幅に短縮し、素子の
動作特性および素子の信頼性を大きく低下させることに
なる。また、半導体素子の種々の層は異なるエッチング
速度を有するので、エッチング・プロセスは著しく均一
性を欠く。更に、エッチング・プロセスは、エッチング
される領域に隣接する半導体物質に激しい損傷を与える
ので、一層寿命を短縮し、動作特性および信頼性を低下
させることになる。また、エッチング・プロセスは、非
常に時間を浪費し、行うのも難しい。
【０００４】エッチングに関する問題に加えて、既知の
従来技術の製造プロセスは全て、ばらばらな結晶成長(i
nter spersed growing)、マスキングおよびエッチング
工程を必要とするため、プロセスの多大な複雑化および
長時間化を招いている。例えば、エピタキシャル層を成
長させるときには、ウエハを真空チャンバまたは圧力チ
ャンバに配置し、成長用の雰囲気を与えなければならな
い。ウエハにエッチングおよび／またはマスキングを行
う度に、ウエハをチャンバから取り出さなければならな
いので、各工程に大量の準備時間を要する結果となる。
また、ウエハをチャンバから取り出した後に交換する度
に、チャンバを開いて用意をする（更に、ウエハの処
理）ことは、更にまた不純物や汚染物をウエハに混入さ
せる機会となる。
従来技術の製造プロセスは全て、ばらばらな結晶成長(i
nter spersed growing)、マスキングおよびエッチング
工程を必要とするため、プロセスの多大な複雑化および
長時間化を招いている。例えば、エピタキシャル層を成
長させるときには、ウエハを真空チャンバまたは圧力チ
ャンバに配置し、成長用の雰囲気を与えなければならな
い。ウエハにエッチングおよび／またはマスキングを行
う度に、ウエハをチャンバから取り出さなければならな
いので、各工程に大量の準備時間を要する結果となる。
また、ウエハをチャンバから取り出した後に交換する度
に、チャンバを開いて用意をする（更に、ウエハの処
理）ことは、更にまた不純物や汚染物をウエハに混入さ
せる機会となる。
【０００５】したがって、エッチング、および／または
数回にわたって連続的に処理チャンバにウエハを配置し
たり取り出したりする必要性のない、半導体素子の製造
方法を提供することが高く望まれている。
数回にわたって連続的に処理チャンバにウエハを配置し
たり取り出したりする必要性のない、半導体素子の製造
方法を提供することが高く望まれている。
【０００６】
【発明が解決しようとする課題】本発明の目的は、新規
で改良された半導体素子製造方法を提供することであ
る。
で改良された半導体素子製造方法を提供することであ
る。
【０００７】本発明の他の目的は、素子を形成する際に
半導体物質にエッチングを行う必要のない、新規で改良
された半導体素子製造方法を提供することである。
半導体物質にエッチングを行う必要のない、新規で改良
された半導体素子製造方法を提供することである。
【０００８】本発明の更に他の目的は、数回にわたる連
続的なウエハの処理チャンバへの導入および処理チャン
バからの取り出しを行う必要性のない、新規で改良され
た半導体素子製造方法を提供することである。
続的なウエハの処理チャンバへの導入および処理チャン
バからの取り出しを行う必要性のない、新規で改良され
た半導体素子製造方法を提供することである。
【０００９】本発明の別の目的は、大幅に簡略化され、
素子汚染の可能性を殆ど含まない、新規で改良された半
導体素子製造方法を提供することである。
素子汚染の可能性を殆ど含まない、新規で改良された半
導体素子製造方法を提供することである。
【００１０】本発明の更に他の目的は、高集積化に適
し、標準的なプロセスでは達成できない特性を含む、新
規で改良された半導体素子を提供することである。
し、標準的なプロセスでは達成できない特性を含む、新
規で改良された半導体素子を提供することである。
【００１１】
【課題を解決するための手段】上述のおよびその他の問
題の少なくとも部分的な解決、ならびに上述のおよびそ
の他の目的の実現は、本発明の半導体素子製造方法によ
って達成される。この方法は、基板表面にある領域を規
定する段階、この領域上に少なくとも１つの結晶ファセ
ット(crystallographic facet)が規定された結晶性物質
を選択的に成長させる段階、および結晶ファセット上に
半導体素子を選択的に成長させる段階を含む。上述の目
的は、更に、第２実施例において実現される。即ち、基
板表面上にある領域を規定し、化学ビーム・エピタキシ
を用いて、先の領域上に、少なくとも１つの結晶ファセ
ットが規定された砒化インディウム層を選択的に成長さ
せる。
題の少なくとも部分的な解決、ならびに上述のおよびそ
の他の目的の実現は、本発明の半導体素子製造方法によ
って達成される。この方法は、基板表面にある領域を規
定する段階、この領域上に少なくとも１つの結晶ファセ
ット(crystallographic facet)が規定された結晶性物質
を選択的に成長させる段階、および結晶ファセット上に
半導体素子を選択的に成長させる段階を含む。上述の目
的は、更に、第２実施例において実現される。即ち、基
板表面上にある領域を規定し、化学ビーム・エピタキシ
を用いて、先の領域上に、少なくとも１つの結晶ファセ
ットが規定された砒化インディウム層を選択的に成長さ
せる。
【００１２】
【発明の実施の形態】これより図面を参照しながら、本
発明の実施例について説明する。図１ないし図３は、本
発明による半導体素子の製造方法におけるいくつかの工
程を示す。具体的に図１を参照すると、平面１１を有す
る半導体１０の簡略断面図が示されている。この特定実
施例では、基板１０は砒化ガリウム(GaAs)で形成されて
いるが、当技術では既知の他の物質も利用可能であるこ
とは、当業者には理解されよう。窒化シリコン、他の窒
化物または酸化物のような絶縁物質層で形成されたマス
ク１５等によって、基板１１上に領域１２を規定する。
勿論、基板１０は全体的には半導体ウエハであり、その
上に多数の領域１２を同時に形成することは理解されよ
う。マスク１５は、例えば、通常のフォトレジスト・プ
ロセスを利用することによって形成することができる。
通常、かかるフォトレジスト・プロセスは、ブランケッ
ト(blanket)層の敷設、および所望領域１２のエッチン
グを含む。エッチングが行われるのは、成長や他の処理
の前であるので、最終製品を汚染したり、その他の影響
を与えることはない。
発明の実施例について説明する。図１ないし図３は、本
発明による半導体素子の製造方法におけるいくつかの工
程を示す。具体的に図１を参照すると、平面１１を有す
る半導体１０の簡略断面図が示されている。この特定実
施例では、基板１０は砒化ガリウム(GaAs)で形成されて
いるが、当技術では既知の他の物質も利用可能であるこ
とは、当業者には理解されよう。窒化シリコン、他の窒
化物または酸化物のような絶縁物質層で形成されたマス
ク１５等によって、基板１１上に領域１２を規定する。
勿論、基板１０は全体的には半導体ウエハであり、その
上に多数の領域１２を同時に形成することは理解されよ
う。マスク１５は、例えば、通常のフォトレジスト・プ
ロセスを利用することによって形成することができる。
通常、かかるフォトレジスト・プロセスは、ブランケッ
ト(blanket)層の敷設、および所望領域１２のエッチン
グを含む。エッチングが行われるのは、成長や他の処理
の前であるので、最終製品を汚染したり、その他の影響
を与えることはない。
【００１３】マスク１５を適所に配し、所定量の結晶性
物質２０を領域（または領域群）１２上に選択的に成長
させる。この明細書では、「選択的成長」または「選択
的に成長させる」とは、特定のまたは指定された領域の
みでの成長または成長させることをいうものとする。し
たがって、本例では、物質２０は領域１２内でのみ成長
する。更に、物質２０は結晶形状(crystalline form)で
成長するので、成長速度および形状は結晶に依存する。
即ち、成長速度および形状は、使用する物質２０のタイ
プによって異なる。図２に示す実施例では、物質２０
は、滑らかな(smooth)結晶ファセット(facet)である側
面２１，２２を有する結晶構造とすることができる。あ
るいは、物質２０は、深さ「ｄ」まで成長するように制
御して側面２１，２２を形成した層とすることもでき
る。本実施例では、物質２０は、ＧａＡｓ、ＩｎＡｓ等
のような結晶性物質を含む。
物質２０を領域（または領域群）１２上に選択的に成長
させる。この明細書では、「選択的成長」または「選択
的に成長させる」とは、特定のまたは指定された領域の
みでの成長または成長させることをいうものとする。し
たがって、本例では、物質２０は領域１２内でのみ成長
する。更に、物質２０は結晶形状(crystalline form)で
成長するので、成長速度および形状は結晶に依存する。
即ち、成長速度および形状は、使用する物質２０のタイ
プによって異なる。図２に示す実施例では、物質２０
は、滑らかな(smooth)結晶ファセット(facet)である側
面２１，２２を有する結晶構造とすることができる。あ
るいは、物質２０は、深さ「ｄ」まで成長するように制
御して側面２１，２２を形成した層とすることもでき
る。本実施例では、物質２０は、ＧａＡｓ、ＩｎＡｓ等
のような結晶性物質を含む。
【００１４】ここで注記すべきは、物質２０の成長は非
常に精度高く制御可能であるので、側面２１および／ま
たは２２の寸法ｄも非常に精度高く制御可能であること
である。また、側面２１および／または２２のサイズな
らびに形状は、物質２０の成長速度および結晶構造によ
って決定されるので、寸法ｄを非常に小さくすることが
できる。実際、側面２１および／または２２を利用する
ことにより、ブランケット成長およびエッチングによっ
て直立する表面を形成する従来技術の方法によって実際
に得られるものよりも、大幅に小さく精度が高い表面を
形成することができる。
常に精度高く制御可能であるので、側面２１および／ま
たは２２の寸法ｄも非常に精度高く制御可能であること
である。また、側面２１および／または２２のサイズな
らびに形状は、物質２０の成長速度および結晶構造によ
って決定されるので、寸法ｄを非常に小さくすることが
できる。実際、側面２１および／または２２を利用する
ことにより、ブランケット成長およびエッチングによっ
て直立する表面を形成する従来技術の方法によって実際
に得られるものよりも、大幅に小さく精度が高い表面を
形成することができる。
【００１５】次に、半導体素子２５を表面２１（および
／または表面２２）上に、選択的に成長させる。多くの
異なるタイプの半導体素子を表面２１上に成長させるこ
とができるが、本実施例では、例示の目的のためのみと
して、共振バンド間トンネリング・ダイオード（ＲＩＴ
Ｄ:resonant interband tunneling diode)が示されてい
る。素子２５は、第１半導体層２６、活性領域(active
area)２７および第２半導体層２８を含む。物質２０、
層２６、活性領域２７および層２８は、処理チャンバ内
で全て成長させることができ、基板１０をチャンバから
取り出す必要がない点に留意すべきである。また、この
技法は、外部で処理を行い（即ち、エッチング等）、後
続の成長工程のために再度処理チャンバに導入すること
なく、より複雑な素子および構造の現場処理も可能にす
るものである。
／または表面２２）上に、選択的に成長させる。多くの
異なるタイプの半導体素子を表面２１上に成長させるこ
とができるが、本実施例では、例示の目的のためのみと
して、共振バンド間トンネリング・ダイオード（ＲＩＴ
Ｄ:resonant interband tunneling diode)が示されてい
る。素子２５は、第１半導体層２６、活性領域(active
area)２７および第２半導体層２８を含む。物質２０、
層２６、活性領域２７および層２８は、処理チャンバ内
で全て成長させることができ、基板１０をチャンバから
取り出す必要がない点に留意すべきである。また、この
技法は、外部で処理を行い（即ち、エッチング等）、後
続の成長工程のために再度処理チャンバに導入すること
なく、より複雑な素子および構造の現場処理も可能にす
るものである。
【００１６】図４を参照すると、第２実施例が示されて
いる。図４では、図３の素子に類似した種々の素子を同
様の番号で引用し、ダッシュ（’）を追加することによ
り、異なる実施例であることを示す。本実施例では、上
述のように、基板１０’の表面１１’上の領域１２’
に、結晶性物質２０’を成長させる。結晶性物質２０’
は、所望の形状およびサイズの平面結晶ファセット２
１’，２２’を与えるように選択される。物質および成
長方位を適正に選択することにより、（１０１）、（３
０１）等の結晶面のような特定のファセットを、所望の
方位およびサイズに成長可能である。
いる。図４では、図３の素子に類似した種々の素子を同
様の番号で引用し、ダッシュ（’）を追加することによ
り、異なる実施例であることを示す。本実施例では、上
述のように、基板１０’の表面１１’上の領域１２’
に、結晶性物質２０’を成長させる。結晶性物質２０’
は、所望の形状およびサイズの平面結晶ファセット２
１’，２２’を与えるように選択される。物質および成
長方位を適正に選択することにより、（１０１）、（３
０１）等の結晶面のような特定のファセットを、所望の
方位およびサイズに成長可能である。
【００１７】次に、半導体素子２５’を現場で（チャン
バに出し入れしないで）、１箇所以上のファセット上に
選択的に成長させる。選択された結晶性物質のファセッ
ト、即ち、側面は、所定のサイズに精度高く成長してお
り、ファセット即ち側面上での半導体素子の選択的成長
によって半導体素子のサイズが決定するため、パターニ
ングあるいはエッチングが不要となる。外部接続部等
は、製造される素子または素子群、および完全な回路へ
の組み込み方によって異なるので、これらは図示されて
いない。しかしながら、一旦構造全体を選択的に成長さ
せたなら、通常の方法でメタライゼーションを容易に実
施できることは、当業者には理解されよう。このよう
に、選択的成長が可能な結果、後に行われる素子の集積
に適した特性を有する素子が得られる。
バに出し入れしないで）、１箇所以上のファセット上に
選択的に成長させる。選択された結晶性物質のファセッ
ト、即ち、側面は、所定のサイズに精度高く成長してお
り、ファセット即ち側面上での半導体素子の選択的成長
によって半導体素子のサイズが決定するため、パターニ
ングあるいはエッチングが不要となる。外部接続部等
は、製造される素子または素子群、および完全な回路へ
の組み込み方によって異なるので、これらは図示されて
いない。しかしながら、一旦構造全体を選択的に成長さ
せたなら、通常の方法でメタライゼーションを容易に実
施できることは、当業者には理解されよう。このよう
に、選択的成長が可能な結果、後に行われる素子の集積
に適した特性を有する素子が得られる。
【００１８】次に図５を参照すると、いくらか異なった
方法によって製造された別の構造が示されている。上述
のように、表面３１を有し、ＧａＡｓ等で構成された基
板３０を用意する。窒化シリコン、他の窒化物または酸
化物等のような絶縁物質層で形成されたマスク３５等に
よって、表面３１に領域３２を規定する。化学ビーム・
エピタキシを用いて、領域３２内の基板３０の表面３２
上に、砒化インディウム層４０を選択的に成長させる。
一例として、砒化インディウムの選択的成長は、トリメ
チルインディウム(trimethylindium)および砒素(AsH3)
を圧力チャンバ内で用いることにより、基板表面の成長
領域において、約１．４ＭＬ／ｓないし２．０ＭＬ／ｓ
の範囲の過剰圧力および５００℃ないし５１５℃の範囲
の温度で、トリメチルインディウム(trimethylindium)
の到達速度が０．６ＭＬ／ｓで達成されることがわかっ
ている。本明細書では、「ＭＬ／ｓ」という単位は、１
秒当たりの単一層数を定義し、表面における分子の到達
速度の測定量として用いられる。
方法によって製造された別の構造が示されている。上述
のように、表面３１を有し、ＧａＡｓ等で構成された基
板３０を用意する。窒化シリコン、他の窒化物または酸
化物等のような絶縁物質層で形成されたマスク３５等に
よって、表面３１に領域３２を規定する。化学ビーム・
エピタキシを用いて、領域３２内の基板３０の表面３２
上に、砒化インディウム層４０を選択的に成長させる。
一例として、砒化インディウムの選択的成長は、トリメ
チルインディウム(trimethylindium)および砒素(AsH3)
を圧力チャンバ内で用いることにより、基板表面の成長
領域において、約１．４ＭＬ／ｓないし２．０ＭＬ／ｓ
の範囲の過剰圧力および５００℃ないし５１５℃の範囲
の温度で、トリメチルインディウム(trimethylindium)
の到達速度が０．６ＭＬ／ｓで達成されることがわかっ
ている。本明細書では、「ＭＬ／ｓ」という単位は、１
秒当たりの単一層数を定義し、表面における分子の到達
速度の測定量として用いられる。
【００１９】図６を参照すると、トリメチルインディウ
ムおよび砒素を用いた化学ビーム・エピタキシによる砒
化インディウムの成長を表わしたグラフが示されてい
る。Ｘ軸に沿った測定値は砒素（Ａｓ）の過剰圧力を表
わし、Ｙ軸に沿った数字は成長領域、（例えば、基板表
面）における温度（摂氏）を表わす。グラフ上で、曲線
５０は、砒化インディウムの成長を表わすものであり、
曲線５０の下の領域は、砒化インディウムが成長し得る
条件範囲である。成長窓(growth window)５２が図示さ
れているが、これは化学ビーム・エピタキシを利用して
砒化インディウムを選択的に成長させることが可能な条
件範囲を示す。
ムおよび砒素を用いた化学ビーム・エピタキシによる砒
化インディウムの成長を表わしたグラフが示されてい
る。Ｘ軸に沿った測定値は砒素（Ａｓ）の過剰圧力を表
わし、Ｙ軸に沿った数字は成長領域、（例えば、基板表
面）における温度（摂氏）を表わす。グラフ上で、曲線
５０は、砒化インディウムの成長を表わすものであり、
曲線５０の下の領域は、砒化インディウムが成長し得る
条件範囲である。成長窓(growth window)５２が図示さ
れているが、これは化学ビーム・エピタキシを利用して
砒化インディウムを選択的に成長させることが可能な条
件範囲を示す。
【００２０】再び図５を参照する。一旦砒化インディウ
ム層４０が所望の幅、本実施例では、約１ミクロン（１
μｍ）まで成長したなら、活性領域４２を形成する。通
常、（共振バンド間トンネリング・ダイオードを製造し
ていると仮定すると）、活性領域４２は、第１バリア層
４３、量子井戸層４４、およびアンチモン化合物物質
（例えばアンチモン化アルミニウム(aluminum antimoni
de)）で形成された第２バリア層４５を含む。活性領域
４２は非常に狭いので（約５０ないし１００オングスト
ローム）、アンチモン化合物を選択的に堆積(depositio
n)することは必須ではない（しかしながら、こうするほ
うがなおのこと望ましい）。次に、砒化インディウムの
最終層５３を活性領域４２上に成長させる。
ム層４０が所望の幅、本実施例では、約１ミクロン（１
μｍ）まで成長したなら、活性領域４２を形成する。通
常、（共振バンド間トンネリング・ダイオードを製造し
ていると仮定すると）、活性領域４２は、第１バリア層
４３、量子井戸層４４、およびアンチモン化合物物質
（例えばアンチモン化アルミニウム(aluminum antimoni
de)）で形成された第２バリア層４５を含む。活性領域
４２は非常に狭いので（約５０ないし１００オングスト
ローム）、アンチモン化合物を選択的に堆積(depositio
n)することは必須ではない（しかしながら、こうするほ
うがなおのこと望ましい）。次に、砒化インディウムの
最終層５３を活性領域４２上に成長させる。
【００２１】アンチモン化合物物質を非選択的に成長さ
せると、活性領域４２の非選択的堆積の結果、アンチモ
ン化合物が核形成部位(nucleation site)として作用(ac
ting)して、少量の砒化インディウムが非選択的に堆積
する。しかしながら、少量の多結晶性物質が堆積して
も、半導体素子が完成した後に、ブランケット砒化イン
ディウム・エッチングによって、容易に除去することが
できる。この場合、半導体素子は現場で完成し、重要な
領域や寸法を規定するためにはブランケット・エッチン
グを全く使用しないので、素子の汚染や損傷は全く起こ
らない。
せると、活性領域４２の非選択的堆積の結果、アンチモ
ン化合物が核形成部位(nucleation site)として作用(ac
ting)して、少量の砒化インディウムが非選択的に堆積
する。しかしながら、少量の多結晶性物質が堆積して
も、半導体素子が完成した後に、ブランケット砒化イン
ディウム・エッチングによって、容易に除去することが
できる。この場合、半導体素子は現場で完成し、重要な
領域や寸法を規定するためにはブランケット・エッチン
グを全く使用しないので、素子の汚染や損傷は全く起こ
らない。
【００２２】以上、エッチングが不要で、および／また
はウエハを処理チャンバに何回も連続して配置したり取
り出したりする必要がない、新規で改良された半導体素
子の製造方法を開示した。更に、この改良された半導体
素子製造方法は、半導体物質をエッチングして素子を形
成する必要がないので、実施されるプロセスは大幅に簡
略化され、素子を汚染する可能性も殆どない。また、半
導体素子のサイズは、パターニングやエッチングではな
く、選択的成長によって決定されるので、集積度を高め
るのに適した新規で改良された半導体素子を製造するこ
とができる。また、この新規で改良された半導体素子
は、標準的プロセスでは達成不可能な特性も含むもので
ある。
はウエハを処理チャンバに何回も連続して配置したり取
り出したりする必要がない、新規で改良された半導体素
子の製造方法を開示した。更に、この改良された半導体
素子製造方法は、半導体物質をエッチングして素子を形
成する必要がないので、実施されるプロセスは大幅に簡
略化され、素子を汚染する可能性も殆どない。また、半
導体素子のサイズは、パターニングやエッチングではな
く、選択的成長によって決定されるので、集積度を高め
るのに適した新規で改良された半導体素子を製造するこ
とができる。また、この新規で改良された半導体素子
は、標準的プロセスでは達成不可能な特性も含むもので
ある。
【００２３】以上本発明の特定実施例について示しかつ
説明したが、それ以外の変更や改良も当業者には想起さ
れよう。したがって、本発明はここに示した特定形態に
は限定されないと理解されることを望み、本発明の精神
および範囲から逸脱しない全ての変更は、特許請求の範
囲に包含されることを意図するものである。
説明したが、それ以外の変更や改良も当業者には想起さ
れよう。したがって、本発明はここに示した特定形態に
は限定されないと理解されることを望み、本発明の精神
および範囲から逸脱しない全ての変更は、特許請求の範
囲に包含されることを意図するものである。
【図１】基板とその表面上に規定された成長領域とを示
す簡略断面図。
す簡略断面図。
【図２】表面上に結晶性物質が選択的に成長した、図１
の基板の簡略断面図。
の基板の簡略断面図。
【図３】図２の結晶性物質上に成長した半導体素子の簡
略断面図。
略断面図。
【図４】表面上に選択的に成長した異なる結晶性物質を
有する、図１の基板に類似した基板の簡略断面図。
有する、図１の基板に類似した基板の簡略断面図。
【図５】表面上に選択的に成長した砒化インディウム半
導体素子を有する、図１の基板に類似した基板の簡略断
面図。
導体素子を有する、図１の基板に類似した基板の簡略断
面図。
【図６】砒化インディウムに対する成長条件を示すグラ
フ。
フ。
１０ 半導体 １１ 平面 １２ 領域 １５ マスク ２０ 結晶性物質 ２１，２２ 側面 ２５ 半導体素子 ２６ 第１半導体層 ２７ 活性領域 ２８ 第２半導体層 １０’ 基板 １１’ 表面 １２’ 領域 ２０’ 結晶性物質 ２１’，２２’ 平面結晶ファセット ２５’ 半導体素子 ３０ 基板 ３１ 表面 ３２ 領域 ３５ マスク ４０ 砒化インディウム層 ４２ 活性領域 ４３ 第１バリア層 ４４ 量子井戸層 ４５ 第２バリア層 ５３ 最終層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハーバート・ゴロンキン アメリカ合衆国アリゾナ州テンピ、サウ ス・カチャイナ・ドライブ8623
Claims (4)
- 【請求項１】半導体素子の製造方法であって：平面（１
１）を有する基板（１０）を用意する段階；前記基板
（１０）の表面（１１）上に領域（１２）を規定する段
階；前記領域（１２）上に、少なくとも１つの結晶ファ
セット（２１）が規定された結晶性物質（２０）を選択
的に成長させる段階；および前記結晶ファセット（２
１）上に半導体素子（２５）を選択的に成長させる段
階；から成ることを特徴とする方法。 - 【請求項２】半導体素子の製造方法であって：平面（１
１）を有する基板（１０）を用意する段階；前記基板
（１０）の表面（１１）上に領域（１２）を規定する段
階；前記領域（１２）上に、特定の寸法を有する選択さ
れた表面（２１）を有する結晶性物質（２０）を選択的
に成長させる段階；および前記選択された表面（２１）
上に、半導体素子（２５）を選択的に成長させる段階；
から成ることを特徴とする方法。 - 【請求項３】半導体素子の製造方法であって：平面（３
１）を有する基板（３０）を用意する段階；前記基板
（３０）の表面（３１）上に領域（３２）を規定する段
階；および化学ビーム・エピタキシを用いて、前記領域
（３２）上に、砒化インディウム層（４２）を選択的に
成長させる段階；から成ることを特徴とする方法。 - 【請求項４】半導体素子であって：平面（１１）を有す
る基板（１０）；前記基板（１０）の表面（１１）上に
規定された領域（１２）；前記領域（１２）上に選択的
に成長形成され、少なくとも１つの結晶ファセット（２
１）を有する結晶性物質（２０）；および前記少なくと
も１つの結晶ファセット（２１）上に形成された半導体
素子（２５）；から成ることを特徴とする半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US511776 | 1983-07-06 | ||
| US08/511,776 US5591666A (en) | 1995-08-07 | 1995-08-07 | Semiconductor device and method of fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213631A true JPH09213631A (ja) | 1997-08-15 |
Family
ID=24036391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8224379A Pending JPH09213631A (ja) | 1995-08-07 | 1996-08-06 | 半導体素子および製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5591666A (ja) |
| EP (1) | EP0758144A1 (ja) |
| JP (1) | JPH09213631A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046465A (en) * | 1998-04-17 | 2000-04-04 | Hewlett-Packard Company | Buried reflectors for light emitters in epitaxial material and method for producing same |
| US6500257B1 (en) | 1998-04-17 | 2002-12-31 | Agilent Technologies, Inc. | Epitaxial material grown laterally within a trench and method for producing same |
| US7858996B2 (en) * | 2006-02-17 | 2010-12-28 | The Regents Of The University Of California | Method for growth of semipolar (Al,In,Ga,B)N optoelectronic devices |
| US7217947B2 (en) * | 2004-08-06 | 2007-05-15 | Northrop Grumman Corporation | Semiconductor light source and method of making |
| US7432161B2 (en) * | 2005-01-07 | 2008-10-07 | Stc.Unm | Fabrication of optical-quality facets vertical to a (001) orientation substrate by selective epitaxial growth |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5013682A (en) * | 1986-10-22 | 1991-05-07 | Texas Instruments Incorporated | Method for selective epitaxy using a WSI mask |
| JP2743377B2 (ja) * | 1987-05-20 | 1998-04-22 | 日本電気株式会社 | 半導体薄膜の製造方法 |
| EP0348540B1 (en) * | 1988-06-28 | 1993-01-20 | International Business Machines Corporation | Process for the selective growth of gaas |
| FR2678775B1 (fr) * | 1991-07-05 | 1997-02-28 | Thomson Csf | Procede de realisation d'un dispositif optoelectronique |
| JP2789861B2 (ja) * | 1991-07-23 | 1998-08-27 | 日本電気株式会社 | 有機金属分子線エピタキシャル成長方法 |
| JPH05243256A (ja) * | 1992-03-02 | 1993-09-21 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JPH05326561A (ja) * | 1992-05-22 | 1993-12-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| DE4225382A1 (de) * | 1992-07-31 | 1994-02-03 | Siemens Ag | Herstellungsverfahren für Grenzflächen an Halbleitermaterial |
| JPH0669222A (ja) * | 1992-08-17 | 1994-03-11 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
-
1995
- 1995-08-07 US US08/511,776 patent/US5591666A/en not_active Expired - Fee Related
-
1996
- 1996-07-25 EP EP96111990A patent/EP0758144A1/en not_active Ceased
- 1996-08-06 JP JP8224379A patent/JPH09213631A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0758144A1 (en) | 1997-02-12 |
| US5591666A (en) | 1997-01-07 |
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