JPS61194826A - 半導体製造方法 - Google Patents

半導体製造方法

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JPS61194826A
JPS61194826A JP61037141A JP3714186A JPS61194826A JP S61194826 A JPS61194826 A JP S61194826A JP 61037141 A JP61037141 A JP 61037141A JP 3714186 A JP3714186 A JP 3714186A JP S61194826 A JPS61194826 A JP S61194826A
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JP
Japan
Prior art keywords
silicon
deposited
substrate
layer
temperature
Prior art date
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Pending
Application number
JP61037141A
Other languages
English (en)
Inventor
ピーター・デニス・スコベル
ロジヤー・レスリー・ベーカー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Micronas GmbH
ITT Inc
Original Assignee
Deutsche ITT Industries GmbH
ITT Corp
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Publication date
Application filed by Deutsche ITT Industries GmbH, ITT Corp filed Critical Deutsche ITT Industries GmbH
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Pending legal-status Critical Current

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    • H—ELECTRICITY
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    • H10P14/3411—Silicon, silicon germanium or germanium
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    • H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
    • H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積回路、特にそのような回路の製造における
エピタキシャル層の形成に関する。
し従来の技術］ 多くの集積回路製造工程において、基板シリコンウェハ
に、後に回路の形成される１以上のエピタキシャル層を
形成する必要がある。従来のエビタキシセル法では、シ
リコン基板ウェハは、１０５０°Ｃ以上の温度でシラン
又はジクロロシラン含有雰囲気にさらされる。この高温
度工程では、ウェハ内にａｒｇｉ勾配が生じ、結晶学的
スリップ、パターン歪みおよびウォッシュアウトが起こ
ることがある。オートドーピングも、蒸発係数の高い温
度における問題であり、特にｐ＋形基板上のｐ形エピタ
キシャル層にとって厳しい。
［発明が解決しようとする問題点］ 本発明の目的は、ａ％温度処理によるこれらの欠点を最
少にし又は克服することである。
し問題点を解決するための手段〕 本発明によると、単結晶シリコン基板上にα−シリコン
の表面層を５５０’Ｃ以下の温度でデボジッｉ−し、こ
のデポジットされた層を５３０℃乃至９００℃で再結晶
化して単結晶シリコン層を形成することをドープする単
結晶シリコン基板上に単結晶表面層を形成する方法が提
供される。
［実施例］ 代表的にはプラズマエンハンス化学気相成長（ＰＥＣＶ
Ｄ）法により、α−シリコン表面層をデポジットする。
この方法において、α−シリコンは、シラン、ジクロロ
シラン又はこの混合物の雰囲気から減圧下において熱デ
ポジットされる。
デポジット工程を強化（エンハンス）するために、ガス
中に高周波数プラズマを維持する。結晶シリコンのデポ
ジットを防止するために、温度は６００℃を越えてはな
らない。また充分に高いデポジット速度を得るために、
温度は２００℃以下にするべきではない。デポジットの
間、リン、ヒ素、ボロン又はこれらの混合物を躾にドー
プすることによって、所望の導電型および比抵抗を得る
ことができる。好ましくは、このデポジット段階は３０
０乃至５００℃で行う。デポジットが所望の層の厚ざま
で完了したら、基板を５５０から９００℃の間、好まし
くは６００乃至８００℃に加熱して、膜を再結晶化して
単結晶エピタキシャル層を形成する。
この発明の技術は、酸化物マスク層の使用によって、選
択エピタキシに拡張することができる。
この方法を使用した場合、マスクの開口においてのみエ
ピタキシャル単結晶が再成長する。酸化物の表面にはポ
リシリコンが形成し、これは後に選択的に除去され、酸
化物で分離されたエピタキシャル材料を残すことができ
る。
別の実施例においては、この発明技術は、シリコン中の
深い接合の形成に使用することができる。
これは特に直径の大きい基板を用いる場合に効果がある
。そのような基板には、従来ドライブ−インおよびアニ
ールのためにａｍ度が必要とされ、基板に歪が生じるこ
とがあるからである。この目的のため、酸化物でマスク
したシリコン基板を所望の深さまでエツチングすること
により深い凹部（ウェル）を形成する。それから基板の
上に、適当にドープされたα−シリコンの層を、凹部が
完全に埋まるまでデポジットし、そしてこの構造体を好
ましくは８００℃以下の温度で再結晶化して、ドープさ
れた単結晶ウェルを形成する。マスク上にデポジットさ
れた物質は、ポリシリコンに変化し後に除去される。
また別の実施例においては、デポジットの間、α−シリ
コンのドーピングを変化させて、勾配（グレーデッド）
不純物分布のエピタキシャル層を形成する。
以上に説明した技術は、広い基板上における改良ＶＬＳ
Ｉ処理に望まれる低処理温度と適合する。
スリップ、パターンウォッシュアウトおよび歪みは、事
実上排除され、使用される低デポジッシヨン温度は、オ
ートドーピングの危険を排除する。

Claims (8)

    【特許請求の範囲】
  1. （１）単結晶シリコン基板上にα−シリコンの表面層を
    ５５０℃以下の温度でデポジットし、このデポジットさ
    れた層を５３０℃乃至９００℃で再結晶化して単結晶シ
    リコン層を形成することを特徴とする単結晶シリコン基
    板上に単結晶表面層を形成する方法。
  2. （２）上記α−シリコンを、プラズマエンハンス化学気
    相成長法によつてデポジットする特許請求の範囲第１項
    記載記載の方法。
  3. （３）上記α−シリコンを、シラン、ジクロロシラン又
    はこれらの混合物からデポジットする特許請求の範囲第
    ２項記載の方法。
  4. （４）上記α−シリコンを、６００乃至 ８００℃の温度で再結晶化する特許請求の範囲第１項又
    は第２項又は第３項記載の方法。
  5. （５）上記α−シリコンに、リン、ヒ素、ボロン、又は
    これらの混合物をドープする特許請求の範囲第１項乃至
    第４項のいずれか１項記載の方法。
  6. （６）上記基板表面を、パターンされた酸化物被覆によ
    つて部分的にマスクする特許請求の範囲第１項乃至第５
    項のいずれか１項記載の方法。
  7. （７）上記α−シリコンを、上記基板表面の凹部にデポ
    ジットする特許請求の範囲第５項記載の方法。
  8. （８）上記α−シリコンのドープを、上記デポジッシヨ
    ンの間に変化させて勾配エピタキシャル層を形成する特
    許請求の範囲第５項又は第７項記載の方法。
JP61037141A 1985-02-23 1986-02-21 半導体製造方法 Pending JPS61194826A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB858504726A GB8504726D0 (en) 1985-02-23 1985-02-23 Integrated circuits
GB8504726 1985-02-23

Publications (1)

Publication Number Publication Date
JPS61194826A true JPS61194826A (ja) 1986-08-29

Family

ID=10574995

Family Applications (2)

Application Number Title Priority Date Filing Date
JP61038137A Pending JPS61229317A (ja) 1985-02-23 1986-02-21 半導体セル形成方法及び集積回路
JP61037141A Pending JPS61194826A (ja) 1985-02-23 1986-02-21 半導体製造方法

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EP (2) EP0193298A3 (ja)
JP (2) JPS61229317A (ja)
GB (2) GB8504726D0 (ja)

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Also Published As

Publication number Publication date
EP0206445A2 (en) 1986-12-30
EP0193298A2 (en) 1986-09-03
GB2171557A (en) 1986-08-28
EP0193298A3 (en) 1988-03-16
GB8504726D0 (en) 1985-03-27
GB2171557B (en) 1988-08-24
GB8603837D0 (en) 1986-03-26
JPS61229317A (ja) 1986-10-13
EP0206445A3 (en) 1988-03-23

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