JPH09213892A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH09213892A JPH09213892A JP8018513A JP1851396A JPH09213892A JP H09213892 A JPH09213892 A JP H09213892A JP 8018513 A JP8018513 A JP 8018513A JP 1851396 A JP1851396 A JP 1851396A JP H09213892 A JPH09213892 A JP H09213892A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000010409 thin film Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 239000011856 silicon-based particle Substances 0.000 abstract description 17
- 230000010354 integration Effects 0.000 abstract description 10
- 239000004020 conductor Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 31
- 239000003990 capacitor Substances 0.000 description 19
- 239000010408 film Substances 0.000 description 19
- 238000003860 storage Methods 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 14
- 239000000758 substrate Substances 0.000 description 9
- 239000007789 gas Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920000548 poly(silane) polymer Polymers 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Landscapes
- Recrystallisation Techniques (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 導電部の表面積を一層拡大することができ、
このことにより半導体素子の高集積化を図る。 【解決手段】 まず基体としての基板１上に、表面に酸
化薄膜３が形成されたPoly−Ｓｉ層２（結晶質の半導体
層）を形成し、次いでPoly−Ｓｉ層２上に複数のＳｉの
粒４を形成する。続いてＳｉの粒４をそれぞれエピタキ
シャル成長させて、Ｓｉの粒４の表面積を増大させ、そ
の後、酸化薄膜３を導電化処理することにより、表面積
が増大したＳｉの粒４とPoly−Ｓｉ層２とからなる導電
部５を形成する。
このことにより半導体素子の高集積化を図る。 【解決手段】 まず基体としての基板１上に、表面に酸
化薄膜３が形成されたPoly−Ｓｉ層２（結晶質の半導体
層）を形成し、次いでPoly−Ｓｉ層２上に複数のＳｉの
粒４を形成する。続いてＳｉの粒４をそれぞれエピタキ
シャル成長させて、Ｓｉの粒４の表面積を増大させ、そ
の後、酸化薄膜３を導電化処理することにより、表面積
が増大したＳｉの粒４とPoly−Ｓｉ層２とからなる導電
部５を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体素子の製造
方法に関し、特に導電部の形成工程に適用する半導体素
子の製造方法に関するものである。
方法に関し、特に導電部の形成工程に適用する半導体素
子の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体製造分野では、半導体素子
の高集積化が著しく進展しており、これに伴って回路内
の各部分の面積も縮小化されてきている。この面積の縮
小化により様々な問題が生じているが、回路のある部分
では、その表面積の拡大を図ることで上記問題を解決で
きるものもある。例えばＤＲＡＭのキャパシタでは、キ
ャパシタ容量を増加させて必要な容量値を確保するた
め、容量絶縁膜を薄膜化する方法や、キャパシタのスト
レージ電極の表面積を拡大する方法が一般的に採用され
ている。前者は、容量絶縁膜の生成膜厚を薄くするだけ
で容易にキャパシタ容量を増加させることができるが、
その反面、絶縁耐圧の劣化を引き起こしてしまうといっ
た不具合がある。
の高集積化が著しく進展しており、これに伴って回路内
の各部分の面積も縮小化されてきている。この面積の縮
小化により様々な問題が生じているが、回路のある部分
では、その表面積の拡大を図ることで上記問題を解決で
きるものもある。例えばＤＲＡＭのキャパシタでは、キ
ャパシタ容量を増加させて必要な容量値を確保するた
め、容量絶縁膜を薄膜化する方法や、キャパシタのスト
レージ電極の表面積を拡大する方法が一般的に採用され
ている。前者は、容量絶縁膜の生成膜厚を薄くするだけ
で容易にキャパシタ容量を増加させることができるが、
その反面、絶縁耐圧の劣化を引き起こしてしまうといっ
た不具合がある。
【０００３】一方、後者には、その形成技術に様々な種
類があり、代表的なものとしてキャパシタをスタック、
トレンチ、フィン等の構造にすることによって、ストレ
ージ電極の表面積を拡大する技術がある。またこの他
に、キャパシタのストレージ電極となるポリシリコン
（Poly−Ｓｉ）の表面を凹凸にすることでストレージ電
極の表面積の拡大を図り、キャパシタ容量を増加させる
技術も提案されている。例えば特開昭６４−４２１６１
号では、ストレージ電極となるPoly−Ｓｉ層上に小石状
のシリコン（Ｓｉ）粒を形成してストレージ電極の表面
積の拡大を図る方法が開示されている。
類があり、代表的なものとしてキャパシタをスタック、
トレンチ、フィン等の構造にすることによって、ストレ
ージ電極の表面積を拡大する技術がある。またこの他
に、キャパシタのストレージ電極となるポリシリコン
（Poly−Ｓｉ）の表面を凹凸にすることでストレージ電
極の表面積の拡大を図り、キャパシタ容量を増加させる
技術も提案されている。例えば特開昭６４−４２１６１
号では、ストレージ電極となるPoly−Ｓｉ層上に小石状
のシリコン（Ｓｉ）粒を形成してストレージ電極の表面
積の拡大を図る方法が開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、Poly−
Ｓｉ層上にＳｉ粒を形成させる上記の半導体素子の製造
方法では、Ｓｉ粒のサイズに限界があるため、さらなる
ストレージ電極の表面積の拡大を図ることができず、し
たがってこれ以上のキャパシタ容量が得られないといっ
た難点がある。キャパシタ容量の増大に限界があると、
今後、益々進展していくと考えられる半導体素子の高集
積化に伴う面積の縮小化に対応できなくなってしまうの
である。よって、ストレージ電極等の導電部の表面積を
一層拡大でき、半導体素子の高集積化を進めることがで
きる半導体素子の製造方法の開発が切望されている。
Ｓｉ層上にＳｉ粒を形成させる上記の半導体素子の製造
方法では、Ｓｉ粒のサイズに限界があるため、さらなる
ストレージ電極の表面積の拡大を図ることができず、し
たがってこれ以上のキャパシタ容量が得られないといっ
た難点がある。キャパシタ容量の増大に限界があると、
今後、益々進展していくと考えられる半導体素子の高集
積化に伴う面積の縮小化に対応できなくなってしまうの
である。よって、ストレージ電極等の導電部の表面積を
一層拡大でき、半導体素子の高集積化を進めることがで
きる半導体素子の製造方法の開発が切望されている。
【０００５】
【課題を解決するための手段】この発明の半導体素子の
製造方法では、まず基体上に、表面に酸化薄膜が形成さ
れた結晶質の半導体層を形成し、次いでこの半導体層上
に複数のＳｉの粒を形成する。続いてＳｉの粒をそれぞ
れエピタキシャル成長させて、このＳｉの粒の表面積を
増大させ、その後、酸化薄膜を導電化処理することによ
り、表面積が増大したＳｉの粒と上記半導体層とからな
る導電部を形成することを上記課題の解決手段とした。
製造方法では、まず基体上に、表面に酸化薄膜が形成さ
れた結晶質の半導体層を形成し、次いでこの半導体層上
に複数のＳｉの粒を形成する。続いてＳｉの粒をそれぞ
れエピタキシャル成長させて、このＳｉの粒の表面積を
増大させ、その後、酸化薄膜を導電化処理することによ
り、表面積が増大したＳｉの粒と上記半導体層とからな
る導電部を形成することを上記課題の解決手段とした。
【０００６】一般に、Ｓｉのエピタキシャル成長は下地
の選択性を持っており、アモルファス状の酸化膜よりも
面方位を持ったＳｉ上に選択的に成長することが知見さ
れている。この発明では、表面に酸化薄膜が形成された
半導体層上にＳｉの粒を形成するため、その後のエピタ
キシャル成長によって、Ｓｉの粒と粒の間の酸化薄膜に
Ｓｉが成長することなく、Ｓｉの粒のみが成長する。よ
ってＳｉの粒の表面積が増大し、表面積が拡大した導電
部が得られる。
の選択性を持っており、アモルファス状の酸化膜よりも
面方位を持ったＳｉ上に選択的に成長することが知見さ
れている。この発明では、表面に酸化薄膜が形成された
半導体層上にＳｉの粒を形成するため、その後のエピタ
キシャル成長によって、Ｓｉの粒と粒の間の酸化薄膜に
Ｓｉが成長することなく、Ｓｉの粒のみが成長する。よ
ってＳｉの粒の表面積が増大し、表面積が拡大した導電
部が得られる。
【０００７】
【発明の実施の形態】以下、本発明に係る半導体素子の
製造方法の実施形態を図面を用いて説明する。図１は本
発明の一実施形態を示す図であり、本発明をＤＲＡＭの
キャパシタの形成に適用した例を示したものである。Ｄ
ＲＡＭのキャパシタを形成するには、本発明の基体とし
てＳｉの基板１を用い、まず従来法により図１（ａ）に
示すごとく、基板１上に結晶質の半導体層となるPoly−
Ｓｉ層２を形成する。ここでは減圧ＣＶＤ装置を用い、
窒素（Ｎ2 ）またはヘリウム（Ｈｅ）で２０％に希釈し
たモノシラン（ＳｉＨ4 ）ガスを反応ガスとし、雰囲気
圧力を０．８Ｔｏｒｒ、温度を６８０℃とした条件に
て、基板１上にPoly−Ｓｉ層２を０．２μｍ程度の膜厚
に形成する。
製造方法の実施形態を図面を用いて説明する。図１は本
発明の一実施形態を示す図であり、本発明をＤＲＡＭの
キャパシタの形成に適用した例を示したものである。Ｄ
ＲＡＭのキャパシタを形成するには、本発明の基体とし
てＳｉの基板１を用い、まず従来法により図１（ａ）に
示すごとく、基板１上に結晶質の半導体層となるPoly−
Ｓｉ層２を形成する。ここでは減圧ＣＶＤ装置を用い、
窒素（Ｎ2 ）またはヘリウム（Ｈｅ）で２０％に希釈し
たモノシラン（ＳｉＨ4 ）ガスを反応ガスとし、雰囲気
圧力を０．８Ｔｏｒｒ、温度を６８０℃とした条件に
て、基板１上にPoly−Ｓｉ層２を０．２μｍ程度の膜厚
に形成する。
【０００８】次いで、減圧ＣＶＤ装置から一旦、基板１
を取り出して、空気中の酸素により１μｍ程度〜オング
ストローム単位の極薄い自然酸化膜からなる酸化薄膜３
をPoly−Ｓｉ層２の表面に形成する。あるいは、硫酸と
過酸化水素水との混合液等の薬液を用いた湿式酸化によ
り、Poly−Ｓｉ層２の表面に上記のような極めて薄い酸
化薄膜３を形成する。続いてＣＶＤ法により、Poly−Ｓ
ｉ層２上に酸化薄膜３を介して複数のＳｉの粒４を形成
する。具体的には、減圧ＣＶＤ装置の処理室内に基板１
を設置し、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）ガスを２
０ｃｃ／ｍｉｎの流量で処理室内に導入し、圧力を０．
８Ｔｏｒｒ、温度８００℃とした条件により処理を行
う。このような処理により直径が０．０３μｍ〜０．０
６μｍ程度の小石状Ｓｉの粒４をPoly−Ｓｉ層２上に複
数形成する。
を取り出して、空気中の酸素により１μｍ程度〜オング
ストローム単位の極薄い自然酸化膜からなる酸化薄膜３
をPoly−Ｓｉ層２の表面に形成する。あるいは、硫酸と
過酸化水素水との混合液等の薬液を用いた湿式酸化によ
り、Poly−Ｓｉ層２の表面に上記のような極めて薄い酸
化薄膜３を形成する。続いてＣＶＤ法により、Poly−Ｓ
ｉ層２上に酸化薄膜３を介して複数のＳｉの粒４を形成
する。具体的には、減圧ＣＶＤ装置の処理室内に基板１
を設置し、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）ガスを２
０ｃｃ／ｍｉｎの流量で処理室内に導入し、圧力を０．
８Ｔｏｒｒ、温度８００℃とした条件により処理を行
う。このような処理により直径が０．０３μｍ〜０．０
６μｍ程度の小石状Ｓｉの粒４をPoly−Ｓｉ層２上に複
数形成する。
【０００９】次に処理室内を減圧状態に保持したまま、
図１（ｂ）に示すように、Ｓｉの粒４の形成に連続して
複数のＳｉの粒４をエピタキシャル成長させ、粒４の表
面積を増大させる処理を行う。このエピタキシャル成長
では、Ｓｉの粒４がPoly−Ｓｉ層２の面に沿う方向より
もPoly−Ｓｉ層２と反対の側に向けて大きく成長する条
件で行うことが好ましい。これは、Ｓｉの粒４がPoly−
Ｓｉ層２の面に沿う方向に大きく成長してしまうと、粒
４同士が接触する部分が生じてしまい、粒４の表面積の
増大による後述するストレージ電極の表面積の拡大効果
が薄れるおそれがあるためである。
図１（ｂ）に示すように、Ｓｉの粒４の形成に連続して
複数のＳｉの粒４をエピタキシャル成長させ、粒４の表
面積を増大させる処理を行う。このエピタキシャル成長
では、Ｓｉの粒４がPoly−Ｓｉ層２の面に沿う方向より
もPoly−Ｓｉ層２と反対の側に向けて大きく成長する条
件で行うことが好ましい。これは、Ｓｉの粒４がPoly−
Ｓｉ層２の面に沿う方向に大きく成長してしまうと、粒
４同士が接触する部分が生じてしまい、粒４の表面積の
増大による後述するストレージ電極の表面積の拡大効果
が薄れるおそれがあるためである。
【００１０】上記エピタキシャル成長は、例えばＨ2 ガ
スおよびＳｉＨ4 ガスを用い、Ｈ2ガスの流量をＳｉＨ
4 ガスの流量の１０倍以上とし、圧力を０．１Ｔｏｒｒ
〜０．５Ｔｏｒｒ程度、温度を５００℃〜７００℃とし
た条件にて行う。前述したように、Ｓｉのエピタキシャ
ル成長は下地の選択性を持っており、アモルファス状の
酸化薄膜３よりも面方位を持ったＳｉ上に選択的に成長
することが知見されている。したがって、Ｓｉの粒４の
形成後、上記のごとくエピタキシャル成長を行うと、Ｓ
ｉの粒４と粒４の間の酸化薄膜３上にＳｉが成長するこ
となく、Ｓｉの粒４のみが成長し、Ｓｉの粒４の表面積
が増大する。
スおよびＳｉＨ4 ガスを用い、Ｈ2ガスの流量をＳｉＨ
4 ガスの流量の１０倍以上とし、圧力を０．１Ｔｏｒｒ
〜０．５Ｔｏｒｒ程度、温度を５００℃〜７００℃とし
た条件にて行う。前述したように、Ｓｉのエピタキシャ
ル成長は下地の選択性を持っており、アモルファス状の
酸化薄膜３よりも面方位を持ったＳｉ上に選択的に成長
することが知見されている。したがって、Ｓｉの粒４の
形成後、上記のごとくエピタキシャル成長を行うと、Ｓ
ｉの粒４と粒４の間の酸化薄膜３上にＳｉが成長するこ
となく、Ｓｉの粒４のみが成長し、Ｓｉの粒４の表面積
が増大する。
【００１１】Ｓｉの粒４をエピタキシャル成長させた後
は、酸化薄膜３を導電化処理する工程を行う。この酸化
薄膜３は極薄いため、通常の半導体素子の製造プロセス
で行う基板１やPoly−Ｓｉ層２への不純物導入処理や、
熱処理等によって容易に導電化することができる。ここ
では、成長させたＳｉの粒４およびPoly−Ｓｉ層２に、
熱拡散法やイオン注入法等の従来法により不純物を導
入、拡散させて低抵抗化する処理に兼ねた形で酸化薄膜
３を導電化する。例えば熱拡散法を用いて不純物として
リンを導入する場合、オキシ塩化リン（ＰＯＣｌ3 ）を
原料とし、８７５℃、３０分の条件で行う。この工程に
より、表面積が増大したＳｉの粒４とPoly−Ｓｉ層２と
が導通状態となり、Ｓｉの粒４とPoly−Ｓｉ層２とから
なる導電部５が形成される。そして、リソグラフィとエ
ッチングとによって導電部５をパターニングして、図１
（ｃ）に示すごとくキャパシタのストレージ電極６を形
成する。
は、酸化薄膜３を導電化処理する工程を行う。この酸化
薄膜３は極薄いため、通常の半導体素子の製造プロセス
で行う基板１やPoly−Ｓｉ層２への不純物導入処理や、
熱処理等によって容易に導電化することができる。ここ
では、成長させたＳｉの粒４およびPoly−Ｓｉ層２に、
熱拡散法やイオン注入法等の従来法により不純物を導
入、拡散させて低抵抗化する処理に兼ねた形で酸化薄膜
３を導電化する。例えば熱拡散法を用いて不純物として
リンを導入する場合、オキシ塩化リン（ＰＯＣｌ3 ）を
原料とし、８７５℃、３０分の条件で行う。この工程に
より、表面積が増大したＳｉの粒４とPoly−Ｓｉ層２と
が導通状態となり、Ｓｉの粒４とPoly−Ｓｉ層２とから
なる導電部５が形成される。そして、リソグラフィとエ
ッチングとによって導電部５をパターニングして、図１
（ｃ）に示すごとくキャパシタのストレージ電極６を形
成する。
【００１２】その後は、従来技術によって、ストレージ
電極６上に容量絶縁膜７を形成し、さらに容量絶縁膜７
上にセルプレート電極８を形成して、ストレージ電極
６、容量絶縁膜７およびセルプレート電極８からなるキ
ャパシタ９を得る。なお、容量絶縁膜７は、例えば窒化
シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2 ）、タン
タル酸化膜（Ｔａ2 Ｏ 5）等の単層膜や、熱ＳｉＮ膜と
ＳｉＮのＣＶＤ膜とＳｉＯ2 膜とがこの順に積層されて
なる多層膜で形成し、セルプレート電極８は、例えばPo
ly−Ｓｉ等により形成する。
電極６上に容量絶縁膜７を形成し、さらに容量絶縁膜７
上にセルプレート電極８を形成して、ストレージ電極
６、容量絶縁膜７およびセルプレート電極８からなるキ
ャパシタ９を得る。なお、容量絶縁膜７は、例えば窒化
シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2 ）、タン
タル酸化膜（Ｔａ2 Ｏ 5）等の単層膜や、熱ＳｉＮ膜と
ＳｉＮのＣＶＤ膜とＳｉＯ2 膜とがこの順に積層されて
なる多層膜で形成し、セルプレート電極８は、例えばPo
ly−Ｓｉ等により形成する。
【００１３】上記した実施形態の方法では、エピタキシ
ャル成長法を用いることによってＳｉの粒４のみを成長
させてその表面積を増大させるので、従来技術に比較し
てストレージ電極６の表面積を一層拡大することがで
き、ＤＲＡＭのさらなるキャパシタ容量の増加を図るこ
とができる。したがって、この方法によれば、半導体素
子の高集積化に伴うセル面積の縮小化に対応させてキャ
パシタ容量を増加させることができるため、半導体素子
の高集積化を一層進展させることができる。
ャル成長法を用いることによってＳｉの粒４のみを成長
させてその表面積を増大させるので、従来技術に比較し
てストレージ電極６の表面積を一層拡大することがで
き、ＤＲＡＭのさらなるキャパシタ容量の増加を図るこ
とができる。したがって、この方法によれば、半導体素
子の高集積化に伴うセル面積の縮小化に対応させてキャ
パシタ容量を増加させることができるため、半導体素子
の高集積化を一層進展させることができる。
【００１４】なお、この実施形態では、本発明における
結晶質の半導体層をPoly−Ｓｉ層としたが、単結晶のシ
リコン層であってもよく、またＧａＡｓやＩｎＰ等の化
合物半導体層であってもよい。また、この実施形態では
本発明をキャパシタの形成工程に適用したが、この例に
限定されない。例えば、図２に示すように本発明を導電
部５からなる導電パターン１０とこの上層に形成する配
線１３とのコンタクト部の形成工程に適用することもで
き、また図３に示すように、抵抗配線１４の形成工程に
適用することもできる。
結晶質の半導体層をPoly−Ｓｉ層としたが、単結晶のシ
リコン層であってもよく、またＧａＡｓやＩｎＰ等の化
合物半導体層であってもよい。また、この実施形態では
本発明をキャパシタの形成工程に適用したが、この例に
限定されない。例えば、図２に示すように本発明を導電
部５からなる導電パターン１０とこの上層に形成する配
線１３とのコンタクト部の形成工程に適用することもで
き、また図３に示すように、抵抗配線１４の形成工程に
適用することもできる。
【００１５】例えば本発明を図２に示すように、導電パ
ターン１０と配線１３とのコンタクト部の形成工程に適
用する場合には、まず上記実施形態と同様にして、基板
１上のPoly−Ｓｉ層２上に酸化薄膜３を介してエピタキ
シャル成長により表面積が増大したＳｉの粒４を形成
し、酸化薄膜３を導電化処理し、Ｓｉの粒４とPoly−Ｓ
ｉ層２とからなる導電部５を形成する。そしてリソグラ
フィとエッチングとによって導電部５をパターニング
し、導電パターン１０を得る。次いで、導電パターン１
０を覆って基板１上に例えばＳｉＯ2 膜やリンガラス膜
等からなる層間絶縁膜１１を形成し、リソグラフィとエ
ッチングとによって、導電パターン１０に到達するコン
タクトホール１２を層間絶縁膜１１に形成する。次に、
例えばスパッタリング法等によって層間絶縁膜１１上
に、コンタクトホール１２内を覆うようにして例えばア
ルミニウム（Ａｌ）やＡｌの合金等からなる導電材料層
を形成する。そしてリソグラフィとエッチングとによっ
て導電材料層をパターニングし、導電パターン１０に直
に接続する配線１３を形成する。
ターン１０と配線１３とのコンタクト部の形成工程に適
用する場合には、まず上記実施形態と同様にして、基板
１上のPoly−Ｓｉ層２上に酸化薄膜３を介してエピタキ
シャル成長により表面積が増大したＳｉの粒４を形成
し、酸化薄膜３を導電化処理し、Ｓｉの粒４とPoly−Ｓ
ｉ層２とからなる導電部５を形成する。そしてリソグラ
フィとエッチングとによって導電部５をパターニング
し、導電パターン１０を得る。次いで、導電パターン１
０を覆って基板１上に例えばＳｉＯ2 膜やリンガラス膜
等からなる層間絶縁膜１１を形成し、リソグラフィとエ
ッチングとによって、導電パターン１０に到達するコン
タクトホール１２を層間絶縁膜１１に形成する。次に、
例えばスパッタリング法等によって層間絶縁膜１１上
に、コンタクトホール１２内を覆うようにして例えばア
ルミニウム（Ａｌ）やＡｌの合金等からなる導電材料層
を形成する。そしてリソグラフィとエッチングとによっ
て導電材料層をパターニングし、導電パターン１０に直
に接続する配線１３を形成する。
【００１６】この場合には、表面積が拡大した導電パタ
ーン１０が得られることから、導電パターン１０と配線
１３との接合面積を増加させることができるので、コン
タクト抵抗を下げることができる。よって、半導体素子
の高集積化によりコンタクトホール１２の径が縮小化さ
れても、コンタクト抵抗の増大を抑制することができる
ので、信号の伝播遅延等が防止された半導体素子を得る
ことができる。
ーン１０が得られることから、導電パターン１０と配線
１３との接合面積を増加させることができるので、コン
タクト抵抗を下げることができる。よって、半導体素子
の高集積化によりコンタクトホール１２の径が縮小化さ
れても、コンタクト抵抗の増大を抑制することができる
ので、信号の伝播遅延等が防止された半導体素子を得る
ことができる。
【００１７】また図３に示すように、本発明を抵抗配線
の形成に適用する場合には、上記実施形態と同様にして
導電パターン１０を形成した後、例えばスパッタリング
法等によって導電パターン１０上に抵抗配線１４を形成
する。この場合には、表面積が拡大した導電パターン１
０上に抵抗配線１４を形成するので、平面視した状態に
おいて従来と同じ距離、面積に抵抗配線１４を形成した
場合、抵抗配線１４は従来のものに比較して抵抗値の高
いものとなる。よって、平面的に従来よりも短い距離、
小さい面積で従来と同等の抵抗値の抵抗配線１４を形成
できるので、半導体素子の高集積化を進展させるうえで
非常に有効である。
の形成に適用する場合には、上記実施形態と同様にして
導電パターン１０を形成した後、例えばスパッタリング
法等によって導電パターン１０上に抵抗配線１４を形成
する。この場合には、表面積が拡大した導電パターン１
０上に抵抗配線１４を形成するので、平面視した状態に
おいて従来と同じ距離、面積に抵抗配線１４を形成した
場合、抵抗配線１４は従来のものに比較して抵抗値の高
いものとなる。よって、平面的に従来よりも短い距離、
小さい面積で従来と同等の抵抗値の抵抗配線１４を形成
できるので、半導体素子の高集積化を進展させるうえで
非常に有効である。
【００１８】
【発明の効果】以上説明したようにこの発明に係る半導
体素子の製造方法によれば、表面に酸化薄膜が形成され
た半導体層上にＳｉの粒を形成するので、その後のエピ
タキシャル成長によって、Ｓｉの粒のみを成長させてそ
の表面積を増大させることができ、この結果、導電部の
表面積を拡大することができる。よって、例えば導電部
をキャパシタのストレージ電極とした場合、半導体素子
の高集積化に伴い面積を縮小化させても、ストレージ電
極の表面積の拡大により所望のキャパシタ容量を得るこ
とができるので、この発明は半導体素子の高集積化を進
展させるうえで非常に有効な方法となる。
体素子の製造方法によれば、表面に酸化薄膜が形成され
た半導体層上にＳｉの粒を形成するので、その後のエピ
タキシャル成長によって、Ｓｉの粒のみを成長させてそ
の表面積を増大させることができ、この結果、導電部の
表面積を拡大することができる。よって、例えば導電部
をキャパシタのストレージ電極とした場合、半導体素子
の高集積化に伴い面積を縮小化させても、ストレージ電
極の表面積の拡大により所望のキャパシタ容量を得るこ
とができるので、この発明は半導体素子の高集積化を進
展させるうえで非常に有効な方法となる。
【図１】（ａ）〜（ｃ）は本発明に係る半導体素子の製
造方法の一実施形態を工程順に説明するための要部側断
面図である。
造方法の一実施形態を工程順に説明するための要部側断
面図である。
【図２】実施形態の変形例を示す要部側断面図（その
１）である。
１）である。
【図３】実施形態の変形例を示す要部側断面図（その
２）である。
２）である。
１ 基板（基体） ２ Poly−Ｓｉ層（結晶質の半導体層） ３ 酸化薄膜 ４ Ｓｉの粒 ５ 導電部
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242
Claims (1)
- 【請求項１】 基体上に、表面に酸化薄膜が形成された
結晶質の半導体層を形成する第１工程と、 該半導体層上に複数のシリコンの粒を形成する第２工程
と、 該シリコンの粒をそれぞれエピタキシャル成長させて、
このシリコンの粒の表面積を増大させる第３工程と、 前記酸化薄膜を導電化処理し、前記シリコンの粒と前記
半導体層とからなる導電部を形成する第４工程とを有し
ていることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8018513A JPH09213892A (ja) | 1996-02-05 | 1996-02-05 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8018513A JPH09213892A (ja) | 1996-02-05 | 1996-02-05 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213892A true JPH09213892A (ja) | 1997-08-15 |
Family
ID=11973717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8018513A Pending JPH09213892A (ja) | 1996-02-05 | 1996-02-05 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524927B1 (en) | 1998-09-04 | 2003-02-25 | Hitachi, Ltd. | Semiconductor device and method of fabricating the same |
| JP2004014567A (ja) * | 2002-06-03 | 2004-01-15 | Murata Mfg Co Ltd | 磁電変換素子 |
-
1996
- 1996-02-05 JP JP8018513A patent/JPH09213892A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524927B1 (en) | 1998-09-04 | 2003-02-25 | Hitachi, Ltd. | Semiconductor device and method of fabricating the same |
| US6717202B2 (en) | 1998-09-04 | 2004-04-06 | Renesas Technology Corp. | HSG semiconductor capacitor with migration inhibition layer |
| JP2004014567A (ja) * | 2002-06-03 | 2004-01-15 | Murata Mfg Co Ltd | 磁電変換素子 |
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