JPS632375A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS632375A JPS632375A JP61144858A JP14485886A JPS632375A JP S632375 A JPS632375 A JP S632375A JP 61144858 A JP61144858 A JP 61144858A JP 14485886 A JP14485886 A JP 14485886A JP S632375 A JPS632375 A JP S632375A
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- JP
- Japan
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- capacitor
- film
- dielectric film
- polycrystalline silicon
- lower electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置の製造方法に関し、特にスタッ
クドキャパシタ形メモリセルの歩留す向上および信頼度
向上に好適な半導体装置の製造方法に関する。
クドキャパシタ形メモリセルの歩留す向上および信頼度
向上に好適な半導体装置の製造方法に関する。
ＭＯＳメモリセルは１トランジスタ１キヤパシタ形が主
流であり、高集積化とともにセルサイズが縮小された結
果ソフトエラー発生率が高くなった。このためメモリセ
ルの構造を改良してキャパシタ容量を大きくしたスタッ
クドキャパシタ形メモリセルが使われている。この時キ
ャパシタの電極を多結晶シリコンとすると誘電体膜はシ
リコン窒化膜あるいは酸化処理されたシリコン窒化膜を
用めるのが適当である。
流であり、高集積化とともにセルサイズが縮小された結
果ソフトエラー発生率が高くなった。このためメモリセ
ルの構造を改良してキャパシタ容量を大きくしたスタッ
クドキャパシタ形メモリセルが使われている。この時キ
ャパシタの電極を多結晶シリコンとすると誘電体膜はシ
リコン窒化膜あるいは酸化処理されたシリコン窒化膜を
用めるのが適当である。
一つのスタックドキャパシタセルてついて断面図を用い
て説明する。第２図においてシリコン基板１上に選択酸
化法を用いてフィールド酸化膜２を形成し、さらにゲー
ト酸化膜３と多結晶シリコンの第−層ゲート電極４．し
かる後に自己整合によりｎ９形不純物拡散領域５，６を
形成してトランジスタとする。さらに眉間絶縁膜７を５
ｊ（ｈあるいはＰＳＧ等により形成し、キャパシタと導
通部８を通して第二層目の多結晶シリコン電極９と不純
物拡散領域６とを接続する。電極９は例えばリンドープ
された多結晶シリコシであり、所望のキャパシタを得る
ためにドライエッチ等の加工法を用いて領域を決める。
て説明する。第２図においてシリコン基板１上に選択酸
化法を用いてフィールド酸化膜２を形成し、さらにゲー
ト酸化膜３と多結晶シリコンの第−層ゲート電極４．し
かる後に自己整合によりｎ９形不純物拡散領域５，６を
形成してトランジスタとする。さらに眉間絶縁膜７を５
ｊ（ｈあるいはＰＳＧ等により形成し、キャパシタと導
通部８を通して第二層目の多結晶シリコン電極９と不純
物拡散領域６とを接続する。電極９は例えばリンドープ
された多結晶シリコシであり、所望のキャパシタを得る
ためにドライエッチ等の加工法を用いて領域を決める。
その上にキャパシタの誘電体膜１０をシリコン窒化膜あ
るいは酸化処理された窒化膜等で形成し、後に第三層目
の多結晶シリコンによる電極１３を形成加工してスタッ
クドキャパシタの概要を作る。このようにスタックドキ
ャパシタはセルのゲート上やフィールド酸化膜２上に形
成するために、平面にレイアウトされた通常のメモリセ
ルのキャパシタに比べて面積を大きくとることができる
。よって容量が大きくなり高集積化に適用でさる。
るいは酸化処理された窒化膜等で形成し、後に第三層目
の多結晶シリコンによる電極１３を形成加工してスタッ
クドキャパシタの概要を作る。このようにスタックドキ
ャパシタはセルのゲート上やフィールド酸化膜２上に形
成するために、平面にレイアウトされた通常のメモリセ
ルのキャパシタに比べて面積を大きくとることができる
。よって容量が大きくなり高集積化に適用でさる。
しかしながら第２図に示したスタックドキャパシタの電
極９の端部１４においてキャパ／り耐圧の低下がみられ
、デバイス特性の劣化や歩留りに問題が発生する。第３
図に上記端部１４を拡大し、耐圧低下の原因を説明する
。即ち多結晶シリコン４上の全面に気相成長によるＳｉ
Ｏ２膜あるいはＰＳＧＩＩＮの絶縁膜７を形成し、さら
にリンドープの多結晶シリコン９を気相成長によって形
成する。
極９の端部１４においてキャパ／り耐圧の低下がみられ
、デバイス特性の劣化や歩留りに問題が発生する。第３
図に上記端部１４を拡大し、耐圧低下の原因を説明する
。即ち多結晶シリコン４上の全面に気相成長によるＳｉ
Ｏ２膜あるいはＰＳＧＩＩＮの絶縁膜７を形成し、さら
にリンドープの多結晶シリコン９を気相成長によって形
成する。
その後ホトレジストをマスクにして多結晶シリコン９を
加工し、キャパシタ面積分の領域を残存させる。この多
結晶シリコンの加工は通常ドライエツチング法によって
行なわれるが、パッチ内あるいはウェーハ内の加工を完
全に行なうために必ずオーバエッチとなる個所が生じて
ｆ地絶縁膜７をもエッチすることになり、その後に形成
する誘電体膜１０．および１１さらにはキャパシタの上
部電極となるリンドープ多結晶シリコン１３の形状が図
中丸線で囲った部分１５のようにオーバーハングの形を
とる。この１４で示した形が原因でΦヤパシタに印加す
る電界によって破壊が生じやす・く、結果としてキャパ
シタ耐圧の低下となる。この形状と耐圧低下の関係は下
部電甑９の端部の突起１／ｌ界集中が発生するとか、オ
ーバーハング部への誘電体膜１０．１１の成長が不規則
であったりあるいは膜てストレスがかかつていると考え
られる。
加工し、キャパシタ面積分の領域を残存させる。この多
結晶シリコンの加工は通常ドライエツチング法によって
行なわれるが、パッチ内あるいはウェーハ内の加工を完
全に行なうために必ずオーバエッチとなる個所が生じて
ｆ地絶縁膜７をもエッチすることになり、その後に形成
する誘電体膜１０．および１１さらにはキャパシタの上
部電極となるリンドープ多結晶シリコン１３の形状が図
中丸線で囲った部分１５のようにオーバーハングの形を
とる。この１４で示した形が原因でΦヤパシタに印加す
る電界によって破壊が生じやす・く、結果としてキャパ
シタ耐圧の低下となる。この形状と耐圧低下の関係は下
部電甑９の端部の突起１／ｌ界集中が発生するとか、オ
ーバーハング部への誘電体膜１０．１１の成長が不規則
であったりあるいは膜てストレスがかかつていると考え
られる。
本発明の目的は上記スタックドキャパシタにおいて、オ
ーバーハング部による耐圧低下を防止するためにオーバ
ーハング部のない構造を形成するための製造方法を提供
することにある。
ーバーハング部による耐圧低下を防止するためにオーバ
ーハング部のない構造を形成するための製造方法を提供
することにある。
上記目的はスタックドキャパシタの下部ｘｉを、従来の
ドライエツチング法による加工に変えて誘電体膜（この
場合はシリコン窒化膜）の自己整合による酸化によって
加工することで達成される。
ドライエツチング法による加工に変えて誘電体膜（この
場合はシリコン窒化膜）の自己整合による酸化によって
加工することで達成される。
本発明によれば、スタックドキャパシタの下部電極分、
誘電体膜の自己整合による酸化によって加工するために
、オーパーツ為ングのない形状とすることかでき、キャ
パシタ絶縁耐圧の向上および歩留り向上、高信頼度のス
タックドキャパシタメモリセルが得られる。
誘電体膜の自己整合による酸化によって加工するために
、オーパーツ為ングのない形状とすることかでき、キャ
パシタ絶縁耐圧の向上および歩留り向上、高信頼度のス
タックドキャパシタメモリセルが得られる。
以下１図面を参照して本発明の一実施例について説明す
る。
る。
第１図は本発明のスタックドキャパシタの断面図であり
、多結晶シリコン４上に気相成長による３ｉαｌ、ＰＳ
Ｇ等の絶縁膜７を形成し、さらにキャパシタを積み上げ
て形成する。すなわちキャパシタの下部電極９は、温度
６３０Ｃのモノシラン／ Ｎ ｚガス中で多結晶シリコ
ンを気相成長し、さらにオキシ塩化リンを用いたリンド
ープを行なって得る。引き続きキャパシタの誘電体膜と
するシリコン窒化膜１０を７６０Ｃにおいてジクロルシ
ランとアンモニアの雰囲気中での気相成長によって得て
、ホトエッチ工程とドライエッチによってキャパシタ部
のシリコン窒化膜１０を残す。次いで常圧のウェット酸
素の雰囲気で例えば９５０Ｃで５５分の酸化を行なう、
あるいは高圧のウエツト酸化例えば７気圧で９０００２
５分の酸化を行なうと、シリコン窒化膜１ｏの上にシリ
コン酸化膜１１が約４（ｎｍ）程度成長して誘電体膜と
なると同時にシリコン窒化膜１０で被覆されていないキ
ャパシタ部以外の下部の多結晶シリコン９も酸化されて
シリコン酸化膜１２に変換される。この時上記の酸化処
理によって、シリコン窒化膜ｌｏ上ｉＣ４（ｎ ｍ）ノ
シリコン酸化膜１１が形成される条件では下部の多結晶
シリコン９では５００（ｎｍ）のシリコン酸化膜１２が
形成されるために、形成当初の多結晶シリコン９の膜厚
が２５０ （ｎｍ）以下であればシリコン窒化膜で被覆
されていない部分（コンデンサ部以外）の多結晶シリコ
ンは全てシリコン酸化膜に変換され、層間の絶縁膜とし
て有用となる。ｉおシリコン窒化膜９の酸化と多結晶シ
リコン９の酸化の割合はがなり広範囲に設定することが
できるため（例えば多結晶シリコン中のリン濃度の制御
とか、あるいは酸化する際の温度・雰囲気などの制御等
）、下部電極となる多結晶シリコン９の厚さは自由に設
定できる。さらにコンデンサ誘電体膜１０の加工寸法に
よって下部電極となる多結晶シリコン９の寸法が決まる
、即ち誘電体膜１０の自己整合によって加工されること
になるから従来の加工法に比べて加工精度が極めて良く
なるという利点がある。さらに従来のコンデンサ下部電
極の加工とｇｔ体膜形成、そしてパターン合わせ、誘電
体膜加工とする製造工程のうち下部電極の加工工程と、
電極と誘電体膜のマスク合わせ工程の二工程が削除され
る利点もある。図中１５には下部電極と誘電体膜の端部
の形状を示しである。この部の形状は誘電体膜であるシ
リコン窒化膜１０をマスクとした自己整合によって下部
多結晶シリコン９が酸化され、多結晶シリコンが体積膨
張しながら酸化膜１２に変換されるため誘電体膜のシリ
コン窒化膜１０の端部の形状は平行もしくは僅かに押し
上げられた翼形となる。この結果第３図１５に示した形
状とは大巾に異なったものになり、下地電極９と上部電
極１３の間で短絡することがなくなり。
、多結晶シリコン４上に気相成長による３ｉαｌ、ＰＳ
Ｇ等の絶縁膜７を形成し、さらにキャパシタを積み上げ
て形成する。すなわちキャパシタの下部電極９は、温度
６３０Ｃのモノシラン／ Ｎ ｚガス中で多結晶シリコ
ンを気相成長し、さらにオキシ塩化リンを用いたリンド
ープを行なって得る。引き続きキャパシタの誘電体膜と
するシリコン窒化膜１０を７６０Ｃにおいてジクロルシ
ランとアンモニアの雰囲気中での気相成長によって得て
、ホトエッチ工程とドライエッチによってキャパシタ部
のシリコン窒化膜１０を残す。次いで常圧のウェット酸
素の雰囲気で例えば９５０Ｃで５５分の酸化を行なう、
あるいは高圧のウエツト酸化例えば７気圧で９０００２
５分の酸化を行なうと、シリコン窒化膜１ｏの上にシリ
コン酸化膜１１が約４（ｎｍ）程度成長して誘電体膜と
なると同時にシリコン窒化膜１０で被覆されていないキ
ャパシタ部以外の下部の多結晶シリコン９も酸化されて
シリコン酸化膜１２に変換される。この時上記の酸化処
理によって、シリコン窒化膜ｌｏ上ｉＣ４（ｎ ｍ）ノ
シリコン酸化膜１１が形成される条件では下部の多結晶
シリコン９では５００（ｎｍ）のシリコン酸化膜１２が
形成されるために、形成当初の多結晶シリコン９の膜厚
が２５０ （ｎｍ）以下であればシリコン窒化膜で被覆
されていない部分（コンデンサ部以外）の多結晶シリコ
ンは全てシリコン酸化膜に変換され、層間の絶縁膜とし
て有用となる。ｉおシリコン窒化膜９の酸化と多結晶シ
リコン９の酸化の割合はがなり広範囲に設定することが
できるため（例えば多結晶シリコン中のリン濃度の制御
とか、あるいは酸化する際の温度・雰囲気などの制御等
）、下部電極となる多結晶シリコン９の厚さは自由に設
定できる。さらにコンデンサ誘電体膜１０の加工寸法に
よって下部電極となる多結晶シリコン９の寸法が決まる
、即ち誘電体膜１０の自己整合によって加工されること
になるから従来の加工法に比べて加工精度が極めて良く
なるという利点がある。さらに従来のコンデンサ下部電
極の加工とｇｔ体膜形成、そしてパターン合わせ、誘電
体膜加工とする製造工程のうち下部電極の加工工程と、
電極と誘電体膜のマスク合わせ工程の二工程が削除され
る利点もある。図中１５には下部電極と誘電体膜の端部
の形状を示しである。この部の形状は誘電体膜であるシ
リコン窒化膜１０をマスクとした自己整合によって下部
多結晶シリコン９が酸化され、多結晶シリコンが体積膨
張しながら酸化膜１２に変換されるため誘電体膜のシリ
コン窒化膜１０の端部の形状は平行もしくは僅かに押し
上げられた翼形となる。この結果第３図１５に示した形
状とは大巾に異なったものになり、下地電極９と上部電
極１３の間で短絡することがなくなり。
さらには誘電体膜の形成が不規則になることもなくスト
レスのかかることもなくなる。
レスのかかることもなくなる。
従来問題となってい念オーバーハング部に起因するキャ
パシタ耐圧の低下が改善され、歩留りおよび信頼度も向
上した。
パシタ耐圧の低下が改善され、歩留りおよび信頼度も向
上した。
第４図は本発明の他の実施例を示すスタックドキャパシ
タの断面図であり、誘電体膜としてタンタル酸化膜を主
体としたシリコン窒化膜とシリコン酸化膜の組み合わせ
膜を用いている。以下断面図に従って説明すると多結晶
シリコン４上に気相成長によって５ｉＱ２．ＰＳＧ等の
絶縁膜７と下部電極の多結晶シリコン９を形成し、さら
に誘電体膜となるシリコン窒化膜１０と酸化タンタル膜
１６をそれぞれ気相成長とスパッタ法によって形成する
。その後ホトエッチ工程とドライエツチングによってキ
ャパシタ部となる領域のシリコン窒化膜１０と酸化タン
タル膜１６を残して他の領域は除去する。さらに酸化性
雰囲気中で熱処理すると酸素は酸化タンタル膜１６に作
用すると同時に７リコ／窒化膜１０の表面の一部を酸化
してシリコン酸化膜１１に変換し、シリコン窒化膜１ｏ
とシリコン酸化膜１１と酸化タンタル膜１６との三層構
造の誘電体膜を形成し、シリコン窒化膜１゜の残存しな
い領域の多結晶シリコン９を酸化してシリコン酸化膜領
域１２を形成する。こうするとキャパシタの下部電極と
なる多結晶シリコン９の加工はホトエッチ等の加工法を
用いる必要がなくシリコン窒化膜１０や酸化タンタル膜
１６の自己整合による熱酸化によって行われるため、加
工工程が減るととも【加工精度が向上する。さらに誘電
体膜の端部の形状が第１図と同様に翼形となり多結晶シ
リコン９の下部電極と多結晶シリコン１３で形成した上
部電極との間は厚いシリコン酸化膜１２によって分離さ
れるためにキャパシタの短絡カナくナリ、誘電体［１０
，１１，１６＋７）形成が不規則になることもなくスト
レスのかかることもなくなる。
タの断面図であり、誘電体膜としてタンタル酸化膜を主
体としたシリコン窒化膜とシリコン酸化膜の組み合わせ
膜を用いている。以下断面図に従って説明すると多結晶
シリコン４上に気相成長によって５ｉＱ２．ＰＳＧ等の
絶縁膜７と下部電極の多結晶シリコン９を形成し、さら
に誘電体膜となるシリコン窒化膜１０と酸化タンタル膜
１６をそれぞれ気相成長とスパッタ法によって形成する
。その後ホトエッチ工程とドライエツチングによってキ
ャパシタ部となる領域のシリコン窒化膜１０と酸化タン
タル膜１６を残して他の領域は除去する。さらに酸化性
雰囲気中で熱処理すると酸素は酸化タンタル膜１６に作
用すると同時に７リコ／窒化膜１０の表面の一部を酸化
してシリコン酸化膜１１に変換し、シリコン窒化膜１ｏ
とシリコン酸化膜１１と酸化タンタル膜１６との三層構
造の誘電体膜を形成し、シリコン窒化膜１゜の残存しな
い領域の多結晶シリコン９を酸化してシリコン酸化膜領
域１２を形成する。こうするとキャパシタの下部電極と
なる多結晶シリコン９の加工はホトエッチ等の加工法を
用いる必要がなくシリコン窒化膜１０や酸化タンタル膜
１６の自己整合による熱酸化によって行われるため、加
工工程が減るととも【加工精度が向上する。さらに誘電
体膜の端部の形状が第１図と同様に翼形となり多結晶シ
リコン９の下部電極と多結晶シリコン１３で形成した上
部電極との間は厚いシリコン酸化膜１２によって分離さ
れるためにキャパシタの短絡カナくナリ、誘電体［１０
，１１，１６＋７）形成が不規則になることもなくスト
レスのかかることもなくなる。
よって従来問題となっていたオーバーハング部に起因す
るキャパシタ耐圧の低下が改善され１歩留りおよび信頼
度も向上した。
るキャパシタ耐圧の低下が改善され１歩留りおよび信頼
度も向上した。
本発明によれば、スタックドキャパシタの端部構造が改
善されてオーバーハングがなくなったためキャパシタの
絶縁耐圧が向上し、その歩留りおよび信頼度も向上する
。さらＫはスタックドキャパシタ形セルの製造工程が筒
路化されることおよび加工種度が一段と向上することの
効果がある。
善されてオーバーハングがなくなったためキャパシタの
絶縁耐圧が向上し、その歩留りおよび信頼度も向上する
。さらＫはスタックドキャパシタ形セルの製造工程が筒
路化されることおよび加工種度が一段と向上することの
効果がある。
第１図は本発明の一実施例を示す部分拡大断面図、第２
図は従来のスタックドキャパシタ形メモリセルの断面図
、第３図は従来のスタックドキャパシタの部分拡大断面
図、第４図は本発明の他の実施例を示す部分拡大断面図
である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・ｎゝ多結晶シリコン（ゲ
ート）。 ５．６・・・不純物拡散領域、７・・・５ｉＣｈ又はＰ
ＳＧ膜、８・・・ソース又はドレインコンタクト孔部、
９・・・ｎ”多ｉ晶シリコン（キャパシタ下ｉ［ｆｆ１
）。 １０・・・誘電体膜（シリコン窒化膜）、１１・・・誘
電体膜（シリコン酸化膜）、１２・・・シリコン酸化膜
。 １３・・・ｎゝ多結晶シリコン（キャパシタ上部電極）
。 １４．１５・・・キャパシタの端部、１６・・・酸化タ
ンタル膜。 案 ｌ 口 ｌり 第 ２ 図 名 ３国
図は従来のスタックドキャパシタ形メモリセルの断面図
、第３図は従来のスタックドキャパシタの部分拡大断面
図、第４図は本発明の他の実施例を示す部分拡大断面図
である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・ｎゝ多結晶シリコン（ゲ
ート）。 ５．６・・・不純物拡散領域、７・・・５ｉＣｈ又はＰ
ＳＧ膜、８・・・ソース又はドレインコンタクト孔部、
９・・・ｎ”多ｉ晶シリコン（キャパシタ下ｉ［ｆｆ１
）。 １０・・・誘電体膜（シリコン窒化膜）、１１・・・誘
電体膜（シリコン酸化膜）、１２・・・シリコン酸化膜
。 １３・・・ｎゝ多結晶シリコン（キャパシタ上部電極）
。 １４．１５・・・キャパシタの端部、１６・・・酸化タ
ンタル膜。 案 ｌ 口 ｌり 第 ２ 図 名 ３国
Claims (1)
- 【特許請求の範囲】 １、基板から延在する導電性薄膜上にキャパシタを形成
した積層形キャパシタを具備する半導体記憶装置の製造
方法において誘電体膜の少なくとも一部分を加工後誘電
体膜の自己整合によつて下部電極を所望の形状に加工す
ることを特徴とする半導体記憶装置の製造方法。 ２、下部電極がドープされた多結晶シリコンである特許
請求の範囲第１項記載の半導体記憶装置の製造方法。 ３、誘電体膜に少なくともシリコン窒化膜を含む特許請
求の範囲第１項ないし第２項記載の半導体記憶装置の製
造方法。 ４、下部電極の加工を熱酸化によって行なう特許請求の
範囲第１項ないし第３項記載の半導体記憶装置の製造方
法。 ５、下部電極の加工をドライエッチングと熱酸化によつ
て行なう特許請求の範囲第１項ないし第４項記載の半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144858A JPS632375A (ja) | 1986-06-23 | 1986-06-23 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144858A JPS632375A (ja) | 1986-06-23 | 1986-06-23 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS632375A true JPS632375A (ja) | 1988-01-07 |
Family
ID=15372039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144858A Pending JPS632375A (ja) | 1986-06-23 | 1986-06-23 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632375A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181448A (ja) * | 1988-01-11 | 1989-07-19 | Toshiba Corp | 半導体装置 |
| US5174785A (en) * | 1990-07-17 | 1992-12-29 | Yazaki Corporation | Low insertion-withdrawal force electric connector |
| US5797758A (en) * | 1996-02-16 | 1998-08-25 | Yazaki Corporation | Lever action-type female connector |
| JP2018181842A (ja) * | 2017-04-04 | 2018-11-15 | ティーイー コネクティビティ ジャーマニー ゲゼルシャフト ミット ベシュレンクテル ハフツンクＴＥ Ｃｏｎｎｅｃｔｉｖｉｔｙ Ｇｅｒｍａｎｙ ＧｍｂＨ | プラグコネクタおよびプラグ接続を形成する方法 |
-
1986
- 1986-06-23 JP JP61144858A patent/JPS632375A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181448A (ja) * | 1988-01-11 | 1989-07-19 | Toshiba Corp | 半導体装置 |
| US5174785A (en) * | 1990-07-17 | 1992-12-29 | Yazaki Corporation | Low insertion-withdrawal force electric connector |
| US5797758A (en) * | 1996-02-16 | 1998-08-25 | Yazaki Corporation | Lever action-type female connector |
| JP2018181842A (ja) * | 2017-04-04 | 2018-11-15 | ティーイー コネクティビティ ジャーマニー ゲゼルシャフト ミット ベシュレンクテル ハフツンクＴＥ Ｃｏｎｎｅｃｔｉｖｉｔｙ Ｇｅｒｍａｎｙ ＧｍｂＨ | プラグコネクタおよびプラグ接続を形成する方法 |
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