JPH09213949A - Semiconductor device manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に半導体装置のコンタクトの形成技術に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a technique for forming a contact of a semiconductor device.
【０００２】[0002]
【従来の技術】半導体装置の高集積化により、半導体素
子の微細化がすすみ、コンタクトと下層配線のマスク位
置合わせマージンが厳しくなっている。2. Description of the Related Art As semiconductor devices become highly integrated, semiconductor elements are becoming finer, and the mask alignment margin between contacts and lower layer wiring is becoming severe.
【０００３】その対策として、セルフアラインでコンタ
クトを形成する技術が適用されてきている。層間絶縁膜
を構成するシリコン酸化膜とのエッチング選択比をとれ
るシリコン窒化膜を用いた従来技術のセルフアライン技
術としては、特開平４−１５９７２５号公報に開示され
ている技術がある。As a countermeasure, a technique of forming contacts by self-alignment has been applied. As a conventional self-alignment technique using a silicon nitride film having an etching selection ratio with respect to a silicon oxide film forming an interlayer insulating film, there is a technique disclosed in Japanese Patent Laid-Open No. 4-159725.
【０００４】図６乃至図７を参照して従来のシリコン窒
化膜を用いたセルフアラインコンタクトの形成方法を説
明する。A conventional method for forming a self-aligned contact using a silicon nitride film will be described with reference to FIGS.
【０００５】まず図６（Ａ）に示すように、半導体基板
１上に膜厚２００〜５００ｎｍのフィールド絶縁膜（図
示省略）および膜厚１０〜３０ｎｍのゲート酸化膜２を
形成し、ゲート酸化膜２上に、ゲート電極となる膜厚２
００〜５００ｎｍの多結晶シリコン３およびその上の膜
厚２００〜４００ｎｍのシリコン窒化膜２４の２層で構
成されたゲート電極構造を形成する。このシリコン窒化
膜２４は後工程でセルフアラインにコンタクトを形成す
るために設けられている。続いてこのゲート電極構造を
マスクとして、リンを２０ｋｅＶのエネルギー、１×１
０13／ｃｍ2 程度のドーズ量でイオン注入してその後の
熱処理により低濃度不純物領域１０を形成する。次に図
６（Ｂ）に示すように、全体に膜厚１００〜２００ｎｍ
のシリコン窒化膜５を形成する。次に図６（Ｃ）に示す
ように、異方性エッチングを施すことによりシリコン窒
化膜５の水平部分を除去して、残余するシリコン窒化膜
５の垂直部分から成る側壁膜６を形成する。続いて、ヒ
素を３０ｋｅＶのエネルギー、５×１０15／ｃｍ2 程度
のドーズ量でイオン注入してその後の熱処理により高濃
度不純物領域１１を形成する。次に図７（Ａ）に示すよ
うに、シリコン酸化膜の層間絶縁膜７を形成し、フォト
レジストでパターニングを行った後、エッチングを行い
コンタクト孔８を形成する。次に図７（Ｂ）に示すよう
に、タングステンシリサイド等を形成し、フォトリソグ
ラフィーとエッチングにより配線層９を形成する。First, as shown in FIG. 6A, a field insulating film (not shown) having a film thickness of 200 to 500 nm and a gate oxide film 2 having a film thickness of 10 to 30 nm are formed on a semiconductor substrate 1, and the gate oxide film is formed. 2 on top of which is the gate electrode
A gate electrode structure composed of two layers of polycrystalline silicon 3 having a thickness of 00 to 500 nm and a silicon nitride film 24 having a thickness of 200 to 400 nm thereon is formed. This silicon nitride film 24 is provided to form a self-aligned contact in a later process. Then, using this gate electrode structure as a mask, phosphorus is used at an energy of 20 keV, 1 × 1.
Ions are implanted with a dose of about 0 13 / cm 2 and the subsequent heat treatment is performed to form the low concentration impurity region 10. Next, as shown in FIG. 6B, the entire film thickness is 100 to 200 nm.
Then, the silicon nitride film 5 is formed. Next, as shown in FIG. 6C, anisotropic etching is performed to remove the horizontal portion of the silicon nitride film 5 to form a sidewall film 6 made of the remaining vertical portion of the silicon nitride film 5. Subsequently, arsenic is ion-implanted at an energy of 30 keV and a dose of about 5 × 10 15 / cm 2, and the high-concentration impurity region 11 is formed by subsequent heat treatment. Next, as shown in FIG. 7A, an interlayer insulating film 7 of a silicon oxide film is formed, patterned with a photoresist, and then etched to form a contact hole 8. Next, as shown in FIG. 7B, tungsten silicide or the like is formed, and the wiring layer 9 is formed by photolithography and etching.
【０００６】[0006]
【発明が解決しようとする課題】上記従来技術の問題点
はゲート電極の側壁膜（サイドウォール）としてシリコ
ン窒化膜を用いているからトランジスタ特性が劣化しや
すいことである。The problem of the above-mentioned prior art is that the transistor characteristics are easily deteriorated because the silicon nitride film is used as the sidewall film (sidewall) of the gate electrode.
【０００７】その理由は、シリコン窒化膜はシリコン酸
化膜に比べて、ホットエレクトロンをトラップしやすい
ためである。The reason is that the silicon nitride film is more likely to trap hot electrons than the silicon oxide film.
【０００８】したがって本発明の目的は、トランジスタ
特性が劣化しにくく、なおかつセルフアラインでコンタ
クトを形成することができる半導体装置の製造方法を提
供することである。Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device in which transistor characteristics are less likely to deteriorate and contacts can be formed in self-alignment.
【０００９】[0009]
【課題を解決するための手段】本発明の特徴は、半導体
基板上にゲート絶縁膜を介して積層堆積された導電膜お
よび第１のシリコン窒化膜を同一形状にパターニングす
ることにより、ゲート電極となる前記導電膜およびその
上の前記第１のシリコン窒化膜からなるゲート電極構造
を形成する工程と、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜を異方性エッチングすることにより
前記ゲート電極の側面に第１の側壁膜を形成する工程
と、不純物を前記半導体基板に導入して前記半導体基板
に不純物領域を形成する工程と、第２のシリコン窒化膜
を形成する工程と、前記第２のシリコン窒化膜を異方性
エッチングすることにより前記第１の側壁膜上に位置す
る第２の側壁膜を形成する工程と、第１の層間絶縁膜を
形成する工程と、前記第２の側壁膜を露出するコンタク
ト孔を前記第１の層間絶縁膜に形成する工程とを有する
半導体装置の製造方法にある。ここで、前記第２の側壁
膜は、前記第１の側壁膜の上部に接し、かつ前記ゲート
電極構造の前記第１のシリコン窒化膜の側面に接して形
成することができる。また、前記不純物は前記第１の側
壁膜をマスクにして前記半導体基板に導入することが好
ましい。さらに、前記コンタクト孔は前記不純物領域に
達して形成することができる。A feature of the present invention is that a conductive film and a first silicon nitride film, which are laminated and deposited on a semiconductor substrate via a gate insulating film, are patterned into the same shape to form a gate electrode and a gate electrode. Forming a gate electrode structure made of the conductive film and the first silicon nitride film thereon, and forming a silicon oxide film,
Forming a first side wall film on a side surface of the gate electrode by anisotropically etching the silicon oxide film; and introducing an impurity into the semiconductor substrate to form an impurity region in the semiconductor substrate, Forming a second silicon nitride film, forming a second sidewall film located on the first sidewall film by anisotropically etching the second silicon nitride film, and And a step of forming a contact hole exposing the second sidewall film in the first interlayer insulating film, the method for manufacturing a semiconductor device. Here, the second sidewall film may be formed in contact with an upper portion of the first sidewall film and in contact with a side surface of the first silicon nitride film of the gate electrode structure. Further, it is preferable that the impurities are introduced into the semiconductor substrate using the first sidewall film as a mask. Further, the contact hole can be formed so as to reach the impurity region.
【００１０】また、前記不純物領域を形成した後、前記
前記半導体基板から所定の高さを有しかつ前記ゲート電
極構造の前記第１のシリコン窒化膜を露出するように第
２の層間絶縁膜を形成し、しかる後、前記第２のシリコ
ン窒化膜を形成することができる。この場合、前記第２
の側壁膜は、前記第１の側壁膜の上部に前記第２の層間
絶縁膜を介して接し、かつ前記ゲート電極構造の前記第
１のシリコン窒化膜の側面に接して形成することができ
る。さらに、前記コンタクト孔は前記第１の層間絶縁膜
から前記第２の層間絶縁膜を通して前記不純物領域に達
して形成することができる。After forming the impurity region, a second interlayer insulating film is formed to have a predetermined height from the semiconductor substrate and expose the first silicon nitride film of the gate electrode structure. After formation, the second silicon nitride film can be formed thereafter. In this case, the second
Can be formed in contact with an upper portion of the first sidewall film via the second interlayer insulating film and in contact with a side surface of the first silicon nitride film of the gate electrode structure. Further, the contact hole can be formed from the first interlayer insulating film to the impurity region through the second interlayer insulating film.
【００１１】このような本発明によれば、ゲート電極の
導電膜とその上のシリコン窒化膜（第１のシリコン窒化
膜）とからゲート電極構造を形成し、その側壁膜（サイ
ドウォール）を下層がシリコン酸化膜、上層がシリコン
窒化膜（第２のシリコン窒化膜）となるように形成して
いるため、トランジスタ特性が劣化することなく、セル
フアラインでコンタクトを形成することができる。According to the present invention as described above, the gate electrode structure is formed from the conductive film of the gate electrode and the silicon nitride film (first silicon nitride film) on the conductive film, and the side wall film (side wall) is formed as the lower layer. Since it is formed so as to be the silicon oxide film and the upper layer is the silicon nitride film (second silicon nitride film), the contact can be formed in self-alignment without degrading the transistor characteristics.
【００１２】[0012]
【発明の実施の形態】以下図面を参照して本発明を説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００１３】図１乃至図２は本発明の第１の実施の形態
の半導体装置の製造方法を工程順に示す断面図である。1 to 2 are sectional views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
【００１４】まず図１（Ａ）に示すように、半導体基板
１上に膜厚２００〜５００ｎｍのフィールド絶縁膜（図
示省略）および膜厚１０〜３０ｎｍのゲート酸化膜２を
形成し、導電膜としての膜厚２００〜５００ｎｍの多結
晶シリコン膜３およびその上の膜厚３００〜６００ｎｍ
のシリコン窒化膜の積層堆積し、この積層体を同一形状
にパターニングすることにより、ゲート酸化膜２上にゲ
ート電極となる多結晶シリコン膜３およびその上のシリ
コン窒化膜４の２層で構成されたゲート電極構造を形成
する。First, as shown in FIG. 1A, a field insulating film (not shown) having a film thickness of 200 to 500 nm and a gate oxide film 2 having a film thickness of 10 to 30 nm are formed on a semiconductor substrate 1 to form a conductive film. Of a polycrystalline silicon film 3 having a film thickness of 200 to 500 nm and a film thickness of 300 to 600 nm thereon
By stacking and depositing the above silicon nitride film and patterning this stacked body in the same shape, a polycrystalline silicon film 3 to be a gate electrode is formed on the gate oxide film 2 and a silicon nitride film 4 on the polycrystalline silicon film 3 is formed. Forming a gate electrode structure.
【００１５】このシリコン窒化膜４は後工程でセルフア
ラインにコンタクトを形成するために設けられている。This silicon nitride film 4 is provided for forming a self-aligned contact in a later process.
【００１６】続いてこのゲート電極構造をマスクとし
て、リンを２０ｋｅＶのエネルギー、１×１０13／ｃｍ
2 程度のドーズ量で半導体基板１内にイオン注入してそ
の後の活性化熱処理により低濃度不純物領域１０を形成
する。Subsequently, using this gate electrode structure as a mask, phosphorus is used with an energy of 20 keV and 1 × 10 13 / cm 3.
Ions are implanted into the semiconductor substrate 1 with a dose amount of about 2 and a low concentration impurity region 10 is formed by subsequent activation heat treatment.
【００１７】次に図１（Ｂ）に示すように、全体に膜厚
１００〜２００ｎｍのシリコン酸化膜１２を形成する。Next, as shown in FIG. 1B, a silicon oxide film 12 having a film thickness of 100 to 200 nm is formed on the entire surface.
【００１８】次に図１（Ｃ）に示すように、異方性エッ
チングを施すことによりシリコン酸化膜１２の水平部分
を除去しかつシリコン酸化膜１２の垂直部分の上部を除
去することにより、残余するシリコン酸化膜１２の垂直
部分の下部から成る、１００〜３００ｎｍの高さ（半導
体基板表面からの高さ）の第１の側壁膜１３を形成す
る。このシリコン酸化膜１２から成る第１の側壁膜１３
は多結晶シリコン膜３の大半の側面に被着形成されてい
る。Next, as shown in FIG. 1C, anisotropic etching is performed to remove the horizontal portion of the silicon oxide film 12 and remove the upper portion of the vertical portion of the silicon oxide film 12 to leave a residue. A first sidewall film 13 having a height of 100 to 300 nm (height from the surface of the semiconductor substrate) is formed below the vertical portion of the silicon oxide film 12. The first sidewall film 13 made of this silicon oxide film 12
Are deposited on most side surfaces of the polycrystalline silicon film 3.
【００１９】続いて、第１の側壁膜１３をマスクにして
ヒ素を３０ｋｅＶのエネルギー、５×１０15／ｃｍ2 程
度のドーズ量でイオン注入して半導体基板１内にイオン
注入してその後の活性化熱処理により高濃度不純物領域
１１を形成する。Then, using the first side wall film 13 as a mask, arsenic is ion-implanted at an energy of 30 keV and a dose amount of about 5 × 10 15 / cm 2 to ion-implant the semiconductor substrate 1 and then activate the arsenic. A high-concentration impurity region 11 is formed by thermal treatment.
【００２０】次に図２（Ａ）に示すように、熱酸化によ
り膜厚１０〜３０ｎｍのシリコン酸化膜１４を形成した
後、シリコン窒化膜１５を形成する。Next, as shown in FIG. 2A, a silicon oxide film 14 having a film thickness of 10 to 30 nm is formed by thermal oxidation, and then a silicon nitride film 15 is formed.
【００２１】次に図２（Ｂ）に示すように、異方性エッ
チングによりシリコン窒化膜１５の水平部分を優勢的に
エッチング除去することにより、シリコン酸化膜による
第１の側壁膜１３の上にシリコン窒化膜１５による第２
の側壁膜１６を形成する。このシリコン窒化膜から成る
第２の側壁膜１６はシリコン酸化膜から成る第１の側壁
膜１３の上部に接し、ゲート電極構造のシリコン窒化膜
４の側面に被着して形成されている。またこの異方性エ
ッチングによりゲート電極構造のシリコン窒化膜４も上
面からエッチング除去されてその膜厚が減少する。Next, as shown in FIG. 2B, the horizontal portion of the silicon nitride film 15 is predominantly removed by anisotropic etching, so that the first side wall film 13 of silicon oxide film is formed. Second by the silicon nitride film 15
The sidewall film 16 of is formed. The second side wall film 16 made of this silicon nitride film is formed in contact with the upper portion of the first side wall film 13 made of a silicon oxide film and deposited on the side surface of the silicon nitride film 4 of the gate electrode structure. The anisotropic etching also removes the silicon nitride film 4 having the gate electrode structure from the upper surface, so that the film thickness is reduced.
【００２２】次に図２（Ｃ）に示すように、シリコン酸
化膜から成る層間絶縁膜７を形成し、フォトレジストで
パターニングを行った後、バッファードフッ酸でエッチ
ングを行いコンタクト孔８を形成する。このコンタクト
孔８はセルフアラインコンタクト孔、すなわちフォトレ
ジストの開口で規定されるのではなく、第２の側壁膜１
６により位置、大きさが規定されるコンタクト孔であ
り、第２の側壁膜１６およびその近傍のシリコン窒化膜
４の上面部分を露出し、高濃度不純物領域１１に達して
形成されている。Next, as shown in FIG. 2C, an interlayer insulating film 7 made of a silicon oxide film is formed, patterned with a photoresist, and then etched with buffered hydrofluoric acid to form a contact hole 8. To do. This contact hole 8 is not defined as a self-aligned contact hole, that is, a photoresist opening, but rather the second sidewall film 1 is formed.
6 is a contact hole whose position and size are defined by 6, exposing the upper surface portion of the second sidewall film 16 and the silicon nitride film 4 in the vicinity thereof, and reaching the high concentration impurity region 11.
【００２３】次に図２（Ｄ）に示すように、タングステ
ンシリサイド等を形成し、フォトリソグラフィーとエッ
チングにより配線層９を形成する。Next, as shown in FIG. 2D, tungsten silicide or the like is formed, and the wiring layer 9 is formed by photolithography and etching.
【００２４】図３乃至図５は本発明の第２の実施の形態
の半導体装置の製造方法を工程順に示す断面図である。3 to 5 are sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
【００２５】図３（Ａ）、図３（Ｂ）および図３（Ｃ）
に示す工程はそれぞれ上記した図１（Ａ）、図１（Ｂ）
および図１（Ｃ）に示す工程と同様であるから重複する
説明は省略する。3 (A), 3 (B) and 3 (C)
1A and 1B described above, respectively.
Since the process is the same as the process shown in FIG. 1C, duplicate description will be omitted.
【００２６】次に図４（Ａ）に示すように、膜厚１００
〜２００ｎｍのシリコン酸化膜を形成し、続いて膜厚５
００〜８００ｎｍのＢＰＳＧ膜を形成し、高温リフロー
などの方法により平坦化を行って層間絶縁膜１７を形成
する。Next, as shown in FIG.
~ 200nm silicon oxide film is formed, and then the film thickness is 5
A 00-800 nm BPSG film is formed, and planarization is performed by a method such as high temperature reflow to form an interlayer insulating film 17.
【００２７】次に図４（Ｂ）に示すように、ウェットエ
ッチング法もしくはドライエッチング法で層間絶縁膜１
７をその全上面からエッチングして、この層間絶縁膜１
７を膜厚（半導体基板からの高さ）が１００〜３００ｎ
ｍ残余させる。この残余した層間絶縁膜１７により第１
の側壁膜１３は被覆されている。Next, as shown in FIG. 4B, the interlayer insulating film 1 is formed by a wet etching method or a dry etching method.
7 is etched from the entire upper surface thereof, and the interlayer insulating film 1
7 has a film thickness (height from the semiconductor substrate) of 100 to 300 n
m Let it remain. By the remaining interlayer insulating film 17, the first
The side wall film 13 of is covered.
【００２８】続いて膜厚１００〜３００ｎｍのシリコン
窒化膜１８を形成する。Subsequently, a silicon nitride film 18 having a film thickness of 100 to 300 nm is formed.
【００２９】次に図４（Ｃ）に示すように、異方性エッ
チングによりエッチングし、シリコン窒化膜１８による
高さ（層間絶縁膜１７からの高さ）１００〜３００ｎｍ
の第２の側壁膜１９を形成する。Next, as shown in FIG. 4C, the height of the silicon nitride film 18 (height from the interlayer insulating film 17) is 100 to 300 nm by anisotropic etching.
The second side wall film 19 of is formed.
【００３０】次に図５（Ａ）に示すように、シリコン酸
化膜の層間絶縁膜２０を形成し、フォトレジストでパタ
ーニングを行った後、エッチングを行い層間絶縁膜２０
から層間絶縁膜１７を貫通し、第２の側壁膜１９および
その近傍のシリコン窒化膜４の上面部分を露出し、高濃
度不純物領域１１に達するセルフアラインコンタクト孔
２１を形成する。Next, as shown in FIG. 5 (A), an interlayer insulating film 20 of a silicon oxide film is formed, and after patterning with a photoresist, etching is performed to perform the interlayer insulating film 20.
Then, a self-aligned contact hole 21 that penetrates the interlayer insulating film 17 and exposes the upper surface portion of the second sidewall film 19 and the silicon nitride film 4 in the vicinity thereof to reach the high concentration impurity region 11 is formed.
【００３１】次に図５（Ｂ）に示すように、タングステ
ンシリサイド等を形成し、フォトリソグラフィーとエッ
チングにより配線層２２を形成する。Next, as shown in FIG. 5B, tungsten silicide or the like is formed, and the wiring layer 22 is formed by photolithography and etching.
【００３２】この第２の実施の形態では、シリコン窒化
膜１８を形成する前に膜厚（高さ）１００〜３００ｎｍ
の層間絶縁膜１７が存在しているから、側壁膜１９を形
成する際のエッチングで第１の実施の形態のように半導
体基板が露出しないため、半導体基板がエッチングのダ
メージを受けない利点を有する。一方、第１の実施の形
態は第２の実施の形態のように層間絶縁膜１７の堆積、
全面エッチングの工程がないから製造が簡素化できる利
点を有する。In the second embodiment, the film thickness (height) is 100 to 300 nm before the silicon nitride film 18 is formed.
Since the inter-layer insulation film 17 is present, the semiconductor substrate is not exposed by the etching when forming the sidewall film 19 as in the first embodiment, so that the semiconductor substrate is not damaged by the etching. . On the other hand, in the first embodiment, the interlayer insulating film 17 is deposited as in the second embodiment,
Since there is no overall etching step, there is an advantage that the manufacturing can be simplified.
【００３３】[0033]
【発明の効果】以上のように本発明によれば、ゲート電
極の大部分の側面に被着する側壁膜（サイドウォール）
をシリコン酸化膜で形成しているからホットエレクトロ
ンのトラップによるトランジスタ特性の劣化を防止する
ことができ、その上にシリコン窒化膜の側壁膜（サイド
ウォール）を形成しているからゲート電極構造のシリコ
ン窒化膜とともに層間絶縁膜とのエッチング選択比を大
きくとることができ、セルフアラインでコンタクト孔を
容易に形成することができるという効果を有する。As described above, according to the present invention, the side wall film (sidewall) deposited on most side surfaces of the gate electrode.
Since it is formed of a silicon oxide film, deterioration of transistor characteristics due to hot electron traps can be prevented, and a side wall film (side wall) of a silicon nitride film is formed on the silicon oxide film, so that the silicon of the gate electrode structure is formed. There is an effect that the etching selection ratio with the interlayer insulating film can be increased together with the nitride film, and the contact hole can be easily formed by self-alignment.
【図１】本発明の第１の実施の形態の半導体装置の製造
方法を工程順に示した断面図である。FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
【図２】図１の続きの工程を順に示した断面図である。FIG. 2 is a cross-sectional view showing a step subsequent to FIG. 1 in order;
【図３】本発明の第２の実施の形態の半導体装置の製造
方法を工程順に示した断面図である。FIG. 3 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
【図４】図３の続きの工程を順に示した断面図である。FIG. 4 is a cross-sectional view showing a step subsequent to FIG. 3 in order;
【図５】図４の続きの工程を順に示した断面図である。FIG. 5 is a cross-sectional view showing a step subsequent to FIG. 4 in order;
【図６】従来技術の半導体装置の製造方法を工程順に示
した断面図である。FIG. 6 is a cross-sectional view showing a method of manufacturing a semiconductor device in the related art in the order of steps.
【図７】図６の続きの工程を順に示した断面図である。7A to 7C are cross-sectional views sequentially showing a step following that of FIG.
１ 半導体基板 ２ ゲート酸化膜 ３ 多結晶シリコン ４ シリコン窒化膜 ５ シリコン窒化膜 ６ 側壁膜 ７ 層間絶縁膜 ８ コンタクト孔 ９ 配線層 １０ 低濃度不純物領域 １１ 高濃度不純物領域 １２ シリコン酸化膜 １３ 第１の側壁膜 １４ シリコン酸化膜 １５ シリコン窒化膜 １６ 第２の側壁膜 １７ 層間絶縁膜 １８ シリコン窒化膜 １９ 第２の側壁膜 ２０ 層間絶縁膜 ２１ コンタクト孔 ２２ 配線層 ２４ シリコン窒化膜 1 semiconductor substrate 2 gate oxide film 3 polycrystalline silicon 4 silicon nitride film 5 silicon nitride film 6 sidewall film 7 interlayer insulating film 8 contact hole 9 wiring layer 10 low concentration impurity region 11 high concentration impurity region 12 silicon oxide film 13 first Sidewall film 14 Silicon oxide film 15 Silicon nitride film 16 Second sidewall film 17 Interlayer insulating film 18 Silicon nitride film 19 Second sidewall film 20 Interlayer insulating film 21 Contact hole 22 Wiring layer 24 Silicon nitride film
Claims (7)
層堆積された導電膜および第１のシリコン窒化膜を同一
形状にパターニングすることにより、ゲート電極となる
前記導電膜およびその上の前記第１のシリコン窒化膜か
らなるゲート電極構造を形成する工程と、シリコン酸化
膜を形成する工程と、前記シリコン酸化膜を異方性エッ
チングすることにより前記ゲート電極の側面に第１の側
壁膜を形成する工程と、不純物を前記半導体基板に導入
して前記半導体基板に不純物領域を形成する工程と、第
２のシリコン窒化膜を形成する工程と、前記第２のシリ
コン窒化膜を異方性エッチングすることにより前記第１
の側壁膜上に位置する第２の側壁膜を形成する工程と、
第１の層間絶縁膜を形成する工程と、前記第２の側壁膜
を露出するコンタクト孔を前記第１の層間絶縁膜に形成
する工程とを有することを特徴とする半導体装置の製造
方法。1. A conductive film and a first silicon nitride film, which are laminated and deposited on a semiconductor substrate via a gate insulating film, are patterned into the same shape to form the conductive film to be a gate electrode and the first conductive film on the conductive film. No. 1 forming a gate electrode structure made of a silicon nitride film, forming a silicon oxide film, and anisotropically etching the silicon oxide film to form a first sidewall film on a side surface of the gate electrode. A step of introducing an impurity into the semiconductor substrate to form an impurity region in the semiconductor substrate, forming a second silicon nitride film, and anisotropically etching the second silicon nitride film. The first
Forming a second sidewall film located on the sidewall film of
A method of manufacturing a semiconductor device, comprising: forming a first interlayer insulating film; and forming a contact hole exposing the second sidewall film in the first interlayer insulating film.
の上部に接し、かつ前記ゲート電極構造の前記第１のシ
リコン窒化膜の側面に接して形成することを特徴とする
請求項１記載の半導体装置の製造方法。2. The second side wall film is formed in contact with an upper portion of the first side wall film and a side surface of the first silicon nitride film of the gate electrode structure. Item 2. A method of manufacturing a semiconductor device according to item 1.
にして前記半導体基板に導入することを特徴とする請求
項１記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the impurities are introduced into the semiconductor substrate using the first sidewall film as a mask.
して形成することを特徴とする請求項１記載の半導体装
置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the contact hole is formed so as to reach the impurity region.
半導体基板から所定の高さを有しかつ前記ゲート電極構
造の前記第１のシリコン窒化膜を露出するように第２の
層間絶縁膜を形成し、しかる後、前記第２のシリコン窒
化膜を形成することを特徴とする請求項１記載の半導体
装置の製造方法。5. After forming the impurity region, a second interlayer insulating film having a predetermined height from the semiconductor substrate and exposing the first silicon nitride film of the gate electrode structure is formed. The method for manufacturing a semiconductor device according to claim 1, wherein the second silicon nitride film is formed and then the second silicon nitride film is formed.
の上部に前記第２の層間絶縁膜を介して接し、かつ前記
ゲート電極構造の前記第１のシリコン窒化膜の側面に接
して形成することを特徴とする請求項５記載の半導体装
置の製造方法。6. The second side wall film is in contact with an upper portion of the first side wall film via the second interlayer insulating film and on a side surface of the first silicon nitride film of the gate electrode structure. 6. The method for manufacturing a semiconductor device according to claim 5, wherein the semiconductor device is formed in contact with each other.
膜から前記第２の層間絶縁膜を通して前記不純物領域に
達して形成することを特徴とする請求項５記載の半導体
装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 5, wherein the contact hole is formed from the first interlayer insulating film to the impurity region through the second interlayer insulating film.
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|---|---|---|---|
| JP1388096A JP2910653B2 (en) | 1996-01-30 | 1996-01-30 | Method for manufacturing semiconductor device |
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|---|---|
| JPH09213949A true JPH09213949A (en) | 1997-08-15 |
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|---|---|
| JP (1) | JP2910653B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031733A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | Silicon oxynitride spacer for preventing over-etching during local interconnect formation |
| JP2001196456A (en) * | 1999-12-06 | 2001-07-19 | Samsung Electronics Co Ltd | Semiconductor device having self-aligned contact and method of manufacturing the same |
| JP2001284452A (en) * | 2000-03-17 | 2001-10-12 | Samsung Electronics Co Ltd | Method of forming self-aligned contact structure of semiconductor device and self-aligned contact structure formed thereby |
| KR100755051B1 (en) * | 2001-06-27 | 2007-09-06 | 주식회사 하이닉스반도체 | Manufacturing method of semiconductor device |
-
1996
- 1996-01-30 JP JP1388096A patent/JP2910653B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031733A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | Silicon oxynitride spacer for preventing over-etching during local interconnect formation |
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| JP2001284452A (en) * | 2000-03-17 | 2001-10-12 | Samsung Electronics Co Ltd | Method of forming self-aligned contact structure of semiconductor device and self-aligned contact structure formed thereby |
| KR100755051B1 (en) * | 2001-06-27 | 2007-09-06 | 주식회사 하이닉스반도체 | Manufacturing method of semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP2910653B2 (en) | 1999-06-23 |
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