JPH09213949A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09213949A JPH09213949A JP1388096A JP1388096A JPH09213949A JP H09213949 A JPH09213949 A JP H09213949A JP 1388096 A JP1388096 A JP 1388096A JP 1388096 A JP1388096 A JP 1388096A JP H09213949 A JPH09213949 A JP H09213949A
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】トランジスタ特性が劣化しにくく、なおかつセ
ルフアラインでコンタクトを形成することができる半導
体装置の製造方法を提供する。 【解決手段】半導体基板上にゲート絶縁膜を介してゲー
ト電極３と第１のシリコン窒化膜４からなるゲート電極
構造を形成し、シリコン酸化膜の第１の側壁膜１３をゲ
ート電極３の側面に接して形成し、第２のシリコン窒化
膜の第２の側壁膜１６を第１の側壁膜１３の上に位置し
て形成し、層間絶縁膜７にコンタクト孔８を形成する。
ルフアラインでコンタクトを形成することができる半導
体装置の製造方法を提供する。 【解決手段】半導体基板上にゲート絶縁膜を介してゲー
ト電極３と第１のシリコン窒化膜４からなるゲート電極
構造を形成し、シリコン酸化膜の第１の側壁膜１３をゲ
ート電極３の側面に接して形成し、第２のシリコン窒化
膜の第２の側壁膜１６を第１の側壁膜１３の上に位置し
て形成し、層間絶縁膜７にコンタクト孔８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に半導体装置のコンタクトの形成技術に
関する。
法に係わり、特に半導体装置のコンタクトの形成技術に
関する。
【０００２】
【従来の技術】半導体装置の高集積化により、半導体素
子の微細化がすすみ、コンタクトと下層配線のマスク位
置合わせマージンが厳しくなっている。
子の微細化がすすみ、コンタクトと下層配線のマスク位
置合わせマージンが厳しくなっている。
【０００３】その対策として、セルフアラインでコンタ
クトを形成する技術が適用されてきている。層間絶縁膜
を構成するシリコン酸化膜とのエッチング選択比をとれ
るシリコン窒化膜を用いた従来技術のセルフアライン技
術としては、特開平４−１５９７２５号公報に開示され
ている技術がある。
クトを形成する技術が適用されてきている。層間絶縁膜
を構成するシリコン酸化膜とのエッチング選択比をとれ
るシリコン窒化膜を用いた従来技術のセルフアライン技
術としては、特開平４−１５９７２５号公報に開示され
ている技術がある。
【０００４】図６乃至図７を参照して従来のシリコン窒
化膜を用いたセルフアラインコンタクトの形成方法を説
明する。
化膜を用いたセルフアラインコンタクトの形成方法を説
明する。
【０００５】まず図６（Ａ）に示すように、半導体基板
１上に膜厚２００〜５００ｎｍのフィールド絶縁膜（図
示省略）および膜厚１０〜３０ｎｍのゲート酸化膜２を
形成し、ゲート酸化膜２上に、ゲート電極となる膜厚２
００〜５００ｎｍの多結晶シリコン３およびその上の膜
厚２００〜４００ｎｍのシリコン窒化膜２４の２層で構
成されたゲート電極構造を形成する。このシリコン窒化
膜２４は後工程でセルフアラインにコンタクトを形成す
るために設けられている。続いてこのゲート電極構造を
マスクとして、リンを２０ｋｅＶのエネルギー、１×１
０13／ｃｍ2 程度のドーズ量でイオン注入してその後の
熱処理により低濃度不純物領域１０を形成する。次に図
６（Ｂ）に示すように、全体に膜厚１００〜２００ｎｍ
のシリコン窒化膜５を形成する。次に図６（Ｃ）に示す
ように、異方性エッチングを施すことによりシリコン窒
化膜５の水平部分を除去して、残余するシリコン窒化膜
５の垂直部分から成る側壁膜６を形成する。続いて、ヒ
素を３０ｋｅＶのエネルギー、５×１０15／ｃｍ2 程度
のドーズ量でイオン注入してその後の熱処理により高濃
度不純物領域１１を形成する。次に図７（Ａ）に示すよ
うに、シリコン酸化膜の層間絶縁膜７を形成し、フォト
レジストでパターニングを行った後、エッチングを行い
コンタクト孔８を形成する。次に図７（Ｂ）に示すよう
に、タングステンシリサイド等を形成し、フォトリソグ
ラフィーとエッチングにより配線層９を形成する。
１上に膜厚２００〜５００ｎｍのフィールド絶縁膜（図
示省略）および膜厚１０〜３０ｎｍのゲート酸化膜２を
形成し、ゲート酸化膜２上に、ゲート電極となる膜厚２
００〜５００ｎｍの多結晶シリコン３およびその上の膜
厚２００〜４００ｎｍのシリコン窒化膜２４の２層で構
成されたゲート電極構造を形成する。このシリコン窒化
膜２４は後工程でセルフアラインにコンタクトを形成す
るために設けられている。続いてこのゲート電極構造を
マスクとして、リンを２０ｋｅＶのエネルギー、１×１
０13／ｃｍ2 程度のドーズ量でイオン注入してその後の
熱処理により低濃度不純物領域１０を形成する。次に図
６（Ｂ）に示すように、全体に膜厚１００〜２００ｎｍ
のシリコン窒化膜５を形成する。次に図６（Ｃ）に示す
ように、異方性エッチングを施すことによりシリコン窒
化膜５の水平部分を除去して、残余するシリコン窒化膜
５の垂直部分から成る側壁膜６を形成する。続いて、ヒ
素を３０ｋｅＶのエネルギー、５×１０15／ｃｍ2 程度
のドーズ量でイオン注入してその後の熱処理により高濃
度不純物領域１１を形成する。次に図７（Ａ）に示すよ
うに、シリコン酸化膜の層間絶縁膜７を形成し、フォト
レジストでパターニングを行った後、エッチングを行い
コンタクト孔８を形成する。次に図７（Ｂ）に示すよう
に、タングステンシリサイド等を形成し、フォトリソグ
ラフィーとエッチングにより配線層９を形成する。
【０００６】
【発明が解決しようとする課題】上記従来技術の問題点
はゲート電極の側壁膜（サイドウォール）としてシリコ
ン窒化膜を用いているからトランジスタ特性が劣化しや
すいことである。
はゲート電極の側壁膜（サイドウォール）としてシリコ
ン窒化膜を用いているからトランジスタ特性が劣化しや
すいことである。
【０００７】その理由は、シリコン窒化膜はシリコン酸
化膜に比べて、ホットエレクトロンをトラップしやすい
ためである。
化膜に比べて、ホットエレクトロンをトラップしやすい
ためである。
【０００８】したがって本発明の目的は、トランジスタ
特性が劣化しにくく、なおかつセルフアラインでコンタ
クトを形成することができる半導体装置の製造方法を提
供することである。
特性が劣化しにくく、なおかつセルフアラインでコンタ
クトを形成することができる半導体装置の製造方法を提
供することである。
【０００９】
【課題を解決するための手段】本発明の特徴は、半導体
基板上にゲート絶縁膜を介して積層堆積された導電膜お
よび第１のシリコン窒化膜を同一形状にパターニングす
ることにより、ゲート電極となる前記導電膜およびその
上の前記第１のシリコン窒化膜からなるゲート電極構造
を形成する工程と、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜を異方性エッチングすることにより
前記ゲート電極の側面に第１の側壁膜を形成する工程
と、不純物を前記半導体基板に導入して前記半導体基板
に不純物領域を形成する工程と、第２のシリコン窒化膜
を形成する工程と、前記第２のシリコン窒化膜を異方性
エッチングすることにより前記第１の側壁膜上に位置す
る第２の側壁膜を形成する工程と、第１の層間絶縁膜を
形成する工程と、前記第２の側壁膜を露出するコンタク
ト孔を前記第１の層間絶縁膜に形成する工程とを有する
半導体装置の製造方法にある。ここで、前記第２の側壁
膜は、前記第１の側壁膜の上部に接し、かつ前記ゲート
電極構造の前記第１のシリコン窒化膜の側面に接して形
成することができる。また、前記不純物は前記第１の側
壁膜をマスクにして前記半導体基板に導入することが好
ましい。さらに、前記コンタクト孔は前記不純物領域に
達して形成することができる。
基板上にゲート絶縁膜を介して積層堆積された導電膜お
よび第１のシリコン窒化膜を同一形状にパターニングす
ることにより、ゲート電極となる前記導電膜およびその
上の前記第１のシリコン窒化膜からなるゲート電極構造
を形成する工程と、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜を異方性エッチングすることにより
前記ゲート電極の側面に第１の側壁膜を形成する工程
と、不純物を前記半導体基板に導入して前記半導体基板
に不純物領域を形成する工程と、第２のシリコン窒化膜
を形成する工程と、前記第２のシリコン窒化膜を異方性
エッチングすることにより前記第１の側壁膜上に位置す
る第２の側壁膜を形成する工程と、第１の層間絶縁膜を
形成する工程と、前記第２の側壁膜を露出するコンタク
ト孔を前記第１の層間絶縁膜に形成する工程とを有する
半導体装置の製造方法にある。ここで、前記第２の側壁
膜は、前記第１の側壁膜の上部に接し、かつ前記ゲート
電極構造の前記第１のシリコン窒化膜の側面に接して形
成することができる。また、前記不純物は前記第１の側
壁膜をマスクにして前記半導体基板に導入することが好
ましい。さらに、前記コンタクト孔は前記不純物領域に
達して形成することができる。
【００１０】また、前記不純物領域を形成した後、前記
前記半導体基板から所定の高さを有しかつ前記ゲート電
極構造の前記第１のシリコン窒化膜を露出するように第
２の層間絶縁膜を形成し、しかる後、前記第２のシリコ
ン窒化膜を形成することができる。この場合、前記第２
の側壁膜は、前記第１の側壁膜の上部に前記第２の層間
絶縁膜を介して接し、かつ前記ゲート電極構造の前記第
１のシリコン窒化膜の側面に接して形成することができ
る。さらに、前記コンタクト孔は前記第１の層間絶縁膜
から前記第２の層間絶縁膜を通して前記不純物領域に達
して形成することができる。
前記半導体基板から所定の高さを有しかつ前記ゲート電
極構造の前記第１のシリコン窒化膜を露出するように第
２の層間絶縁膜を形成し、しかる後、前記第２のシリコ
ン窒化膜を形成することができる。この場合、前記第２
の側壁膜は、前記第１の側壁膜の上部に前記第２の層間
絶縁膜を介して接し、かつ前記ゲート電極構造の前記第
１のシリコン窒化膜の側面に接して形成することができ
る。さらに、前記コンタクト孔は前記第１の層間絶縁膜
から前記第２の層間絶縁膜を通して前記不純物領域に達
して形成することができる。
【００１１】このような本発明によれば、ゲート電極の
導電膜とその上のシリコン窒化膜（第１のシリコン窒化
膜）とからゲート電極構造を形成し、その側壁膜（サイ
ドウォール）を下層がシリコン酸化膜、上層がシリコン
窒化膜（第２のシリコン窒化膜）となるように形成して
いるため、トランジスタ特性が劣化することなく、セル
フアラインでコンタクトを形成することができる。
導電膜とその上のシリコン窒化膜（第１のシリコン窒化
膜）とからゲート電極構造を形成し、その側壁膜（サイ
ドウォール）を下層がシリコン酸化膜、上層がシリコン
窒化膜（第２のシリコン窒化膜）となるように形成して
いるため、トランジスタ特性が劣化することなく、セル
フアラインでコンタクトを形成することができる。
【００１２】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
する。
【００１３】図１乃至図２は本発明の第１の実施の形態
の半導体装置の製造方法を工程順に示す断面図である。
の半導体装置の製造方法を工程順に示す断面図である。
【００１４】まず図１（Ａ）に示すように、半導体基板
１上に膜厚２００〜５００ｎｍのフィールド絶縁膜（図
示省略）および膜厚１０〜３０ｎｍのゲート酸化膜２を
形成し、導電膜としての膜厚２００〜５００ｎｍの多結
晶シリコン膜３およびその上の膜厚３００〜６００ｎｍ
のシリコン窒化膜の積層堆積し、この積層体を同一形状
にパターニングすることにより、ゲート酸化膜２上にゲ
ート電極となる多結晶シリコン膜３およびその上のシリ
コン窒化膜４の２層で構成されたゲート電極構造を形成
する。
１上に膜厚２００〜５００ｎｍのフィールド絶縁膜（図
示省略）および膜厚１０〜３０ｎｍのゲート酸化膜２を
形成し、導電膜としての膜厚２００〜５００ｎｍの多結
晶シリコン膜３およびその上の膜厚３００〜６００ｎｍ
のシリコン窒化膜の積層堆積し、この積層体を同一形状
にパターニングすることにより、ゲート酸化膜２上にゲ
ート電極となる多結晶シリコン膜３およびその上のシリ
コン窒化膜４の２層で構成されたゲート電極構造を形成
する。
【００１５】このシリコン窒化膜４は後工程でセルフア
ラインにコンタクトを形成するために設けられている。
ラインにコンタクトを形成するために設けられている。
【００１６】続いてこのゲート電極構造をマスクとし
て、リンを２０ｋｅＶのエネルギー、１×１０13／ｃｍ
2 程度のドーズ量で半導体基板１内にイオン注入してそ
の後の活性化熱処理により低濃度不純物領域１０を形成
する。
て、リンを２０ｋｅＶのエネルギー、１×１０13／ｃｍ
2 程度のドーズ量で半導体基板１内にイオン注入してそ
の後の活性化熱処理により低濃度不純物領域１０を形成
する。
【００１７】次に図１（Ｂ）に示すように、全体に膜厚
１００〜２００ｎｍのシリコン酸化膜１２を形成する。
１００〜２００ｎｍのシリコン酸化膜１２を形成する。
【００１８】次に図１（Ｃ）に示すように、異方性エッ
チングを施すことによりシリコン酸化膜１２の水平部分
を除去しかつシリコン酸化膜１２の垂直部分の上部を除
去することにより、残余するシリコン酸化膜１２の垂直
部分の下部から成る、１００〜３００ｎｍの高さ（半導
体基板表面からの高さ）の第１の側壁膜１３を形成す
る。このシリコン酸化膜１２から成る第１の側壁膜１３
は多結晶シリコン膜３の大半の側面に被着形成されてい
る。
チングを施すことによりシリコン酸化膜１２の水平部分
を除去しかつシリコン酸化膜１２の垂直部分の上部を除
去することにより、残余するシリコン酸化膜１２の垂直
部分の下部から成る、１００〜３００ｎｍの高さ（半導
体基板表面からの高さ）の第１の側壁膜１３を形成す
る。このシリコン酸化膜１２から成る第１の側壁膜１３
は多結晶シリコン膜３の大半の側面に被着形成されてい
る。
【００１９】続いて、第１の側壁膜１３をマスクにして
ヒ素を３０ｋｅＶのエネルギー、５×１０15／ｃｍ2 程
度のドーズ量でイオン注入して半導体基板１内にイオン
注入してその後の活性化熱処理により高濃度不純物領域
１１を形成する。
ヒ素を３０ｋｅＶのエネルギー、５×１０15／ｃｍ2 程
度のドーズ量でイオン注入して半導体基板１内にイオン
注入してその後の活性化熱処理により高濃度不純物領域
１１を形成する。
【００２０】次に図２（Ａ）に示すように、熱酸化によ
り膜厚１０〜３０ｎｍのシリコン酸化膜１４を形成した
後、シリコン窒化膜１５を形成する。
り膜厚１０〜３０ｎｍのシリコン酸化膜１４を形成した
後、シリコン窒化膜１５を形成する。
【００２１】次に図２（Ｂ）に示すように、異方性エッ
チングによりシリコン窒化膜１５の水平部分を優勢的に
エッチング除去することにより、シリコン酸化膜による
第１の側壁膜１３の上にシリコン窒化膜１５による第２
の側壁膜１６を形成する。このシリコン窒化膜から成る
第２の側壁膜１６はシリコン酸化膜から成る第１の側壁
膜１３の上部に接し、ゲート電極構造のシリコン窒化膜
４の側面に被着して形成されている。またこの異方性エ
ッチングによりゲート電極構造のシリコン窒化膜４も上
面からエッチング除去されてその膜厚が減少する。
チングによりシリコン窒化膜１５の水平部分を優勢的に
エッチング除去することにより、シリコン酸化膜による
第１の側壁膜１３の上にシリコン窒化膜１５による第２
の側壁膜１６を形成する。このシリコン窒化膜から成る
第２の側壁膜１６はシリコン酸化膜から成る第１の側壁
膜１３の上部に接し、ゲート電極構造のシリコン窒化膜
４の側面に被着して形成されている。またこの異方性エ
ッチングによりゲート電極構造のシリコン窒化膜４も上
面からエッチング除去されてその膜厚が減少する。
【００２２】次に図２（Ｃ）に示すように、シリコン酸
化膜から成る層間絶縁膜７を形成し、フォトレジストで
パターニングを行った後、バッファードフッ酸でエッチ
ングを行いコンタクト孔８を形成する。このコンタクト
孔８はセルフアラインコンタクト孔、すなわちフォトレ
ジストの開口で規定されるのではなく、第２の側壁膜１
６により位置、大きさが規定されるコンタクト孔であ
り、第２の側壁膜１６およびその近傍のシリコン窒化膜
４の上面部分を露出し、高濃度不純物領域１１に達して
形成されている。
化膜から成る層間絶縁膜７を形成し、フォトレジストで
パターニングを行った後、バッファードフッ酸でエッチ
ングを行いコンタクト孔８を形成する。このコンタクト
孔８はセルフアラインコンタクト孔、すなわちフォトレ
ジストの開口で規定されるのではなく、第２の側壁膜１
６により位置、大きさが規定されるコンタクト孔であ
り、第２の側壁膜１６およびその近傍のシリコン窒化膜
４の上面部分を露出し、高濃度不純物領域１１に達して
形成されている。
【００２３】次に図２（Ｄ）に示すように、タングステ
ンシリサイド等を形成し、フォトリソグラフィーとエッ
チングにより配線層９を形成する。
ンシリサイド等を形成し、フォトリソグラフィーとエッ
チングにより配線層９を形成する。
【００２４】図３乃至図５は本発明の第２の実施の形態
の半導体装置の製造方法を工程順に示す断面図である。
の半導体装置の製造方法を工程順に示す断面図である。
【００２５】図３（Ａ）、図３（Ｂ）および図３（Ｃ）
に示す工程はそれぞれ上記した図１（Ａ）、図１（Ｂ）
および図１（Ｃ）に示す工程と同様であるから重複する
説明は省略する。
に示す工程はそれぞれ上記した図１（Ａ）、図１（Ｂ）
および図１（Ｃ）に示す工程と同様であるから重複する
説明は省略する。
【００２６】次に図４（Ａ）に示すように、膜厚１００
〜２００ｎｍのシリコン酸化膜を形成し、続いて膜厚５
００〜８００ｎｍのＢＰＳＧ膜を形成し、高温リフロー
などの方法により平坦化を行って層間絶縁膜１７を形成
する。
〜２００ｎｍのシリコン酸化膜を形成し、続いて膜厚５
００〜８００ｎｍのＢＰＳＧ膜を形成し、高温リフロー
などの方法により平坦化を行って層間絶縁膜１７を形成
する。
【００２７】次に図４（Ｂ）に示すように、ウェットエ
ッチング法もしくはドライエッチング法で層間絶縁膜１
７をその全上面からエッチングして、この層間絶縁膜１
７を膜厚（半導体基板からの高さ）が１００〜３００ｎ
ｍ残余させる。この残余した層間絶縁膜１７により第１
の側壁膜１３は被覆されている。
ッチング法もしくはドライエッチング法で層間絶縁膜１
７をその全上面からエッチングして、この層間絶縁膜１
７を膜厚（半導体基板からの高さ）が１００〜３００ｎ
ｍ残余させる。この残余した層間絶縁膜１７により第１
の側壁膜１３は被覆されている。
【００２８】続いて膜厚１００〜３００ｎｍのシリコン
窒化膜１８を形成する。
窒化膜１８を形成する。
【００２９】次に図４（Ｃ）に示すように、異方性エッ
チングによりエッチングし、シリコン窒化膜１８による
高さ（層間絶縁膜１７からの高さ）１００〜３００ｎｍ
の第２の側壁膜１９を形成する。
チングによりエッチングし、シリコン窒化膜１８による
高さ（層間絶縁膜１７からの高さ）１００〜３００ｎｍ
の第２の側壁膜１９を形成する。
【００３０】次に図５（Ａ）に示すように、シリコン酸
化膜の層間絶縁膜２０を形成し、フォトレジストでパタ
ーニングを行った後、エッチングを行い層間絶縁膜２０
から層間絶縁膜１７を貫通し、第２の側壁膜１９および
その近傍のシリコン窒化膜４の上面部分を露出し、高濃
度不純物領域１１に達するセルフアラインコンタクト孔
２１を形成する。
化膜の層間絶縁膜２０を形成し、フォトレジストでパタ
ーニングを行った後、エッチングを行い層間絶縁膜２０
から層間絶縁膜１７を貫通し、第２の側壁膜１９および
その近傍のシリコン窒化膜４の上面部分を露出し、高濃
度不純物領域１１に達するセルフアラインコンタクト孔
２１を形成する。
【００３１】次に図５（Ｂ）に示すように、タングステ
ンシリサイド等を形成し、フォトリソグラフィーとエッ
チングにより配線層２２を形成する。
ンシリサイド等を形成し、フォトリソグラフィーとエッ
チングにより配線層２２を形成する。
【００３２】この第２の実施の形態では、シリコン窒化
膜１８を形成する前に膜厚（高さ）１００〜３００ｎｍ
の層間絶縁膜１７が存在しているから、側壁膜１９を形
成する際のエッチングで第１の実施の形態のように半導
体基板が露出しないため、半導体基板がエッチングのダ
メージを受けない利点を有する。一方、第１の実施の形
態は第２の実施の形態のように層間絶縁膜１７の堆積、
全面エッチングの工程がないから製造が簡素化できる利
点を有する。
膜１８を形成する前に膜厚（高さ）１００〜３００ｎｍ
の層間絶縁膜１７が存在しているから、側壁膜１９を形
成する際のエッチングで第１の実施の形態のように半導
体基板が露出しないため、半導体基板がエッチングのダ
メージを受けない利点を有する。一方、第１の実施の形
態は第２の実施の形態のように層間絶縁膜１７の堆積、
全面エッチングの工程がないから製造が簡素化できる利
点を有する。
【００３３】
【発明の効果】以上のように本発明によれば、ゲート電
極の大部分の側面に被着する側壁膜（サイドウォール）
をシリコン酸化膜で形成しているからホットエレクトロ
ンのトラップによるトランジスタ特性の劣化を防止する
ことができ、その上にシリコン窒化膜の側壁膜（サイド
ウォール）を形成しているからゲート電極構造のシリコ
ン窒化膜とともに層間絶縁膜とのエッチング選択比を大
きくとることができ、セルフアラインでコンタクト孔を
容易に形成することができるという効果を有する。
極の大部分の側面に被着する側壁膜（サイドウォール）
をシリコン酸化膜で形成しているからホットエレクトロ
ンのトラップによるトランジスタ特性の劣化を防止する
ことができ、その上にシリコン窒化膜の側壁膜（サイド
ウォール）を形成しているからゲート電極構造のシリコ
ン窒化膜とともに層間絶縁膜とのエッチング選択比を大
きくとることができ、セルフアラインでコンタクト孔を
容易に形成することができるという効果を有する。
【図１】本発明の第１の実施の形態の半導体装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図２】図１の続きの工程を順に示した断面図である。
【図３】本発明の第２の実施の形態の半導体装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図４】図３の続きの工程を順に示した断面図である。
【図５】図４の続きの工程を順に示した断面図である。
【図６】従来技術の半導体装置の製造方法を工程順に示
した断面図である。
した断面図である。
【図７】図６の続きの工程を順に示した断面図である。
１ 半導体基板 ２ ゲート酸化膜 ３ 多結晶シリコン ４ シリコン窒化膜 ５ シリコン窒化膜 ６ 側壁膜 ７ 層間絶縁膜 ８ コンタクト孔 ９ 配線層 １０ 低濃度不純物領域 １１ 高濃度不純物領域 １２ シリコン酸化膜 １３ 第１の側壁膜 １４ シリコン酸化膜 １５ シリコン窒化膜 １６ 第２の側壁膜 １７ 層間絶縁膜 １８ シリコン窒化膜 １９ 第２の側壁膜 ２０ 層間絶縁膜 ２１ コンタクト孔 ２２ 配線層 ２４ シリコン窒化膜
Claims (7)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して積
層堆積された導電膜および第１のシリコン窒化膜を同一
形状にパターニングすることにより、ゲート電極となる
前記導電膜およびその上の前記第１のシリコン窒化膜か
らなるゲート電極構造を形成する工程と、シリコン酸化
膜を形成する工程と、前記シリコン酸化膜を異方性エッ
チングすることにより前記ゲート電極の側面に第１の側
壁膜を形成する工程と、不純物を前記半導体基板に導入
して前記半導体基板に不純物領域を形成する工程と、第
２のシリコン窒化膜を形成する工程と、前記第２のシリ
コン窒化膜を異方性エッチングすることにより前記第１
の側壁膜上に位置する第２の側壁膜を形成する工程と、
第１の層間絶縁膜を形成する工程と、前記第２の側壁膜
を露出するコンタクト孔を前記第１の層間絶縁膜に形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記第２の側壁膜は、前記第１の側壁膜
の上部に接し、かつ前記ゲート電極構造の前記第１のシ
リコン窒化膜の側面に接して形成することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記不純物は前記第１の側壁膜をマスク
にして前記半導体基板に導入することを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項４】 前記コンタクト孔は前記不純物領域に達
して形成することを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項５】 前記不純物領域を形成した後、前記前記
半導体基板から所定の高さを有しかつ前記ゲート電極構
造の前記第１のシリコン窒化膜を露出するように第２の
層間絶縁膜を形成し、しかる後、前記第２のシリコン窒
化膜を形成することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項６】 前記第２の側壁膜は、前記第１の側壁膜
の上部に前記第２の層間絶縁膜を介して接し、かつ前記
ゲート電極構造の前記第１のシリコン窒化膜の側面に接
して形成することを特徴とする請求項５記載の半導体装
置の製造方法。 - 【請求項７】 前記コンタクト孔は前記第１の層間絶縁
膜から前記第２の層間絶縁膜を通して前記不純物領域に
達して形成することを特徴とする請求項５記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1388096A JP2910653B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1388096A JP2910653B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213949A true JPH09213949A (ja) | 1997-08-15 |
| JP2910653B2 JP2910653B2 (ja) | 1999-06-23 |
Family
ID=11845531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1388096A Expired - Fee Related JP2910653B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910653B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031733A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | Silicon oxynitride spacer for preventing over-etching during local interconnect formation |
| JP2001196456A (ja) * | 1999-12-06 | 2001-07-19 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体素子及びその製造方法 |
| JP2001284452A (ja) * | 2000-03-17 | 2001-10-12 | Samsung Electronics Co Ltd | 半導体素子の自己整合コンタクト構造体の形成方法及びこれによって形成された自己整合コンタクト構造体 |
| KR100755051B1 (ko) * | 2001-06-27 | 2007-09-06 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1996
- 1996-01-30 JP JP1388096A patent/JP2910653B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999031733A1 (en) * | 1997-12-18 | 1999-06-24 | Advanced Micro Devices, Inc. | Silicon oxynitride spacer for preventing over-etching during local interconnect formation |
| JP2001196456A (ja) * | 1999-12-06 | 2001-07-19 | Samsung Electronics Co Ltd | 自己整合コンタクトを有する半導体素子及びその製造方法 |
| JP2001284452A (ja) * | 2000-03-17 | 2001-10-12 | Samsung Electronics Co Ltd | 半導体素子の自己整合コンタクト構造体の形成方法及びこれによって形成された自己整合コンタクト構造体 |
| KR100755051B1 (ko) * | 2001-06-27 | 2007-09-06 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2910653B2 (ja) | 1999-06-23 |
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