JPH09213957A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置の製
法に関し、特にＬＤＤ(Lightly Doped Drain) 構造のＭ
ＯＳ型トランジスタをサリサイドプロセスにより製造す
る際にゲートパターニング前にシリサイド形成金属を被
着することによりソース及びドレイン上に比べてゲート
上で厚いシリサイド層を形成可能としたものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to an M of LDD (Lightly Doped Drain) structure.
When a OS-type transistor is manufactured by a salicide process, a silicide forming metal is deposited before gate patterning, so that a thicker silicide layer can be formed on the gate than on the source and drain.
【０００２】[0002]
【従来の技術】従来、サリサイドプロセスによりＬＤＤ
構造のＭＯＳ型トランジスタを製造する方法としては、
図１１〜１５に示すものが提案されている。2. Description of the Related Art Conventionally, LDD is made by a salicide process.
As a method of manufacturing a MOS type transistor having a structure,
The ones shown in FIGS. 11 to 15 have been proposed.
【０００３】図１１の工程では、シリコン基板１０の表
面に素子孔１２Ａを有するフィールド絶縁膜１２を形成
した後、素子孔１２Ａ内のシリコン表面にゲート絶縁膜
１４を形成する。そして、ゲート絶縁膜１４の上にゲー
トパターンに従ってポリＳｉ（シリコン）層１６を形成
した後、フィールド絶縁膜１２とゲート絶縁膜１４及び
ポリＳｉ層１６の積層とをマスクとして導電型決定不純
物のイオン注入処理を行なうことにより比較的低濃度の
ソース及びドレイン用のイオン注入領域Ｓ11，Ｄ11を形
成する。In the process of FIG. 11, after forming the field insulating film 12 having the element hole 12A on the surface of the silicon substrate 10, the gate insulating film 14 is formed on the silicon surface in the element hole 12A. Then, after forming a poly-Si (silicon) layer 16 on the gate insulating film 14 according to the gate pattern, using the field insulating film 12 and the stack of the gate insulating film 14 and the poly-Si layer 16 as a mask, ions of impurities for determining conductivity type are formed. By performing the implantation process, ion implantation regions S 11 and D 11 for source and drain with relatively low concentration are formed.
【０００４】次に、ポリＳｉ層１６においてイオン注入
領域Ｓ11，Ｄ11側の側部にそれぞれシリコンオキサイド
等のサイドスペーサ１８ａ，１８ｂを形成し、このとき
のエッチング処理を流用してゲート絶縁膜１４をイオン
注入領域Ｓ11，Ｄ11上で除去する。そして、フィールド
絶縁膜１２とゲート絶縁膜１４及びポリＳｉ層１６の積
層とゲート絶縁膜１４及びサイドスペーサ１８ａ，１８
ｂの積層とをマスクとして導電型決定不純物のイオン注
入処理を行なうことにより比較的高濃度のソース及びド
レイン用のイオン注入領域Ｓ12，Ｄ12を形成する。Next, in the poly-Si layer 16, side spacers 18a and 18b such as silicon oxide are formed on the side portions on the ion implantation regions S 11 and D 11 side, respectively, and the etching process at this time is diverted to the gate insulating film. 14 is removed on the ion implantation regions S 11 and D 11 . Then, the lamination of the field insulating film 12, the gate insulating film 14, and the poly-Si layer 16, the gate insulating film 14, and the side spacers 18a, 18
By performing ion implantation of the impurity for determining the conductivity type using the layer b as a mask, ion implantation regions S 12 and D 12 for source and drain with relatively high concentration are formed.
【０００５】図１２の工程では、フィールド絶縁膜１２
の上に素子孔１２ＡとポリＳｉ層１６とサイドスペーサ
１８ａ，１８ｂとを覆ってＴｉ層２０を形成する。In the process of FIG. 12, the field insulating film 12 is formed.
Then, a Ti layer 20 is formed so as to cover the element hole 12A, the poly-Si layer 16 and the side spacers 18a and 18b.
【０００６】図１３の工程では、Ｔｉ層２０とポリＳｉ
層１６とを反応させ且つＴｉ層２０とイオン注入領域Ｓ
12，Ｄ12とを反応させるようにシリサイド化のための熱
処理を行なうことによりポリＳｉ層１６に重なるチタン
シリサイド層２０ｇとイオン注入領域Ｓ12，Ｄ12にそれ
ぞれ重なるチタンシリサイド層２０ｓ，２０ｄとを形成
する。この場合、熱処理は、５００℃以上７００〜８０
０℃以下の比較的低温で行なわれる。シリサイド層２０
ｇ，２０ｓ，２０ｄは、底心斜方晶系（粒径＜１［μ
ｍ］）であり、６０［μΩｃｍ］程度の抵抗率を有す
る。In the process of FIG. 13, the Ti layer 20 and the poly Si are
Reacting the layer 16 and the Ti layer 20 and the ion implantation region S
12, D 12 and titanium silicide layer overlaps each of the titanium silicide layer 20g and the ion implantation region S 12, D 12 which overlaps the poly-Si layer 16 by performing heat treatment for silicidation to react the 20s, and 20d Form. In this case, the heat treatment is 500 ° C. or higher and 700 to 80.
It is carried out at a relatively low temperature of 0 ° C. or lower. Silicide layer 20
g, 20s, 20d are base-centered orthorhombic (particle size <1 [μ
m]) and has a resistivity of about 60 [μΩcm].
【０００７】図１４の工程では、図１３の工程でシリサ
イド化しなかった未反応のＴｉを基板上面から除去す
る。これは、次の工程で未反応のＴｉがサイドスペーサ
１８ａ，１８ｂ上に拡散したシリコンと反応してシリサ
イド化し、ゲートとソース又はドレインとが短絡するの
を防ぐためである。この後、シリサイド層２０ｇ，２０
ｓ，２０ｄに低抵抗化のための熱処理を施す。このとき
の熱処理は、７００〜８００℃以上の比較的高温で行な
われる。シリサイド層２０ｇ，２０ｓ，２０ｄは、面心
斜方晶系（粒径＜１〜５［μｍ］）となり、１５〜２０
［μΩｃｍ］程度の抵抗率となる。In the process of FIG. 14, unreacted Ti that has not been silicided in the process of FIG. 13 is removed from the upper surface of the substrate. This is to prevent unreacted Ti from reacting with silicon diffused on the side spacers 18a and 18b in the next step to form silicide, thereby preventing a short circuit between the gate and the source or drain. After this, the silicide layers 20g, 20
Heat treatment for lowering resistance is performed on s and 20d. The heat treatment at this time is performed at a relatively high temperature of 700 to 800 ° C. or higher. The silicide layers 20g, 20s, and 20d have a face-centered orthorhombic system (grain size <1 to 5 [μm]) and are 15 to 20.
The resistivity is about [μΩcm].
【０００８】図１５の工程では、イオン注入領域Ｓ11，
Ｓ12，Ｄ11，Ｄ12に注入不純物の活性化のための熱処理
を施すことにより領域Ｓ11及びＤ11にそれぞれ対応した
比較的低濃度のソース及びドレイン領域２２及び２４と
領域Ｓ12及びＤ12にそれぞれ対応した比較的高濃度のソ
ース及びドレイン領域２６及び２８とを形成する。In the process of FIG. 15, in the ion implantation region S 11 ,
By subjecting S 12 , D 11 , and D 12 to heat treatment for activating the implanted impurities, the source and drain regions 22 and 24 and the regions S 12 and D having relatively low concentrations corresponding to the regions S 11 and D 11 , respectively. A relatively high concentration source and drain regions 26 and 28, corresponding to 12 respectively, are formed.
【０００９】[0009]
【発明が解決しようとする課題】上記した従来技術によ
ると、シリサイド化する線幅が約１［μｍ］より狭くな
ると、凝集現象及び相転移不良によりシリサイド層の低
抵抗化が阻害される不都合がある。According to the above-mentioned prior art, when the line width for silicidation is narrower than about 1 [μm], the resistance of the silicide layer is lowered due to the aggregation phenomenon and the poor phase transition. is there.
【００１０】図１６（Ａ）は、チタンシリサイド（Ｔｉ
Ｓｉ2 ）の粒子ＧＲを含むシリサイド層を側面から見た
ものである。このようなシリサイド層に過剰な熱処理を
施すと、粒子ＧＲは、図１６（Ｂ）に示すように粒径が
大きくなると共に表面張力により丸くなる。このときの
粒子ＧＲの平面配置は、図１７（Ａ）又は（Ｂ）に示す
ようになる。図１７（Ａ）は、シリサイド層の線幅Ｗ1
が比較的大きい場合であり、粒子ＧＲが粒界で接触を保
っているので、シリサイド層の抵抗上昇はさほど大きく
ない。図１７（Ｂ）は、シリサイド層の線幅Ｗ2 が比較
的小さい場合であり、粒子ＧＲ間が分断されているの
で、抵抗上昇が大きい。なお、図１７（Ａ），（Ｂ）に
おいて、Ｓは、シリコン表面を示す。FIG. 16A shows titanium silicide (Ti
3 is a side view of a silicide layer containing particles GR of Si 2 ). When such a silicide layer is subjected to excessive heat treatment, the grain GR becomes larger in grain size and rounded due to surface tension as shown in FIG. The planar arrangement of the particles GR at this time is as shown in FIG. 17 (A) or (B). FIG. 17A shows the line width W 1 of the silicide layer.
Is relatively large, and since the particles GR maintain contact with each other at the grain boundary, the resistance increase of the silicide layer is not so large. FIG. 17B shows the case where the line width W 2 of the silicide layer is comparatively small, and the resistance between the particles GR is increased because the particles GR are separated. In FIGS. 17A and 17B, S indicates a silicon surface.
【００１１】一方、底斜方晶系から面心斜方晶系への相
転移は、低抵抗化のための熱処理において図１８で黒丸
を付して示すような粒界を面心発生の核として発生す
る。図１８においてＧＲはＴｉＳｉ2 の粒子を示す。図
１８（Ａ）に示すように線幅Ｗ 1 が大きい場合は相転移
不良が少ないが、図１８（Ｂ）に示すように線幅Ｗ2 が
狭いと、粒界が出来にくく、相転移不良が発生しやすい
ため、低抵抗化が十分でない。On the other hand, the phase from the base orthorhombic system to the face-centered orthorhombic system
The transition is indicated by a black circle in FIG. 18 in the heat treatment for reducing the resistance.
A grain boundary as shown by is generated as a core of face centering.
You. In FIG. 18, GR is TiSiTwo Of the particles. Figure
Line width W as shown in 18 (A) 1 Phase transition if is large
There are few defects, but the line width W as shown in FIG.Two But
If it is narrow, grain boundaries are hard to form and poor phase transition easily occurs.
Therefore, lowering the resistance is not sufficient.
【００１２】線幅が小さく、しかも抵抗が小さいシリサ
イド層を実現するには、図１２の工程で形成するＴｉ層
２０を厚くすればよい。しかし、このようにすると、シ
リサイド層２０ｇのみならず、シリサイド層２０ｓ，２
０ｄも厚くなり、特にシリサイド層２０ｄについてはド
レイン接合のリーク特性の悪化を招く不都合がある。In order to realize a silicide layer having a small line width and a low resistance, the Ti layer 20 formed in the step of FIG. 12 may be thickened. However, in this way, not only the silicide layer 20g but also the silicide layers 20s, 2
0d also becomes thicker, and particularly with respect to the silicide layer 20d, there is the inconvenience of deteriorating the leak characteristics of the drain junction.
【００１３】このような不都合をなくすには、ゲート上
とソース及びドレイン上とで厚さを異にしてシリサイド
層を形成すればよい。従来、ゲート上とソース及びドレ
イン上とで厚さを異にしてシリサイド層を形成する技術
としては、例えば特開平５−１１４７２６号公報、特開
平７−７４１２８号公報、特開平７−１３５３１７号公
報等に記載されたものが知られている。In order to eliminate such an inconvenience, the silicide layer may be formed with different thicknesses on the gate and on the source and drain. Conventional techniques for forming a silicide layer with different thicknesses on the gate and on the source and drain include, for example, Japanese Patent Laid-Open Nos. 5-114726, 7-74128, and 7-135317. And the like are known.
【００１４】特開平５−１１４７２６号公報に記載され
た技術は、ゲートパターニング前にスパッタ法でゲート
用のモリブデンシリサイドを被着すると共にソース及び
ドレインに対してはチタンを用いたサリサイドプロセス
を適用するものである。この技術を採用すると、チタン
以外にモリブデンシリサイドを用意する必要があり、工
程が複雑化する。In the technique disclosed in Japanese Patent Laid-Open No. 5-114726, a molybdenum silicide for a gate is deposited by a sputtering method before gate patterning, and a salicide process using titanium is applied to a source and a drain. It is a thing. If this technique is adopted, it is necessary to prepare molybdenum silicide in addition to titanium, which complicates the process.
【００１５】特開平７−７４１２８号公報に記載された
技術は、ゲートを酸化物層でマスクした状態でソース及
びドレイン上に窒化物層を形成した後マスク用の酸化物
層を除去してからチタンを用いたサリサイドプロセスを
適用するものである。この技術は、ゲート上ではチタン
をポリシリコンと反応させて厚いシリサイド層を形成す
ると共にソース及びドレイン上ではチタンを窒化物を介
してシリコンと反応させて薄いシリサイド層を形成する
ものである。この技術を採用すると、シリサイド化工程
は１回で済むが、マスクの形成・除去工程を追加する必
要があり、工程数が増大する。In the technique disclosed in Japanese Patent Laid-Open No. 7-74128, a nitride layer is formed on a source and a drain with a gate masked with an oxide layer, and then the oxide layer for masking is removed. The salicide process using titanium is applied. In this technique, titanium reacts with polysilicon on a gate to form a thick silicide layer, and titanium reacts with silicon through a nitride on a source and a drain to form a thin silicide layer. If this technique is adopted, the silicidation process is only required once, but it is necessary to add a mask forming / removing process, which increases the number of processes.
【００１６】特開平７−１３５３１７号公報に記載され
た技術は、ゲートをシリコン窒化物でマスクした状態で
ソース及びドレイン上に酸化物層を形成した後シリコン
窒化物層を除去してから１回目のサリサイドプロセスを
ゲートに適用し、ソース及びドレイン上の酸化物を除去
した後２回目のサリサイドプロセスをソース及びドレイ
ンに適用するものである。この技術を採用すると、シリ
サイド工程が２回になると共にマスクの形成・除去工程
を追加する必要があり、工程数が増大する。The technique disclosed in Japanese Unexamined Patent Publication No. 7-135317 is the first time after the silicon nitride layer is removed after forming an oxide layer on the source and drain with the gate masked with silicon nitride. Is applied to the gate, the oxide on the source and the drain is removed, and then the second salicide process is applied to the source and the drain. When this technique is adopted, the number of steps increases because the number of silicide steps becomes two and the mask forming / removing step must be added.
【００１７】この発明の目的は、簡単な工程で細線抵抗
の低減と接合特性の悪化防止とを図ることができる新規
な半導体装置の製法を提供することにある。An object of the present invention is to provide a novel method of manufacturing a semiconductor device which can reduce the resistance of a fine wire and prevent the deterioration of the junction characteristics by a simple process.
【００１８】[0018]
【課題を解決するための手段】この発明に係る半導体装
置の製法は、シリコン基板の表面に素子孔を有するフィ
ールド絶縁膜を形成する工程と、前記フィールド絶縁膜
の素子孔内のシリコン表面上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上にポリシリコン及びシリ
サイド形成金属を順次に被着した後各々の被着層をゲー
トパターンに従ってパターニングしてポリシリコン層及
び第１のシリサイド形成金属層を形成する工程と、前記
フィールド絶縁膜と、前記ゲート絶縁膜、前記ポリシリ
コン層及び前記第１のシリサイド形成金属層の積層とを
マスクとする不純物イオン注入処理により比較的低濃度
のソース及びドレイン用のイオン注入領域を形成する工
程と、前記ポリシリコン層及び前記第１のシリサイド形
成金属層の積層において前記ソース及びドレイン用のイ
オン注入領域側の側部にそれぞれ第１及び第２のサイド
スペーサを形成する工程と、前記フィールド絶縁膜と、
前記ゲート絶縁膜、前記ポリシリコン層及び前記第１の
シリサイド形成金属層の積層と、前記第１及び第２のサ
イドスペーサとをマスクとする不純物イオン注入処理に
より比較的高濃度のソース及びドレイン用のイオン注入
領域を形成する工程と、前記第１のシリサイド形成金属
層の表面と前記高濃度のソース及びドレイン用のイオン
注入領域の表面とに接触するように前記フィールド絶縁
膜と前記第１及び第２のサイドスペーサとを覆って第２
のシリサイド形成金属層を形成する工程と、前記第１及
び第２のシリサイド形成金属層と前記ポリシリコン層と
を反応させ且つ前記第２のシリサイド形成金属層と前記
高濃度のソース及びドレイン用のイオン注入領域とを反
応させるようにシリサイド化のための熱処理を行なうこ
とにより前記ポリシリコン層に重なる比較的厚い第１の
シリサイド層と前記高濃度のソース及びドレイン用のイ
オン注入領域にそれぞれ重なる比較的薄い第２及び第３
のシリサイド層を形成する工程と、前記熱処理の際にシ
リサイド化されなかった未反応のシリサイド形成金属を
除去する工程と、前記第１乃至第３のシリサイド層に低
抵抗化のための熱処理を施す工程と、前記低濃度のソー
ス及びドレイン用のイオン注入領域と前記高濃度のソー
ス及びドレイン用のイオン注入領域とに注入不純物の活
性化のための熱処理を施すことにより比較的低濃度のソ
ース及びドレイン領域と比較的高濃度のソース及びドレ
イン領域とを形成する工程とを含むものである。A method of manufacturing a semiconductor device according to the present invention comprises a step of forming a field insulating film having an element hole on a surface of a silicon substrate, and a step of forming a field insulating film on the silicon surface in the element hole of the field insulating film. Forming a gate insulating film; forming a polysilicon layer and a first silicide by sequentially depositing polysilicon and a silicide forming metal on the gate insulating film and then patterning each deposited layer according to a gate pattern; A source having a relatively low concentration is formed by a step of forming a metal layer, an impurity ion implantation process using the field insulating film, a stack of the gate insulating film, the polysilicon layer, and the first silicide forming metal layer as a mask. And a step of forming an ion implantation region for the drain, and a step of stacking the polysilicon layer and the first silicide forming metal layer. Forming a first and second side spacers each side of the ion implantation region side for the source and drain have, with the field insulating film,
For the source and drain having a relatively high concentration by the impurity ion implantation process using the gate insulating film, the polysilicon layer, and the first silicide forming metal layer as a mask and the first and second side spacers as a mask. Forming the ion-implanted region, and the field insulating film and the first and second field-insulating films so as to contact the surface of the first silicide forming metal layer and the surface of the heavily-doped source and drain ion-implanted regions. The second side spacer and the second cover
Forming the silicide forming metal layer, reacting the first and second silicide forming metal layers with the polysilicon layer, and forming the second silicide forming metal layer and the high concentration source and drain. A comparatively thick first silicide layer overlapping the polysilicon layer and a high-concentration ion implantation region for the source and drain are respectively compared by performing heat treatment for silicidation so as to react with the ion implantation region. Thin second and third
Forming a silicide layer, removing unreacted silicide forming metal that has not been silicided during the heat treatment, and subjecting the first to third silicide layers to a heat treatment for reducing the resistance. And a relatively low-concentration source by subjecting the low-concentration source and drain ion-implanted regions and the high-concentration source and drain ion-implanted regions to heat treatment for activating implanted impurities. Forming the drain region and the source and drain regions having a relatively high concentration.
【００１９】この発明の製法によれば、第１のシリサイ
ド形成金属層を有するゲート積層をマスクとして低濃度
及び高濃度の不純物イオン注入処理を行なった後、第２
のシリサイド形成金属層を形成し、第１及び第２のシリ
サイド形成金属層にシリサイド化のための熱処理を施す
ようにしたので、ゲート上の第１のシリサイド層は、ソ
ース及びドレイン上の第２及び第３のシリサイド層に比
べて厚く形成される。また、シリサイド化熱処理は、第
１及び第２のシリサイド形成金属層に共通に行なわれる
ので、１回で済む。According to the manufacturing method of the present invention, the low-concentration and high-concentration impurity ion implantation process is performed using the gate stack having the first silicide forming metal layer as a mask, and then the second step is performed.
Of the silicide forming metal layer and the first and second silicide forming metal layers are subjected to heat treatment for silicidation, the first silicide layer on the gate is And is thicker than the third silicide layer. Further, the heat treatment for silicidation is performed once for the first and second silicide forming metal layers in common.
【００２０】この発明の製法にあっては、注入不純物の
活性化のための熱処理を、低抵抗化のための熱処理の後
にする代りに、第２のシリサイド形成金属層を形成する
前に行なうようにしてもよい。このようにした場合、注
入不純物の活性化のための熱処理を流用して第１のシリ
サイド形成金属層とポリシリコン層とを反応させてシリ
サイド層Ａを形成する。そして、第２のシリサイド形成
金属層を形成した後のシリサイド化熱処理では、シリサ
イド層Ａを吸収するようにシリサイド層Ｂを形成すると
共にソース及びドレイン上にはそれぞれシリサイド層Ｃ
及びＤを形成する。In the manufacturing method of the present invention, the heat treatment for activating the implanted impurities is performed before forming the second silicide forming metal layer instead of after the heat treatment for reducing the resistance. You may In this case, the heat treatment for activating the implanted impurities is diverted to react the first silicide forming metal layer with the polysilicon layer to form the silicide layer A. Then, in the silicidation heat treatment after forming the second silicide forming metal layer, the silicide layer B is formed so as to absorb the silicide layer A, and the silicide layer C is formed on the source and the drain, respectively.
And D.
【００２１】このような製法によれば、ゲート上のシリ
サイド層Ｂは、ソース及びドレイン上のシリサイド層Ｃ
及びＤに比べて厚く形成される。また、シリサイド化工
程は２回となるが、そのうちの１回は注入不純物の活性
化のための熱処理が流用されるので、実質的な工程増加
とはならない。According to this manufacturing method, the silicide layer B on the gate is the silicide layer C on the source and drain.
And thicker than D. Further, the silicidation step is performed twice, but since the heat treatment for activating the implanted impurities is diverted once in that step, the number of steps is not substantially increased.
【００２２】[0022]
【発明の実施の形態】図１〜７は、この発明に係る半導
体装置の製法を示すもので、各々の図に対応する工程
（１）〜（７）を順次に説明する。1 to 7 show a method of manufacturing a semiconductor device according to the present invention, and steps (1) to (7) corresponding to the respective drawings will be sequentially described.
【００２３】（１）シリコン基板１０の表面に周知の選
択酸化法により素子孔１２Ａを有するフィールド絶縁膜
１２を形成した後、例えば熱酸化法により素子孔１２Ａ
内のシリコン表面にゲート絶縁膜２２を形成する。そし
て、絶縁膜１２，２２を覆ってポリＳｉ層２４及びＴｉ
層２６を順次に形成する。ポリＳｉ層２４は、一例とし
てＣＶＤ（ケミカル・ベーパー・デポジション）法によ
り２００［ｎｍ］の厚さに形成する。Ｔｉ層２６は、一
例としてスパッタ法により３０［ｎｍ］の厚さに形成す
る。(1) After the field insulating film 12 having the element holes 12A is formed on the surface of the silicon substrate 10 by the well-known selective oxidation method, the element holes 12A are formed by, for example, the thermal oxidation method.
A gate insulating film 22 is formed on the inner silicon surface. Then, covering the insulating films 12 and 22, the poly-Si layer 24 and Ti
Layers 26 are formed sequentially. The poly-Si layer 24 is formed to have a thickness of 200 [nm] by the CVD (chemical vapor deposition) method as an example. The Ti layer 26 is formed to have a thickness of 30 nm by a sputtering method, for example.
【００２４】（２）次に、周知のホトリソグラフィ及び
ドライエッチング処理によりゲートパターニングを行な
う。すなわち、所望のゲートパターンに従って形成され
たレジスト層をマスクとして図１のポリＳｉ層２４及び
Ｔｉ層２６の積層をドライエッチングすることにより図
２に示すようにゲートパターンに従ってポリＳｉ層２４
及びＴｉ層２６を残存させる。そして、フィールド絶縁
膜１２と、ポリＳｉ層２４及びＴｉ層２６の積層とをマ
スクとし且つゲート絶縁膜２２を介して導電型決定不純
物のイオン注入処理を行なうことにより比較的低濃度の
ソース及びドレイン用のイオン注入領域Ｓ11，Ｄ11を形
成する。(2) Next, gate patterning is performed by well-known photolithography and dry etching. That is, by dry-etching the stack of the poly-Si layer 24 and the Ti layer 26 of FIG. 1 using the resist layer formed according to the desired gate pattern as a mask, as shown in FIG.
And the Ti layer 26 is left. Then, by using the field insulating film 12 and the stack of the poly-Si layer 24 and the Ti layer 26 as a mask and performing ion implantation processing of the conductivity type determining impurity through the gate insulating film 22, the source and drain of relatively low concentration are formed. Ion implantation regions S 11 and D 11 are formed.
【００２５】（３）ポリＳｉ層２４及びＴｉ層２６の積
層においてイオン注入領域Ｓ11，Ｄ11側の側部にそれぞ
れサイドスペーサ２８ａ，２８ｂを形成する。このため
には、一例として、処理温度の低い（５００℃以下）プ
ラズマＣＶＤ法によりシリコンオキサイド又はシリコン
ナイトライドを堆積した後その堆積層をエッチバック
し、堆積層の残存部をサイドスペーサ２８ａ，２８ｂと
する。この場合、サスドスペーサ２８ａ，２８ｂを形成
する際のエッチバック処理によりゲート絶縁膜２２をエ
ッチングしてポリＳｉ層２４及びサイドスペーサ２８
ａ，２８ｂの下に絶縁膜２２を残存させる。(3) Side spacers 28a and 28b are formed on the side portions of the poly Si layer 24 and the Ti layer 26 on the side of the ion implantation regions S 11 and D 11 , respectively. For this purpose, as an example, after depositing silicon oxide or silicon nitride by a plasma CVD method having a low processing temperature (500 ° C. or lower), the deposited layer is etched back, and the remaining portion of the deposited layer is covered with the side spacers 28a and 28b. And In this case, the gate insulating film 22 is etched by the etch-back process for forming the sustain spacers 28a and 28b, so that the poly-Si layer 24 and the side spacers 28 are formed.
The insulating film 22 is left under a and 28b.
【００２６】次に、フィールド絶縁膜１２と、ゲート絶
縁膜２２、ポリＳｉ層２４及びＴｉ層２６の積層と、ゲ
ート絶縁膜２２及びサイドスペーサ２８ａ，２８ｂの積
層とをマスクとして導電型決定不純物のイオン注入処理
を行なうことにより比較的高濃度のソース及びドレイン
用のイオン注入領域Ｓ12，Ｄ12を形成する。Next, using the field insulating film 12, the gate insulating film 22, the poly-Si layer 24 and the Ti layer 26 as a mask, and the gate insulating film 22 and the side spacers 28a and 28b as a mask, the conductivity type determining impurities are removed. By performing the ion implantation process, ion implantation regions S 12 and D 12 for the source and drain having a relatively high concentration are formed.
【００２７】（４）フィールド絶縁膜１２の上に素子孔
１２ＡとＴｉ層２６とサイドスペーサ２８ａ，２８ｂと
を覆ってＴｉ層３０を形成する。Ｔｉ層３０は、一例と
してスパッタ法により３０［ｎｍ］の厚さに形成する。
この結果、ポリＳｉ層２４上でのＴｉの厚さは６０［ｎ
ｍ］となり、ソース及びドレイン用のイオン注入領域Ｓ
12，Ｄ12上のＴｉの厚さ３０［ｎｍ］より厚くなる。(4) A Ti layer 30 is formed on the field insulating film 12 so as to cover the element hole 12A, the Ti layer 26 and the side spacers 28a and 28b. The Ti layer 30 is formed to have a thickness of 30 nm by a sputtering method, for example.
As a result, the thickness of Ti on the poly-Si layer 24 is 60 [n
m], and the ion implantation region S for the source and drain
The thickness of Ti on 12 and D 12 is thicker than 30 [nm].
【００２８】（５）Ｔｉ層２６，３０とポリＳｉ層２４
とを反応させ且つＴｉ層３０とソース及びドレイン用の
イオン注入領域Ｓ12，Ｄ12と反応させるようにシリサイ
ド化のための熱処理を行なう。この熱処理は、底心斜方
晶系のシリサイドを得るために比較的低温で（サイドス
ペーサ上にて短絡が生じない条件で）行なわれるもの
で、一例として６５０℃３０秒間のランプアニール処理
とする。この結果、ポリＳｉ層２４上には比較的厚いチ
タンシリサイド層３０ｇが形成されると共にイオン注入
領域Ｓ12，Ｄ12上には比較的薄いチタンシリサイド層３
０ｓ，３０ｄがそれぞれ形成される。このとき、Ｔｉ層
２６，３０は、１回の熱処理でシリサイド層３０ｇとな
るので、処理が簡単である。(5) Ti layers 26 and 30 and poly Si layer 24
A heat treatment for silicidation is performed so that the Ti layer 30 reacts with the ion implantation regions S 12 , D 12 for the source and drain. This heat treatment is carried out at a relatively low temperature (under the condition that a short circuit does not occur on the side spacer) in order to obtain a bottom-centered orthorhombic silicide, and an example is a lamp annealing treatment at 650 ° C. for 30 seconds. . As a result, a relatively thick titanium silicide layer 30g is formed on the poly-Si layer 24, and a relatively thin titanium silicide layer 3 is formed on the ion implantation regions S 12 and D 12.
0s and 30d are formed, respectively. At this time, since the Ti layers 26 and 30 become the silicide layer 30g by one heat treatment, the treatment is easy.
【００２９】（６）図５の処理でシリサイド化しなかっ
た未反応のＴｉを基板上面から除去する。このために
は、一例としてＨ2 ＳＯ4 及びＨ2 Ｏ2 を含むエッチャ
ントを用いてウェットエッチングを行なう。この後、シ
リサイド層３０ｇ，３０ｓ，３０ｄに低抵抗化のための
熱処理を施す。この熱処理は、面心斜方晶系のシリサイ
ドを得るために比較的高温で行なわれるもので、一例と
して８５０℃１０秒間のランプアニール処理とする。(6) Unreacted Ti that has not been silicidated by the process of FIG. 5 is removed from the upper surface of the substrate. For this purpose, wet etching is performed using an etchant containing H 2 SO 4 and H 2 O 2 as an example. Then, the silicide layers 30g, 30s, 30d are subjected to heat treatment for reducing the resistance. This heat treatment is performed at a relatively high temperature in order to obtain a face-centered orthorhombic silicide, and is, for example, a lamp annealing treatment at 850 ° C. for 10 seconds.
【００３０】（７）イオン注入領域Ｓ11，Ｓ12，Ｄ11，
Ｄ12に注入不純物の活性化のための熱処理を施す。この
熱処理は、一例として８５０〜１０００℃で行なう。こ
の結果、イオン注入領域Ｓ11及びＤ11にそれぞれ対応し
た比較的低濃度のソース及びドレイン領域３２及び３４
とイオン注入領域Ｓ12及びＤ12にそれぞれ対応した比較
的高濃度のソース及びドレイン領域３６及び３８が得ら
れる。(7) Ion implantation regions S 11 , S 12 , D 11 ,
Heat treatment for activating the implanted impurity D 12. As an example, this heat treatment is performed at 850 to 1000 ° C. As a result, relatively low concentration source and drain regions 32 and 34 corresponding to the ion implantation regions S 11 and D 11 , respectively.
And relatively high concentration source and drain regions 36 and 38 corresponding to the ion implantation regions S 12 and D 12 , respectively.
【００３１】上記した実施形態によれば、Ｔｉ層２６，
３０を１回の熱処理でシリサイド化するので、簡単な工
程でゲート上で厚いシリサイド層３０ｇを得ると共にソ
ース及びドレイン上で薄いシリサイド層３０ｓ，３０ｄ
を得ることができる。従って、幅が狭く抵抗が低いゲー
ト配線を実現できると共にドレイン接合の特性悪化を防
ぐことができる。According to the above embodiment, the Ti layer 26,
Since 30 is silicidized by one heat treatment, a thick silicide layer 30g is obtained on the gate and thin silicide layers 30s and 30d are formed on the source and drain by a simple process.
Can be obtained. Therefore, it is possible to realize a gate wiring having a narrow width and a low resistance, and it is possible to prevent deterioration of the characteristics of the drain junction.
【００３２】図８〜１０は、この発明の他の実施形態を
示すもので、図１〜７と同様の部分には同様の符号を付
して詳細な説明を省略する。FIGS. 8 to 10 show another embodiment of the present invention. The same parts as those in FIGS. 1 to 7 are designated by the same reference numerals and detailed description thereof will be omitted.
【００３３】図８〜１０の実施形態の特徴とするところ
は、Ｔｉ層３０を形成する前に注入不純物の活性化のた
めの熱処理を行なうと共にこの熱処理を流用してＴｉ層
２６のシリサイド化を行なうようにしたことである。The feature of the embodiments of FIGS. 8 to 10 is that a heat treatment for activating the implanted impurities is performed before the Ti layer 30 is formed, and this heat treatment is diverted to the silicidation of the Ti layer 26. That is what I did.
【００３４】すなわち、図８の工程では、図３の工程に
引き続いて注入不純物の活性化のための熱処理を行な
う。この結果、比較的低濃度のソース及びドレイン領域
３２及び３４と比較的高濃度のソース及びドレイン領域
３６及び３８とが得られる。また、ポリＳｉ層２４上に
はチタンシリサイド層２６ｇが得られる。このときの熱
処理は、図１６，１７で述べたようなＴｉＳｉ2 凝集が
生じない温度（９５０℃以下）で行なう。That is, in the step of FIG. 8, heat treatment for activating the implanted impurities is performed subsequent to the step of FIG. This results in relatively lightly doped source and drain regions 32 and 34 and relatively heavily doped source and drain regions 36 and 38. Further, a titanium silicide layer 26g is obtained on the poly Si layer 24. The heat treatment at this time is performed at a temperature (950 ° C. or lower) at which TiSi 2 aggregation does not occur as described in FIGS.
【００３５】次に、図９の工程では、フィールド絶縁膜
１２の上に素子孔１２Ａとシリサイド層２６ｇとサイド
スペーサ２８ａ，２８ｂとを覆ってＴｉ層３０を図４で
述べたと同様に形成する。Next, in the step of FIG. 9, a Ti layer 30 is formed on the field insulating film 12 so as to cover the element hole 12A, the silicide layer 26g, and the side spacers 28a and 28b in the same manner as described with reference to FIG.
【００３６】図１０の工程では、Ｔｉ層３０とシリサイ
ド層２６ｇ及びポリＳｉ層２４とを反応させ且つＴｉ層
３０と高濃度のソース及びドレイン領域３６及び３８と
を反応させるようにシリサイド化のための熱処理を図５
で述べたと同様に行なう。この結果、ポリＳｉ層２４上
には比較的厚いチタンシリサイド層３０ｇが形成される
と共にソース及びドレイン領域３６及び３８上には比較
的薄いチタンシリサイド層３０ｓ及び３０ｄが形成され
る。In the process of FIG. 10, for silicidation, the Ti layer 30 is reacted with the silicide layer 26g and the poly-Si layer 24 and the Ti layer 30 is reacted with the high concentration source and drain regions 36 and 38. Figure 5 shows the heat treatment of
Do the same as described in. As a result, a relatively thick titanium silicide layer 30g is formed on the poly-Si layer 24, and a relatively thin titanium silicide layer 30s and 30d is formed on the source and drain regions 36 and 38.
【００３７】この後は、図６で述べたと同様にして未反
応のＴｉを基板上面から除去する。そして、図６で述べ
たと同様にしてシリサイド層３０ｇ，３０ｓ，３０ｄに
低抵抗化のための熱処理を施す。この結果、図７に示し
たと同様のＬＤＤ構造のＭＯＳ型トランジスタが得られ
る。After that, unreacted Ti is removed from the upper surface of the substrate in the same manner as described with reference to FIG. Then, in the same manner as described with reference to FIG. 6, the silicide layers 30g, 30s, 30d are subjected to heat treatment for reducing the resistance. As a result, a MOS transistor having an LDD structure similar to that shown in FIG. 7 is obtained.
【００３８】図８〜１０の実施形態によれば、注入不純
物の活性化のための熱処理を流用してＴｉ層２６のシリ
サイド化を行なうので、独立のシリサイド化工程は、図
１０に示したもの１回だけで済む。従って、簡単な工程
で厚いシリサイド層３０ｇ及び薄いシリサイド層３０
ｓ，３０ｄが得られ、図１〜７の実施形態と同様の作用
効果が得られる。According to the embodiments of FIGS. 8 to 10, since the heat treatment for activating the implanted impurities is diverted to perform silicidation of the Ti layer 26, the independent silicidation step is the same as that shown in FIG. It only needs to be done once. Therefore, the thick silicide layer 30g and the thin silicide layer 30 can be formed by a simple process.
s, 30d are obtained, and the same effect as the embodiment of FIGS.
【００３９】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、図２の工程では、ポリＳｉ層２４及びＴｉ
層２６の積層をマスクとしてゲート絶縁膜２２をドライ
エッチングすることによりゲートパターンに従ってゲー
ト絶縁膜２２を残存させるようにしてもよい。The present invention is not limited to the above-described embodiment, but can be implemented in various modified forms. For example, in the process of FIG. 2, the poly-Si layer 24 and Ti
The gate insulating film 22 may be dry-etched using the stack of the layers 26 as a mask so that the gate insulating film 22 remains according to the gate pattern.
【００４０】[0040]
【発明の効果】以上のように、この発明によれば、ゲー
トパターニング前にシリサイド形成金属を被着した後サ
リサイドプロセスを行なうことによりゲート上にソース
及びドレイン上より厚いシリサイド層を形成するように
したので、幅が狭いポリサイド配線の抵抗を低減できる
と共にドレイン接合の特性悪化を防止できる効果が得ら
れる。As described above, according to the present invention, a silicide forming metal is deposited before gate patterning and then a salicide process is performed to form a thicker silicide layer on the gate than on the source and drain. As a result, the resistance of the narrow polycide wiring can be reduced and the deterioration of the characteristics of the drain junction can be prevented.
【００４１】その上、シリサイド化熱処理は、第１及び
第２のシリサイド形成金属層に共通に行なったり、不純
物活性化熱処理を流用したりすることで増加させなくて
済むので、工程が簡単となる利点もある。Moreover, the heat treatment for silicidation does not need to be increased by commonly performing the first and second silicide forming metal layers or diverting the heat treatment for activating impurities, so that the process is simplified. There are also advantages.
【図１】 この発明に係る半導体装置の製法におけるポ
リＳｉ層及びＴｉ層の形成工程を示す基板断面図であ
る。FIG. 1 is a substrate cross-sectional view showing a step of forming a poly Si layer and a Ti layer in a method of manufacturing a semiconductor device according to the present invention.
【図２】 図１の工程に続くゲートパターニング工程及
び第１のイオン注入工程を示す基板断面図である。FIG. 2 is a substrate cross-sectional view showing a gate patterning process and a first ion implantation process following the process of FIG.
【図３】 図２の工程に続くサイドスペーサ形成工程及
び第２のイオン注入工程を示す基板断面図である。FIG. 3 is a substrate cross-sectional view showing a side spacer forming step and a second ion implantation step following the step of FIG.
【図４】 図３の工程に続くＴｉ層の形成工程を示す基
板断面図である。FIG. 4 is a substrate cross-sectional view showing a Ti layer forming step following the step of FIG. 3;
【図５】 図４の工程に続くシリサイド化熱処理工程を
示す基板断面図である。FIG. 5 is a substrate cross-sectional view showing a silicidation heat treatment step that follows the step of FIG.
【図６】 図５の工程に続く未反応Ｔｉ除去工程及び低
抵抗化熱処理工程を示す基板断面図である。6 is a substrate cross-sectional view showing an unreacted Ti removal step and a resistance lowering heat treatment step that follow the step of FIG.
【図７】 図６の工程に続く不純物活性化熱処理工程を
示す基板断面図である。7 is a substrate cross-sectional view showing an impurity activation heat treatment step that follows the step of FIG.
【図８】 この発明の他の実施形態における不純物活性
化及びシリサイド化のための熱処理工程を示す基板断面
図である。FIG. 8 is a substrate cross-sectional view showing a heat treatment step for impurity activation and silicidation in another embodiment of the present invention.
【図９】 図８の工程に続くＴｉ層形成工程を示す基板
断面図である。9 is a substrate cross-sectional view showing a Ti layer forming step following the step of FIG.
【図１０】 図９の工程に続くシリサイド化熱処理工程
を示す基板断面図である。10 is a substrate cross-sectional view showing a silicidation heat treatment step that follows the step of FIG.
【図１１】 従来の半導体装置の製法における第１のイ
オン注入工程、サイドスペーサ形成工程及び第２のイオ
ン注入工程を示す基板断面図である。FIG. 11 is a substrate cross-sectional view showing a first ion implantation step, a side spacer forming step, and a second ion implantation step in a conventional semiconductor device manufacturing method.
【図１２】 図１１の工程に続くＴｉ層形成工程を示す
基板断面図である。12 is a substrate cross-sectional view showing a Ti layer forming step following the step of FIG.
【図１３】 図１２の工程に続くシリサイド化熱処理工
程を示す基板断面図である。13 is a substrate cross-sectional view showing a silicidation heat treatment step that follows the step of FIG.
【図１４】 図１３の工程に続く未反応Ｔｉ除去工程及
び低抵抗化熱処理工程を示す基板断面図である。14 is a substrate cross-sectional view showing an unreacted Ti removal step and a resistance lowering heat treatment step that follow the step of FIG.
【図１５】 図１４の工程に続く不純物活性化熱処理工
程を示す基板断面図である。FIG. 15 is a substrate cross-sectional view showing an impurity activation heat treatment step that follows the step of FIG.
【図１６】 熱処理に伴うＴｉＳｉ2 粒子の凝集現象を
説明するための側面図である。FIG. 16 is a side view for explaining an agglomeration phenomenon of TiSi 2 particles due to heat treatment.
【図１７】 凝集現象の線幅依存性を説明するための上
面図である。FIG. 17 is a top view for explaining the line width dependence of the aggregation phenomenon.
【図１８】 相転移の線幅依存性を説明するための上面
図である。FIG. 18 is a top view for explaining the line width dependence of the phase transition.
１０：シリコン基板、１２：フィールド絶縁膜、２２：
ゲート絶縁膜、２４：ポリＳｉ層、２６，３０：Ｔｉ
層、２６ｇ，３０ｇ，３０ｓ，３０ｄ：チタンシリサイ
ド層、２８ａ，２８ｂ：サイドスペーサ、３２：低濃度
ソース領域、３４：高濃度ソース領域、３６：低濃度ド
レイン領域、３８：高濃度ドレイン領域、Ｓ11，Ｄ11：
低濃度イオン注入領域、Ｓ12，Ｄ12：高濃度イオン注入
領域。10: Silicon substrate, 12: Field insulating film, 22:
Gate insulating film, 24: poly-Si layer, 26, 30: Ti
Layer, 26g, 30g, 30s, 30d: titanium silicide layer, 28a, 28b: side spacer, 32: low concentration source region, 34: high concentration source region, 36: low concentration drain region, 38: high concentration drain region, S 11 , D 11 :
Low concentration ion implantation region, S 12 , D 12 : High concentration ion implantation region.
Claims (2)
ールド絶縁膜を形成する工程と、 前記フィールド絶縁膜の素子孔内のシリコン表面上にゲ
ート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にポリシリコン及びシリサイド形
成金属を順次に被着した後各々の被着層をゲートパター
ンに従ってパターニングしてポリシリコン層及び第１の
シリサイド形成金属層を形成する工程と、 前記フィールド絶縁膜と、前記ゲート絶縁膜、前記ポリ
シリコン層及び前記第１のシリサイド形成金属層の積層
とをマスクとする不純物イオン注入処理により比較的低
濃度のソース及びドレイン用のイオン注入領域を形成す
る工程と、 前記ポリシリコン層及び前記第１のシリサイド形成金属
層の積層において前記ソース及びドレイン用のイオン注
入領域側の側部にそれぞれ第１及び第２のサイドスペー
サを形成する工程と、 前記フィールド絶縁膜と、前記ゲート絶縁膜、前記ポリ
シリコン層及び前記第１のシリサイド形成金属層の積層
と、前記第１及び第２のサイドスペーサとをマスクとす
る不純物イオン注入処理により比較的高濃度のソース及
びドレイン用のイオン注入領域を形成する工程と、 前記第１のシリサイド形成金属層の表面と前記高濃度の
ソース及びドレイン用のイオン注入領域の表面とに接触
するように前記フィールド絶縁膜と前記第１及び第２の
サイドスペーサとを覆って第２のシリサイド形成金属層
を形成する工程と、 前記第１及び第２のシリサイド形成金属層と前記ポリシ
リコン層とを反応させ且つ前記第２のシリサイド形成金
属層と前記高濃度のソース及びドレイン用のイオン注入
領域とを反応させるようにシリサイド化のための熱処理
を行なうことにより前記ポリシリコン層に重なる比較的
厚い第１のシリサイド層と前記高濃度のソース及びドレ
イン用のイオン注入領域にそれぞれ重なる比較的薄い第
２及び第３のシリサイド層を形成する工程と、 前記熱処理の際にシリサイド化されなかった未反応のシ
リサイド形成金属を除去する工程と、 前記第１乃至第３のシリサイド層に低抵抗化のための熱
処理を施す工程と、 前記低濃度のソース及びドレイン用のイオン注入領域と
前記高濃度のソース及びドレイン用のイオン注入領域と
に注入不純物の活性化のための熱処理を施すことにより
比較的低濃度のソース及びドレイン領域と比較的高濃度
のソース及びドレイン領域とを形成する工程とを含む半
導体装置の製法。1. A step of forming a field insulating film having an element hole on a surface of a silicon substrate; a step of forming a gate insulating film on a silicon surface in an element hole of the field insulating film; Forming a polysilicon layer and a first silicide forming metal layer by sequentially depositing polysilicon and a silicide forming metal thereon and then patterning each of the deposited layers according to a gate pattern; and the field insulating film, Forming a relatively low-concentration source and drain ion-implanted region by an impurity ion-implantation process using the gate insulating film, the polysilicon layer, and the first silicide-forming metal layer stack as a mask; In the stack of the polysilicon layer and the first silicide forming metal layer, the ion implantation region side for the source and drain Forming a first side spacer and a second side spacer on each side of the gate insulating film, a stack of the field insulating film, the gate insulating film, the polysilicon layer, and the first silicide forming metal layer; And a step of forming ion implantation regions for a source and a drain having a relatively high concentration by impurity ion implantation processing using the second side spacer as a mask, and the surface of the first silicide forming metal layer and the high concentration Forming a second silicide forming metal layer covering the field insulating film and the first and second side spacers so as to contact the surfaces of the ion implantation regions for the source and drain; And reacting the second silicide forming metal layer with the polysilicon layer, and for the second silicide forming metal layer and the high concentration source and drain. A comparatively thick first silicide layer overlapping the polysilicon layer and a high-concentration ion implantation region for the source and drain are respectively compared by performing heat treatment for silicidation so as to react with the ion implantation region. Forming second and third thin silicide layers that are relatively thin, removing unreacted silicide forming metal that has not been silicided during the heat treatment, and reducing the resistance of the first to third silicide layers. And a heat treatment for activating the implanted impurities in the low-concentration source and drain ion-implanted regions and the high-concentration source and drain ion-implanted regions. Semiconductor device including a step of forming relatively low concentration source and drain regions and relatively high concentration source and drain regions Process.
ールド絶縁膜を形成する工程と、 前記フィールド絶縁膜の素子孔内のシリコン表面上にゲ
ート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にポリシリコン及びシリサイド形
成金属を順次に被着した後各々の被着層をゲートパター
ンに従ってパターニングしてポリシリコン層及び第１の
シリサイド形成金属層を形成する工程と、 前記フィールド絶縁膜と、前記ゲート絶縁膜、前記ポリ
シリコン層及び前記第１のシリサイド形成金属層の積層
とをマスクとする不純物イオン注入処理により比較的低
濃度のソース及びドレイン用のイオン注入領域を形成す
る工程と、 前記ポリシリコン層及び前記第１のシリサイド形成金属
層の積層において前記ソース及びドレイン用のイオン注
入領域側の側部にそれぞれ第１及び第２のサイドスペー
サを形成する工程と、 前記フィールド絶縁膜と、前記ゲート絶縁膜、前記ポリ
シリコン層及び前記第１のシリサイド形成金属層の積層
と、前記第１及び第２のサイドスペーサとをマスクとす
る不純物イオン注入処理により比較的高濃度のソース及
びドレイン用のイオン注入領域を形成する工程と、 前記低濃度のソース及びドレイン用のイオン注入領域と
前記高濃度のソース及びドレイン用のイオン注入領域と
に注入不純物の活性化のための熱処理を施すことにより
比較的低濃度のソース及びドレイン領域と比較的高濃度
のソース及びドレイン領域とを形成する工程であって、
前記熱処理を流用して前記第１のシリサイド形成金属層
と前記ポリシリコン層とを反応させて前記ポリシリコン
層に重なる第１のシリサイド層を形成するものと、 前記第１のシリサイド層の表面と前記高濃度のソース及
びドレイン領域の表面とに接触するように前記フィール
ド絶縁膜及び前記第１及び第２のサイドスペーサとを覆
って第２のシリサイド形成金属層を形成する工程と、 前記第２のシリサイド形成金属層と前記第１のシリサイ
ド層及び前記ポリシリコン層とを反応させ且つ前記第２
のシリサイド形成金属層と前記高濃度のソース及びドレ
イン領域とを反応させるようにシリサイド化のための熱
処理を行なうことにより前記第１のシリサイド層を吸収
し且つ前記ポリシリコン層に重なる比較的厚い第２のシ
リサイド層と前記高濃度のソース及びドレイン領域にそ
れぞれ重なる比較的薄い第３及び第４のシリサイド層と
を形成する工程と、 前記シリサイド化のための熱処理の際にシリサイド化さ
れなかった未反応のシリサイド形成金属を除去する工程
と、 前記第２乃至第４のシリサイド層に低抵抗化のための熱
処理を施す工程とを含む半導体装置の製法。2. A step of forming a field insulating film having an element hole on the surface of a silicon substrate; a step of forming a gate insulating film on the silicon surface in the element hole of the field insulating film; Forming a polysilicon layer and a first silicide forming metal layer by sequentially depositing polysilicon and a silicide forming metal thereon and then patterning each of the deposited layers according to a gate pattern; and the field insulating film, Forming a relatively low-concentration source and drain ion-implanted region by an impurity ion-implantation process using the gate insulating film, the polysilicon layer, and the first silicide-forming metal layer stack as a mask; In the stack of the polysilicon layer and the first silicide forming metal layer, the ion implantation region side for the source and drain Forming a first side spacer and a second side spacer on each side of the gate insulating film, a stack of the field insulating film, the gate insulating film, the polysilicon layer, and the first silicide forming metal layer; And forming a relatively high concentration ion implantation region for the source and drain by an impurity ion implantation process using the second side spacer as a mask, and the ion implantation region for the low concentration source and drain and the high concentration region. A step of forming a relatively low-concentration source and drain region and a relatively high-concentration source and drain region by performing heat treatment for activating the implanted impurities on the high-concentration source and drain ion-implanted regions. There
Applying the heat treatment to react the first silicide forming metal layer with the polysilicon layer to form a first silicide layer overlapping the polysilicon layer; and a surface of the first silicide layer. Forming a second silicide forming metal layer covering the field insulating film and the first and second side spacers so as to contact the surfaces of the high concentration source and drain regions; Reacting the silicide forming metal layer with the first silicide layer and the polysilicon layer and
A relatively thick first layer that absorbs the first silicide layer and overlaps the polysilicon layer by performing a heat treatment for silicidation so that the silicide forming metal layer and the high concentration source and drain regions react with each other. Second silicide layer and relatively thin third and fourth silicide layers that overlap the high-concentration source and drain regions, respectively, and the unsilicided non-silicided layer during the heat treatment for silicidation. A method of manufacturing a semiconductor device, comprising: a step of removing a silicide forming metal in a reaction; and a step of subjecting the second to fourth silicide layers to a heat treatment for reducing a resistance.
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|---|---|---|---|
| JP04204596A JP3477976B2 (en) | 1996-02-05 | 1996-02-05 | Semiconductor device manufacturing method |
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001514448A (en) * | 1997-08-25 | 2001-09-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Reduction of charge loss in nonvolatile memory cells by phosphorus implantation into PECVD nitride / oxynitride film |
| KR100690923B1 (en) * | 2005-09-15 | 2007-03-09 | 삼성전자주식회사 | Metal silicide film forming method and semiconductor device manufacturing method using same |
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|---|---|---|---|---|
| KR100669105B1 (en) | 2005-08-03 | 2007-01-16 | 삼성전자주식회사 | Semiconductor device and manufacturing method thereof |
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1996
- 1996-02-05 JP JP04204596A patent/JP3477976B2/en not_active Expired - Fee Related
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