JPH09213957A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH09213957A JPH09213957A JP4204596A JP4204596A JPH09213957A JP H09213957 A JPH09213957 A JP H09213957A JP 4204596 A JP4204596 A JP 4204596A JP 4204596 A JP4204596 A JP 4204596A JP H09213957 A JPH09213957 A JP H09213957A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ＬＤＤ構造のＭＯＳ型トランジスタの製法に
おいて、簡単な工程で細線抵抗の低減と接合特性の悪化
防止とを図る。 【解決手段】 シリコン基板１０の表面でフィールド絶
縁膜１２の素子孔内にゲート絶縁膜２２を介してポリＳ
ｉ層及びＴｉ層を順次に被着し、パターニングしてゲー
ト用のポリＳｉ層２４及びＴｉ層を得た後、膜１２とゲ
ート部とをマスクとする低濃度の不純物イオン注入、ゲ
ート部の両側でのサイドスペーサ２８ａ，２８ｂの形成
及び膜１２とゲート部とをマスクとする高濃度の不純物
イオン注入を順次に行なう。基板上面にＴｉ層を被着し
た後シリサイド化熱処理を行なって厚いシリサイド層３
０ｇと薄いシリサイド層３０ｓ，３０ｄとを得、未反応
のＴｉ層を除去する。層３０ｇ，３０ｓ，３０ｄに低抵
抗化熱処理を施した後注入不純物活性化熱処理を行なっ
てソース領域３２，３６とドレイン領域３４，３８とを
得る。
おいて、簡単な工程で細線抵抗の低減と接合特性の悪化
防止とを図る。 【解決手段】 シリコン基板１０の表面でフィールド絶
縁膜１２の素子孔内にゲート絶縁膜２２を介してポリＳ
ｉ層及びＴｉ層を順次に被着し、パターニングしてゲー
ト用のポリＳｉ層２４及びＴｉ層を得た後、膜１２とゲ
ート部とをマスクとする低濃度の不純物イオン注入、ゲ
ート部の両側でのサイドスペーサ２８ａ，２８ｂの形成
及び膜１２とゲート部とをマスクとする高濃度の不純物
イオン注入を順次に行なう。基板上面にＴｉ層を被着し
た後シリサイド化熱処理を行なって厚いシリサイド層３
０ｇと薄いシリサイド層３０ｓ，３０ｄとを得、未反応
のＴｉ層を除去する。層３０ｇ，３０ｓ，３０ｄに低抵
抗化熱処理を施した後注入不純物活性化熱処理を行なっ
てソース領域３２，３６とドレイン領域３４，３８とを
得る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
法に関し、特にＬＤＤ(Lightly Doped Drain) 構造のＭ
ＯＳ型トランジスタをサリサイドプロセスにより製造す
る際にゲートパターニング前にシリサイド形成金属を被
着することによりソース及びドレイン上に比べてゲート
上で厚いシリサイド層を形成可能としたものである。
法に関し、特にＬＤＤ(Lightly Doped Drain) 構造のＭ
ＯＳ型トランジスタをサリサイドプロセスにより製造す
る際にゲートパターニング前にシリサイド形成金属を被
着することによりソース及びドレイン上に比べてゲート
上で厚いシリサイド層を形成可能としたものである。
【０００２】
【従来の技術】従来、サリサイドプロセスによりＬＤＤ
構造のＭＯＳ型トランジスタを製造する方法としては、
図１１〜１５に示すものが提案されている。
構造のＭＯＳ型トランジスタを製造する方法としては、
図１１〜１５に示すものが提案されている。
【０００３】図１１の工程では、シリコン基板１０の表
面に素子孔１２Ａを有するフィールド絶縁膜１２を形成
した後、素子孔１２Ａ内のシリコン表面にゲート絶縁膜
１４を形成する。そして、ゲート絶縁膜１４の上にゲー
トパターンに従ってポリＳｉ（シリコン）層１６を形成
した後、フィールド絶縁膜１２とゲート絶縁膜１４及び
ポリＳｉ層１６の積層とをマスクとして導電型決定不純
物のイオン注入処理を行なうことにより比較的低濃度の
ソース及びドレイン用のイオン注入領域Ｓ11，Ｄ11を形
成する。
面に素子孔１２Ａを有するフィールド絶縁膜１２を形成
した後、素子孔１２Ａ内のシリコン表面にゲート絶縁膜
１４を形成する。そして、ゲート絶縁膜１４の上にゲー
トパターンに従ってポリＳｉ（シリコン）層１６を形成
した後、フィールド絶縁膜１２とゲート絶縁膜１４及び
ポリＳｉ層１６の積層とをマスクとして導電型決定不純
物のイオン注入処理を行なうことにより比較的低濃度の
ソース及びドレイン用のイオン注入領域Ｓ11，Ｄ11を形
成する。
【０００４】次に、ポリＳｉ層１６においてイオン注入
領域Ｓ11，Ｄ11側の側部にそれぞれシリコンオキサイド
等のサイドスペーサ１８ａ，１８ｂを形成し、このとき
のエッチング処理を流用してゲート絶縁膜１４をイオン
注入領域Ｓ11，Ｄ11上で除去する。そして、フィールド
絶縁膜１２とゲート絶縁膜１４及びポリＳｉ層１６の積
層とゲート絶縁膜１４及びサイドスペーサ１８ａ，１８
ｂの積層とをマスクとして導電型決定不純物のイオン注
入処理を行なうことにより比較的高濃度のソース及びド
レイン用のイオン注入領域Ｓ12，Ｄ12を形成する。
領域Ｓ11，Ｄ11側の側部にそれぞれシリコンオキサイド
等のサイドスペーサ１８ａ，１８ｂを形成し、このとき
のエッチング処理を流用してゲート絶縁膜１４をイオン
注入領域Ｓ11，Ｄ11上で除去する。そして、フィールド
絶縁膜１２とゲート絶縁膜１４及びポリＳｉ層１６の積
層とゲート絶縁膜１４及びサイドスペーサ１８ａ，１８
ｂの積層とをマスクとして導電型決定不純物のイオン注
入処理を行なうことにより比較的高濃度のソース及びド
レイン用のイオン注入領域Ｓ12，Ｄ12を形成する。
【０００５】図１２の工程では、フィールド絶縁膜１２
の上に素子孔１２ＡとポリＳｉ層１６とサイドスペーサ
１８ａ，１８ｂとを覆ってＴｉ層２０を形成する。
の上に素子孔１２ＡとポリＳｉ層１６とサイドスペーサ
１８ａ，１８ｂとを覆ってＴｉ層２０を形成する。
【０００６】図１３の工程では、Ｔｉ層２０とポリＳｉ
層１６とを反応させ且つＴｉ層２０とイオン注入領域Ｓ
12，Ｄ12とを反応させるようにシリサイド化のための熱
処理を行なうことによりポリＳｉ層１６に重なるチタン
シリサイド層２０ｇとイオン注入領域Ｓ12，Ｄ12にそれ
ぞれ重なるチタンシリサイド層２０ｓ，２０ｄとを形成
する。この場合、熱処理は、５００℃以上７００〜８０
０℃以下の比較的低温で行なわれる。シリサイド層２０
ｇ，２０ｓ，２０ｄは、底心斜方晶系（粒径＜１［μ
ｍ］）であり、６０［μΩｃｍ］程度の抵抗率を有す
る。
層１６とを反応させ且つＴｉ層２０とイオン注入領域Ｓ
12，Ｄ12とを反応させるようにシリサイド化のための熱
処理を行なうことによりポリＳｉ層１６に重なるチタン
シリサイド層２０ｇとイオン注入領域Ｓ12，Ｄ12にそれ
ぞれ重なるチタンシリサイド層２０ｓ，２０ｄとを形成
する。この場合、熱処理は、５００℃以上７００〜８０
０℃以下の比較的低温で行なわれる。シリサイド層２０
ｇ，２０ｓ，２０ｄは、底心斜方晶系（粒径＜１［μ
ｍ］）であり、６０［μΩｃｍ］程度の抵抗率を有す
る。
【０００７】図１４の工程では、図１３の工程でシリサ
イド化しなかった未反応のＴｉを基板上面から除去す
る。これは、次の工程で未反応のＴｉがサイドスペーサ
１８ａ，１８ｂ上に拡散したシリコンと反応してシリサ
イド化し、ゲートとソース又はドレインとが短絡するの
を防ぐためである。この後、シリサイド層２０ｇ，２０
ｓ，２０ｄに低抵抗化のための熱処理を施す。このとき
の熱処理は、７００〜８００℃以上の比較的高温で行な
われる。シリサイド層２０ｇ，２０ｓ，２０ｄは、面心
斜方晶系（粒径＜１〜５［μｍ］）となり、１５〜２０
［μΩｃｍ］程度の抵抗率となる。
イド化しなかった未反応のＴｉを基板上面から除去す
る。これは、次の工程で未反応のＴｉがサイドスペーサ
１８ａ，１８ｂ上に拡散したシリコンと反応してシリサ
イド化し、ゲートとソース又はドレインとが短絡するの
を防ぐためである。この後、シリサイド層２０ｇ，２０
ｓ，２０ｄに低抵抗化のための熱処理を施す。このとき
の熱処理は、７００〜８００℃以上の比較的高温で行な
われる。シリサイド層２０ｇ，２０ｓ，２０ｄは、面心
斜方晶系（粒径＜１〜５［μｍ］）となり、１５〜２０
［μΩｃｍ］程度の抵抗率となる。
【０００８】図１５の工程では、イオン注入領域Ｓ11，
Ｓ12，Ｄ11，Ｄ12に注入不純物の活性化のための熱処理
を施すことにより領域Ｓ11及びＤ11にそれぞれ対応した
比較的低濃度のソース及びドレイン領域２２及び２４と
領域Ｓ12及びＤ12にそれぞれ対応した比較的高濃度のソ
ース及びドレイン領域２６及び２８とを形成する。
Ｓ12，Ｄ11，Ｄ12に注入不純物の活性化のための熱処理
を施すことにより領域Ｓ11及びＤ11にそれぞれ対応した
比較的低濃度のソース及びドレイン領域２２及び２４と
領域Ｓ12及びＤ12にそれぞれ対応した比較的高濃度のソ
ース及びドレイン領域２６及び２８とを形成する。
【０００９】
【発明が解決しようとする課題】上記した従来技術によ
ると、シリサイド化する線幅が約１［μｍ］より狭くな
ると、凝集現象及び相転移不良によりシリサイド層の低
抵抗化が阻害される不都合がある。
ると、シリサイド化する線幅が約１［μｍ］より狭くな
ると、凝集現象及び相転移不良によりシリサイド層の低
抵抗化が阻害される不都合がある。
【００１０】図１６（Ａ）は、チタンシリサイド（Ｔｉ
Ｓｉ2 ）の粒子ＧＲを含むシリサイド層を側面から見た
ものである。このようなシリサイド層に過剰な熱処理を
施すと、粒子ＧＲは、図１６（Ｂ）に示すように粒径が
大きくなると共に表面張力により丸くなる。このときの
粒子ＧＲの平面配置は、図１７（Ａ）又は（Ｂ）に示す
ようになる。図１７（Ａ）は、シリサイド層の線幅Ｗ1
が比較的大きい場合であり、粒子ＧＲが粒界で接触を保
っているので、シリサイド層の抵抗上昇はさほど大きく
ない。図１７（Ｂ）は、シリサイド層の線幅Ｗ2 が比較
的小さい場合であり、粒子ＧＲ間が分断されているの
で、抵抗上昇が大きい。なお、図１７（Ａ），（Ｂ）に
おいて、Ｓは、シリコン表面を示す。
Ｓｉ2 ）の粒子ＧＲを含むシリサイド層を側面から見た
ものである。このようなシリサイド層に過剰な熱処理を
施すと、粒子ＧＲは、図１６（Ｂ）に示すように粒径が
大きくなると共に表面張力により丸くなる。このときの
粒子ＧＲの平面配置は、図１７（Ａ）又は（Ｂ）に示す
ようになる。図１７（Ａ）は、シリサイド層の線幅Ｗ1
が比較的大きい場合であり、粒子ＧＲが粒界で接触を保
っているので、シリサイド層の抵抗上昇はさほど大きく
ない。図１７（Ｂ）は、シリサイド層の線幅Ｗ2 が比較
的小さい場合であり、粒子ＧＲ間が分断されているの
で、抵抗上昇が大きい。なお、図１７（Ａ），（Ｂ）に
おいて、Ｓは、シリコン表面を示す。
【００１１】一方、底斜方晶系から面心斜方晶系への相
転移は、低抵抗化のための熱処理において図１８で黒丸
を付して示すような粒界を面心発生の核として発生す
る。図１８においてＧＲはＴｉＳｉ2 の粒子を示す。図
１８（Ａ）に示すように線幅Ｗ 1 が大きい場合は相転移
不良が少ないが、図１８（Ｂ）に示すように線幅Ｗ2 が
狭いと、粒界が出来にくく、相転移不良が発生しやすい
ため、低抵抗化が十分でない。
転移は、低抵抗化のための熱処理において図１８で黒丸
を付して示すような粒界を面心発生の核として発生す
る。図１８においてＧＲはＴｉＳｉ2 の粒子を示す。図
１８（Ａ）に示すように線幅Ｗ 1 が大きい場合は相転移
不良が少ないが、図１８（Ｂ）に示すように線幅Ｗ2 が
狭いと、粒界が出来にくく、相転移不良が発生しやすい
ため、低抵抗化が十分でない。
【００１２】線幅が小さく、しかも抵抗が小さいシリサ
イド層を実現するには、図１２の工程で形成するＴｉ層
２０を厚くすればよい。しかし、このようにすると、シ
リサイド層２０ｇのみならず、シリサイド層２０ｓ，２
０ｄも厚くなり、特にシリサイド層２０ｄについてはド
レイン接合のリーク特性の悪化を招く不都合がある。
イド層を実現するには、図１２の工程で形成するＴｉ層
２０を厚くすればよい。しかし、このようにすると、シ
リサイド層２０ｇのみならず、シリサイド層２０ｓ，２
０ｄも厚くなり、特にシリサイド層２０ｄについてはド
レイン接合のリーク特性の悪化を招く不都合がある。
【００１３】このような不都合をなくすには、ゲート上
とソース及びドレイン上とで厚さを異にしてシリサイド
層を形成すればよい。従来、ゲート上とソース及びドレ
イン上とで厚さを異にしてシリサイド層を形成する技術
としては、例えば特開平５−１１４７２６号公報、特開
平７−７４１２８号公報、特開平７−１３５３１７号公
報等に記載されたものが知られている。
とソース及びドレイン上とで厚さを異にしてシリサイド
層を形成すればよい。従来、ゲート上とソース及びドレ
イン上とで厚さを異にしてシリサイド層を形成する技術
としては、例えば特開平５−１１４７２６号公報、特開
平７−７４１２８号公報、特開平７−１３５３１７号公
報等に記載されたものが知られている。
【００１４】特開平５−１１４７２６号公報に記載され
た技術は、ゲートパターニング前にスパッタ法でゲート
用のモリブデンシリサイドを被着すると共にソース及び
ドレインに対してはチタンを用いたサリサイドプロセス
を適用するものである。この技術を採用すると、チタン
以外にモリブデンシリサイドを用意する必要があり、工
程が複雑化する。
た技術は、ゲートパターニング前にスパッタ法でゲート
用のモリブデンシリサイドを被着すると共にソース及び
ドレインに対してはチタンを用いたサリサイドプロセス
を適用するものである。この技術を採用すると、チタン
以外にモリブデンシリサイドを用意する必要があり、工
程が複雑化する。
【００１５】特開平７−７４１２８号公報に記載された
技術は、ゲートを酸化物層でマスクした状態でソース及
びドレイン上に窒化物層を形成した後マスク用の酸化物
層を除去してからチタンを用いたサリサイドプロセスを
適用するものである。この技術は、ゲート上ではチタン
をポリシリコンと反応させて厚いシリサイド層を形成す
ると共にソース及びドレイン上ではチタンを窒化物を介
してシリコンと反応させて薄いシリサイド層を形成する
ものである。この技術を採用すると、シリサイド化工程
は１回で済むが、マスクの形成・除去工程を追加する必
要があり、工程数が増大する。
技術は、ゲートを酸化物層でマスクした状態でソース及
びドレイン上に窒化物層を形成した後マスク用の酸化物
層を除去してからチタンを用いたサリサイドプロセスを
適用するものである。この技術は、ゲート上ではチタン
をポリシリコンと反応させて厚いシリサイド層を形成す
ると共にソース及びドレイン上ではチタンを窒化物を介
してシリコンと反応させて薄いシリサイド層を形成する
ものである。この技術を採用すると、シリサイド化工程
は１回で済むが、マスクの形成・除去工程を追加する必
要があり、工程数が増大する。
【００１６】特開平７−１３５３１７号公報に記載され
た技術は、ゲートをシリコン窒化物でマスクした状態で
ソース及びドレイン上に酸化物層を形成した後シリコン
窒化物層を除去してから１回目のサリサイドプロセスを
ゲートに適用し、ソース及びドレイン上の酸化物を除去
した後２回目のサリサイドプロセスをソース及びドレイ
ンに適用するものである。この技術を採用すると、シリ
サイド工程が２回になると共にマスクの形成・除去工程
を追加する必要があり、工程数が増大する。
た技術は、ゲートをシリコン窒化物でマスクした状態で
ソース及びドレイン上に酸化物層を形成した後シリコン
窒化物層を除去してから１回目のサリサイドプロセスを
ゲートに適用し、ソース及びドレイン上の酸化物を除去
した後２回目のサリサイドプロセスをソース及びドレイ
ンに適用するものである。この技術を採用すると、シリ
サイド工程が２回になると共にマスクの形成・除去工程
を追加する必要があり、工程数が増大する。
【００１７】この発明の目的は、簡単な工程で細線抵抗
の低減と接合特性の悪化防止とを図ることができる新規
な半導体装置の製法を提供することにある。
の低減と接合特性の悪化防止とを図ることができる新規
な半導体装置の製法を提供することにある。
【００１８】
【課題を解決するための手段】この発明に係る半導体装
置の製法は、シリコン基板の表面に素子孔を有するフィ
ールド絶縁膜を形成する工程と、前記フィールド絶縁膜
の素子孔内のシリコン表面上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上にポリシリコン及びシリ
サイド形成金属を順次に被着した後各々の被着層をゲー
トパターンに従ってパターニングしてポリシリコン層及
び第１のシリサイド形成金属層を形成する工程と、前記
フィールド絶縁膜と、前記ゲート絶縁膜、前記ポリシリ
コン層及び前記第１のシリサイド形成金属層の積層とを
マスクとする不純物イオン注入処理により比較的低濃度
のソース及びドレイン用のイオン注入領域を形成する工
程と、前記ポリシリコン層及び前記第１のシリサイド形
成金属層の積層において前記ソース及びドレイン用のイ
オン注入領域側の側部にそれぞれ第１及び第２のサイド
スペーサを形成する工程と、前記フィールド絶縁膜と、
前記ゲート絶縁膜、前記ポリシリコン層及び前記第１の
シリサイド形成金属層の積層と、前記第１及び第２のサ
イドスペーサとをマスクとする不純物イオン注入処理に
より比較的高濃度のソース及びドレイン用のイオン注入
領域を形成する工程と、前記第１のシリサイド形成金属
層の表面と前記高濃度のソース及びドレイン用のイオン
注入領域の表面とに接触するように前記フィールド絶縁
膜と前記第１及び第２のサイドスペーサとを覆って第２
のシリサイド形成金属層を形成する工程と、前記第１及
び第２のシリサイド形成金属層と前記ポリシリコン層と
を反応させ且つ前記第２のシリサイド形成金属層と前記
高濃度のソース及びドレイン用のイオン注入領域とを反
応させるようにシリサイド化のための熱処理を行なうこ
とにより前記ポリシリコン層に重なる比較的厚い第１の
シリサイド層と前記高濃度のソース及びドレイン用のイ
オン注入領域にそれぞれ重なる比較的薄い第２及び第３
のシリサイド層を形成する工程と、前記熱処理の際にシ
リサイド化されなかった未反応のシリサイド形成金属を
除去する工程と、前記第１乃至第３のシリサイド層に低
抵抗化のための熱処理を施す工程と、前記低濃度のソー
ス及びドレイン用のイオン注入領域と前記高濃度のソー
ス及びドレイン用のイオン注入領域とに注入不純物の活
性化のための熱処理を施すことにより比較的低濃度のソ
ース及びドレイン領域と比較的高濃度のソース及びドレ
イン領域とを形成する工程とを含むものである。
置の製法は、シリコン基板の表面に素子孔を有するフィ
ールド絶縁膜を形成する工程と、前記フィールド絶縁膜
の素子孔内のシリコン表面上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上にポリシリコン及びシリ
サイド形成金属を順次に被着した後各々の被着層をゲー
トパターンに従ってパターニングしてポリシリコン層及
び第１のシリサイド形成金属層を形成する工程と、前記
フィールド絶縁膜と、前記ゲート絶縁膜、前記ポリシリ
コン層及び前記第１のシリサイド形成金属層の積層とを
マスクとする不純物イオン注入処理により比較的低濃度
のソース及びドレイン用のイオン注入領域を形成する工
程と、前記ポリシリコン層及び前記第１のシリサイド形
成金属層の積層において前記ソース及びドレイン用のイ
オン注入領域側の側部にそれぞれ第１及び第２のサイド
スペーサを形成する工程と、前記フィールド絶縁膜と、
前記ゲート絶縁膜、前記ポリシリコン層及び前記第１の
シリサイド形成金属層の積層と、前記第１及び第２のサ
イドスペーサとをマスクとする不純物イオン注入処理に
より比較的高濃度のソース及びドレイン用のイオン注入
領域を形成する工程と、前記第１のシリサイド形成金属
層の表面と前記高濃度のソース及びドレイン用のイオン
注入領域の表面とに接触するように前記フィールド絶縁
膜と前記第１及び第２のサイドスペーサとを覆って第２
のシリサイド形成金属層を形成する工程と、前記第１及
び第２のシリサイド形成金属層と前記ポリシリコン層と
を反応させ且つ前記第２のシリサイド形成金属層と前記
高濃度のソース及びドレイン用のイオン注入領域とを反
応させるようにシリサイド化のための熱処理を行なうこ
とにより前記ポリシリコン層に重なる比較的厚い第１の
シリサイド層と前記高濃度のソース及びドレイン用のイ
オン注入領域にそれぞれ重なる比較的薄い第２及び第３
のシリサイド層を形成する工程と、前記熱処理の際にシ
リサイド化されなかった未反応のシリサイド形成金属を
除去する工程と、前記第１乃至第３のシリサイド層に低
抵抗化のための熱処理を施す工程と、前記低濃度のソー
ス及びドレイン用のイオン注入領域と前記高濃度のソー
ス及びドレイン用のイオン注入領域とに注入不純物の活
性化のための熱処理を施すことにより比較的低濃度のソ
ース及びドレイン領域と比較的高濃度のソース及びドレ
イン領域とを形成する工程とを含むものである。
【００１９】この発明の製法によれば、第１のシリサイ
ド形成金属層を有するゲート積層をマスクとして低濃度
及び高濃度の不純物イオン注入処理を行なった後、第２
のシリサイド形成金属層を形成し、第１及び第２のシリ
サイド形成金属層にシリサイド化のための熱処理を施す
ようにしたので、ゲート上の第１のシリサイド層は、ソ
ース及びドレイン上の第２及び第３のシリサイド層に比
べて厚く形成される。また、シリサイド化熱処理は、第
１及び第２のシリサイド形成金属層に共通に行なわれる
ので、１回で済む。
ド形成金属層を有するゲート積層をマスクとして低濃度
及び高濃度の不純物イオン注入処理を行なった後、第２
のシリサイド形成金属層を形成し、第１及び第２のシリ
サイド形成金属層にシリサイド化のための熱処理を施す
ようにしたので、ゲート上の第１のシリサイド層は、ソ
ース及びドレイン上の第２及び第３のシリサイド層に比
べて厚く形成される。また、シリサイド化熱処理は、第
１及び第２のシリサイド形成金属層に共通に行なわれる
ので、１回で済む。
【００２０】この発明の製法にあっては、注入不純物の
活性化のための熱処理を、低抵抗化のための熱処理の後
にする代りに、第２のシリサイド形成金属層を形成する
前に行なうようにしてもよい。このようにした場合、注
入不純物の活性化のための熱処理を流用して第１のシリ
サイド形成金属層とポリシリコン層とを反応させてシリ
サイド層Ａを形成する。そして、第２のシリサイド形成
金属層を形成した後のシリサイド化熱処理では、シリサ
イド層Ａを吸収するようにシリサイド層Ｂを形成すると
共にソース及びドレイン上にはそれぞれシリサイド層Ｃ
及びＤを形成する。
活性化のための熱処理を、低抵抗化のための熱処理の後
にする代りに、第２のシリサイド形成金属層を形成する
前に行なうようにしてもよい。このようにした場合、注
入不純物の活性化のための熱処理を流用して第１のシリ
サイド形成金属層とポリシリコン層とを反応させてシリ
サイド層Ａを形成する。そして、第２のシリサイド形成
金属層を形成した後のシリサイド化熱処理では、シリサ
イド層Ａを吸収するようにシリサイド層Ｂを形成すると
共にソース及びドレイン上にはそれぞれシリサイド層Ｃ
及びＤを形成する。
【００２１】このような製法によれば、ゲート上のシリ
サイド層Ｂは、ソース及びドレイン上のシリサイド層Ｃ
及びＤに比べて厚く形成される。また、シリサイド化工
程は２回となるが、そのうちの１回は注入不純物の活性
化のための熱処理が流用されるので、実質的な工程増加
とはならない。
サイド層Ｂは、ソース及びドレイン上のシリサイド層Ｃ
及びＤに比べて厚く形成される。また、シリサイド化工
程は２回となるが、そのうちの１回は注入不純物の活性
化のための熱処理が流用されるので、実質的な工程増加
とはならない。
【００２２】
【発明の実施の形態】図１〜７は、この発明に係る半導
体装置の製法を示すもので、各々の図に対応する工程
（１）〜（７）を順次に説明する。
体装置の製法を示すもので、各々の図に対応する工程
（１）〜（７）を順次に説明する。
【００２３】（１）シリコン基板１０の表面に周知の選
択酸化法により素子孔１２Ａを有するフィールド絶縁膜
１２を形成した後、例えば熱酸化法により素子孔１２Ａ
内のシリコン表面にゲート絶縁膜２２を形成する。そし
て、絶縁膜１２，２２を覆ってポリＳｉ層２４及びＴｉ
層２６を順次に形成する。ポリＳｉ層２４は、一例とし
てＣＶＤ（ケミカル・ベーパー・デポジション）法によ
り２００［ｎｍ］の厚さに形成する。Ｔｉ層２６は、一
例としてスパッタ法により３０［ｎｍ］の厚さに形成す
る。
択酸化法により素子孔１２Ａを有するフィールド絶縁膜
１２を形成した後、例えば熱酸化法により素子孔１２Ａ
内のシリコン表面にゲート絶縁膜２２を形成する。そし
て、絶縁膜１２，２２を覆ってポリＳｉ層２４及びＴｉ
層２６を順次に形成する。ポリＳｉ層２４は、一例とし
てＣＶＤ（ケミカル・ベーパー・デポジション）法によ
り２００［ｎｍ］の厚さに形成する。Ｔｉ層２６は、一
例としてスパッタ法により３０［ｎｍ］の厚さに形成す
る。
【００２４】（２）次に、周知のホトリソグラフィ及び
ドライエッチング処理によりゲートパターニングを行な
う。すなわち、所望のゲートパターンに従って形成され
たレジスト層をマスクとして図１のポリＳｉ層２４及び
Ｔｉ層２６の積層をドライエッチングすることにより図
２に示すようにゲートパターンに従ってポリＳｉ層２４
及びＴｉ層２６を残存させる。そして、フィールド絶縁
膜１２と、ポリＳｉ層２４及びＴｉ層２６の積層とをマ
スクとし且つゲート絶縁膜２２を介して導電型決定不純
物のイオン注入処理を行なうことにより比較的低濃度の
ソース及びドレイン用のイオン注入領域Ｓ11，Ｄ11を形
成する。
ドライエッチング処理によりゲートパターニングを行な
う。すなわち、所望のゲートパターンに従って形成され
たレジスト層をマスクとして図１のポリＳｉ層２４及び
Ｔｉ層２６の積層をドライエッチングすることにより図
２に示すようにゲートパターンに従ってポリＳｉ層２４
及びＴｉ層２６を残存させる。そして、フィールド絶縁
膜１２と、ポリＳｉ層２４及びＴｉ層２６の積層とをマ
スクとし且つゲート絶縁膜２２を介して導電型決定不純
物のイオン注入処理を行なうことにより比較的低濃度の
ソース及びドレイン用のイオン注入領域Ｓ11，Ｄ11を形
成する。
【００２５】（３）ポリＳｉ層２４及びＴｉ層２６の積
層においてイオン注入領域Ｓ11，Ｄ11側の側部にそれぞ
れサイドスペーサ２８ａ，２８ｂを形成する。このため
には、一例として、処理温度の低い（５００℃以下）プ
ラズマＣＶＤ法によりシリコンオキサイド又はシリコン
ナイトライドを堆積した後その堆積層をエッチバック
し、堆積層の残存部をサイドスペーサ２８ａ，２８ｂと
する。この場合、サスドスペーサ２８ａ，２８ｂを形成
する際のエッチバック処理によりゲート絶縁膜２２をエ
ッチングしてポリＳｉ層２４及びサイドスペーサ２８
ａ，２８ｂの下に絶縁膜２２を残存させる。
層においてイオン注入領域Ｓ11，Ｄ11側の側部にそれぞ
れサイドスペーサ２８ａ，２８ｂを形成する。このため
には、一例として、処理温度の低い（５００℃以下）プ
ラズマＣＶＤ法によりシリコンオキサイド又はシリコン
ナイトライドを堆積した後その堆積層をエッチバック
し、堆積層の残存部をサイドスペーサ２８ａ，２８ｂと
する。この場合、サスドスペーサ２８ａ，２８ｂを形成
する際のエッチバック処理によりゲート絶縁膜２２をエ
ッチングしてポリＳｉ層２４及びサイドスペーサ２８
ａ，２８ｂの下に絶縁膜２２を残存させる。
【００２６】次に、フィールド絶縁膜１２と、ゲート絶
縁膜２２、ポリＳｉ層２４及びＴｉ層２６の積層と、ゲ
ート絶縁膜２２及びサイドスペーサ２８ａ，２８ｂの積
層とをマスクとして導電型決定不純物のイオン注入処理
を行なうことにより比較的高濃度のソース及びドレイン
用のイオン注入領域Ｓ12，Ｄ12を形成する。
縁膜２２、ポリＳｉ層２４及びＴｉ層２６の積層と、ゲ
ート絶縁膜２２及びサイドスペーサ２８ａ，２８ｂの積
層とをマスクとして導電型決定不純物のイオン注入処理
を行なうことにより比較的高濃度のソース及びドレイン
用のイオン注入領域Ｓ12，Ｄ12を形成する。
【００２７】（４）フィールド絶縁膜１２の上に素子孔
１２ＡとＴｉ層２６とサイドスペーサ２８ａ，２８ｂと
を覆ってＴｉ層３０を形成する。Ｔｉ層３０は、一例と
してスパッタ法により３０［ｎｍ］の厚さに形成する。
この結果、ポリＳｉ層２４上でのＴｉの厚さは６０［ｎ
ｍ］となり、ソース及びドレイン用のイオン注入領域Ｓ
12，Ｄ12上のＴｉの厚さ３０［ｎｍ］より厚くなる。
１２ＡとＴｉ層２６とサイドスペーサ２８ａ，２８ｂと
を覆ってＴｉ層３０を形成する。Ｔｉ層３０は、一例と
してスパッタ法により３０［ｎｍ］の厚さに形成する。
この結果、ポリＳｉ層２４上でのＴｉの厚さは６０［ｎ
ｍ］となり、ソース及びドレイン用のイオン注入領域Ｓ
12，Ｄ12上のＴｉの厚さ３０［ｎｍ］より厚くなる。
【００２８】（５）Ｔｉ層２６，３０とポリＳｉ層２４
とを反応させ且つＴｉ層３０とソース及びドレイン用の
イオン注入領域Ｓ12，Ｄ12と反応させるようにシリサイ
ド化のための熱処理を行なう。この熱処理は、底心斜方
晶系のシリサイドを得るために比較的低温で（サイドス
ペーサ上にて短絡が生じない条件で）行なわれるもの
で、一例として６５０℃３０秒間のランプアニール処理
とする。この結果、ポリＳｉ層２４上には比較的厚いチ
タンシリサイド層３０ｇが形成されると共にイオン注入
領域Ｓ12，Ｄ12上には比較的薄いチタンシリサイド層３
０ｓ，３０ｄがそれぞれ形成される。このとき、Ｔｉ層
２６，３０は、１回の熱処理でシリサイド層３０ｇとな
るので、処理が簡単である。
とを反応させ且つＴｉ層３０とソース及びドレイン用の
イオン注入領域Ｓ12，Ｄ12と反応させるようにシリサイ
ド化のための熱処理を行なう。この熱処理は、底心斜方
晶系のシリサイドを得るために比較的低温で（サイドス
ペーサ上にて短絡が生じない条件で）行なわれるもの
で、一例として６５０℃３０秒間のランプアニール処理
とする。この結果、ポリＳｉ層２４上には比較的厚いチ
タンシリサイド層３０ｇが形成されると共にイオン注入
領域Ｓ12，Ｄ12上には比較的薄いチタンシリサイド層３
０ｓ，３０ｄがそれぞれ形成される。このとき、Ｔｉ層
２６，３０は、１回の熱処理でシリサイド層３０ｇとな
るので、処理が簡単である。
【００２９】（６）図５の処理でシリサイド化しなかっ
た未反応のＴｉを基板上面から除去する。このために
は、一例としてＨ2 ＳＯ4 及びＨ2 Ｏ2 を含むエッチャ
ントを用いてウェットエッチングを行なう。この後、シ
リサイド層３０ｇ，３０ｓ，３０ｄに低抵抗化のための
熱処理を施す。この熱処理は、面心斜方晶系のシリサイ
ドを得るために比較的高温で行なわれるもので、一例と
して８５０℃１０秒間のランプアニール処理とする。
た未反応のＴｉを基板上面から除去する。このために
は、一例としてＨ2 ＳＯ4 及びＨ2 Ｏ2 を含むエッチャ
ントを用いてウェットエッチングを行なう。この後、シ
リサイド層３０ｇ，３０ｓ，３０ｄに低抵抗化のための
熱処理を施す。この熱処理は、面心斜方晶系のシリサイ
ドを得るために比較的高温で行なわれるもので、一例と
して８５０℃１０秒間のランプアニール処理とする。
【００３０】（７）イオン注入領域Ｓ11，Ｓ12，Ｄ11，
Ｄ12に注入不純物の活性化のための熱処理を施す。この
熱処理は、一例として８５０〜１０００℃で行なう。こ
の結果、イオン注入領域Ｓ11及びＤ11にそれぞれ対応し
た比較的低濃度のソース及びドレイン領域３２及び３４
とイオン注入領域Ｓ12及びＤ12にそれぞれ対応した比較
的高濃度のソース及びドレイン領域３６及び３８が得ら
れる。
Ｄ12に注入不純物の活性化のための熱処理を施す。この
熱処理は、一例として８５０〜１０００℃で行なう。こ
の結果、イオン注入領域Ｓ11及びＤ11にそれぞれ対応し
た比較的低濃度のソース及びドレイン領域３２及び３４
とイオン注入領域Ｓ12及びＤ12にそれぞれ対応した比較
的高濃度のソース及びドレイン領域３６及び３８が得ら
れる。
【００３１】上記した実施形態によれば、Ｔｉ層２６，
３０を１回の熱処理でシリサイド化するので、簡単な工
程でゲート上で厚いシリサイド層３０ｇを得ると共にソ
ース及びドレイン上で薄いシリサイド層３０ｓ，３０ｄ
を得ることができる。従って、幅が狭く抵抗が低いゲー
ト配線を実現できると共にドレイン接合の特性悪化を防
ぐことができる。
３０を１回の熱処理でシリサイド化するので、簡単な工
程でゲート上で厚いシリサイド層３０ｇを得ると共にソ
ース及びドレイン上で薄いシリサイド層３０ｓ，３０ｄ
を得ることができる。従って、幅が狭く抵抗が低いゲー
ト配線を実現できると共にドレイン接合の特性悪化を防
ぐことができる。
【００３２】図８〜１０は、この発明の他の実施形態を
示すもので、図１〜７と同様の部分には同様の符号を付
して詳細な説明を省略する。
示すもので、図１〜７と同様の部分には同様の符号を付
して詳細な説明を省略する。
【００３３】図８〜１０の実施形態の特徴とするところ
は、Ｔｉ層３０を形成する前に注入不純物の活性化のた
めの熱処理を行なうと共にこの熱処理を流用してＴｉ層
２６のシリサイド化を行なうようにしたことである。
は、Ｔｉ層３０を形成する前に注入不純物の活性化のた
めの熱処理を行なうと共にこの熱処理を流用してＴｉ層
２６のシリサイド化を行なうようにしたことである。
【００３４】すなわち、図８の工程では、図３の工程に
引き続いて注入不純物の活性化のための熱処理を行な
う。この結果、比較的低濃度のソース及びドレイン領域
３２及び３４と比較的高濃度のソース及びドレイン領域
３６及び３８とが得られる。また、ポリＳｉ層２４上に
はチタンシリサイド層２６ｇが得られる。このときの熱
処理は、図１６，１７で述べたようなＴｉＳｉ2 凝集が
生じない温度（９５０℃以下）で行なう。
引き続いて注入不純物の活性化のための熱処理を行な
う。この結果、比較的低濃度のソース及びドレイン領域
３２及び３４と比較的高濃度のソース及びドレイン領域
３６及び３８とが得られる。また、ポリＳｉ層２４上に
はチタンシリサイド層２６ｇが得られる。このときの熱
処理は、図１６，１７で述べたようなＴｉＳｉ2 凝集が
生じない温度（９５０℃以下）で行なう。
【００３５】次に、図９の工程では、フィールド絶縁膜
１２の上に素子孔１２Ａとシリサイド層２６ｇとサイド
スペーサ２８ａ，２８ｂとを覆ってＴｉ層３０を図４で
述べたと同様に形成する。
１２の上に素子孔１２Ａとシリサイド層２６ｇとサイド
スペーサ２８ａ，２８ｂとを覆ってＴｉ層３０を図４で
述べたと同様に形成する。
【００３６】図１０の工程では、Ｔｉ層３０とシリサイ
ド層２６ｇ及びポリＳｉ層２４とを反応させ且つＴｉ層
３０と高濃度のソース及びドレイン領域３６及び３８と
を反応させるようにシリサイド化のための熱処理を図５
で述べたと同様に行なう。この結果、ポリＳｉ層２４上
には比較的厚いチタンシリサイド層３０ｇが形成される
と共にソース及びドレイン領域３６及び３８上には比較
的薄いチタンシリサイド層３０ｓ及び３０ｄが形成され
る。
ド層２６ｇ及びポリＳｉ層２４とを反応させ且つＴｉ層
３０と高濃度のソース及びドレイン領域３６及び３８と
を反応させるようにシリサイド化のための熱処理を図５
で述べたと同様に行なう。この結果、ポリＳｉ層２４上
には比較的厚いチタンシリサイド層３０ｇが形成される
と共にソース及びドレイン領域３６及び３８上には比較
的薄いチタンシリサイド層３０ｓ及び３０ｄが形成され
る。
【００３７】この後は、図６で述べたと同様にして未反
応のＴｉを基板上面から除去する。そして、図６で述べ
たと同様にしてシリサイド層３０ｇ，３０ｓ，３０ｄに
低抵抗化のための熱処理を施す。この結果、図７に示し
たと同様のＬＤＤ構造のＭＯＳ型トランジスタが得られ
る。
応のＴｉを基板上面から除去する。そして、図６で述べ
たと同様にしてシリサイド層３０ｇ，３０ｓ，３０ｄに
低抵抗化のための熱処理を施す。この結果、図７に示し
たと同様のＬＤＤ構造のＭＯＳ型トランジスタが得られ
る。
【００３８】図８〜１０の実施形態によれば、注入不純
物の活性化のための熱処理を流用してＴｉ層２６のシリ
サイド化を行なうので、独立のシリサイド化工程は、図
１０に示したもの１回だけで済む。従って、簡単な工程
で厚いシリサイド層３０ｇ及び薄いシリサイド層３０
ｓ，３０ｄが得られ、図１〜７の実施形態と同様の作用
効果が得られる。
物の活性化のための熱処理を流用してＴｉ層２６のシリ
サイド化を行なうので、独立のシリサイド化工程は、図
１０に示したもの１回だけで済む。従って、簡単な工程
で厚いシリサイド層３０ｇ及び薄いシリサイド層３０
ｓ，３０ｄが得られ、図１〜７の実施形態と同様の作用
効果が得られる。
【００３９】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、図２の工程では、ポリＳｉ層２４及びＴｉ
層２６の積層をマスクとしてゲート絶縁膜２２をドライ
エッチングすることによりゲートパターンに従ってゲー
ト絶縁膜２２を残存させるようにしてもよい。
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、図２の工程では、ポリＳｉ層２４及びＴｉ
層２６の積層をマスクとしてゲート絶縁膜２２をドライ
エッチングすることによりゲートパターンに従ってゲー
ト絶縁膜２２を残存させるようにしてもよい。
【００４０】
【発明の効果】以上のように、この発明によれば、ゲー
トパターニング前にシリサイド形成金属を被着した後サ
リサイドプロセスを行なうことによりゲート上にソース
及びドレイン上より厚いシリサイド層を形成するように
したので、幅が狭いポリサイド配線の抵抗を低減できる
と共にドレイン接合の特性悪化を防止できる効果が得ら
れる。
トパターニング前にシリサイド形成金属を被着した後サ
リサイドプロセスを行なうことによりゲート上にソース
及びドレイン上より厚いシリサイド層を形成するように
したので、幅が狭いポリサイド配線の抵抗を低減できる
と共にドレイン接合の特性悪化を防止できる効果が得ら
れる。
【００４１】その上、シリサイド化熱処理は、第１及び
第２のシリサイド形成金属層に共通に行なったり、不純
物活性化熱処理を流用したりすることで増加させなくて
済むので、工程が簡単となる利点もある。
第２のシリサイド形成金属層に共通に行なったり、不純
物活性化熱処理を流用したりすることで増加させなくて
済むので、工程が簡単となる利点もある。
【図１】 この発明に係る半導体装置の製法におけるポ
リＳｉ層及びＴｉ層の形成工程を示す基板断面図であ
る。
リＳｉ層及びＴｉ層の形成工程を示す基板断面図であ
る。
【図２】 図１の工程に続くゲートパターニング工程及
び第１のイオン注入工程を示す基板断面図である。
び第１のイオン注入工程を示す基板断面図である。
【図３】 図２の工程に続くサイドスペーサ形成工程及
び第２のイオン注入工程を示す基板断面図である。
び第２のイオン注入工程を示す基板断面図である。
【図４】 図３の工程に続くＴｉ層の形成工程を示す基
板断面図である。
板断面図である。
【図５】 図４の工程に続くシリサイド化熱処理工程を
示す基板断面図である。
示す基板断面図である。
【図６】 図５の工程に続く未反応Ｔｉ除去工程及び低
抵抗化熱処理工程を示す基板断面図である。
抵抗化熱処理工程を示す基板断面図である。
【図７】 図６の工程に続く不純物活性化熱処理工程を
示す基板断面図である。
示す基板断面図である。
【図８】 この発明の他の実施形態における不純物活性
化及びシリサイド化のための熱処理工程を示す基板断面
図である。
化及びシリサイド化のための熱処理工程を示す基板断面
図である。
【図９】 図８の工程に続くＴｉ層形成工程を示す基板
断面図である。
断面図である。
【図１０】 図９の工程に続くシリサイド化熱処理工程
を示す基板断面図である。
を示す基板断面図である。
【図１１】 従来の半導体装置の製法における第１のイ
オン注入工程、サイドスペーサ形成工程及び第２のイオ
ン注入工程を示す基板断面図である。
オン注入工程、サイドスペーサ形成工程及び第２のイオ
ン注入工程を示す基板断面図である。
【図１２】 図１１の工程に続くＴｉ層形成工程を示す
基板断面図である。
基板断面図である。
【図１３】 図１２の工程に続くシリサイド化熱処理工
程を示す基板断面図である。
程を示す基板断面図である。
【図１４】 図１３の工程に続く未反応Ｔｉ除去工程及
び低抵抗化熱処理工程を示す基板断面図である。
び低抵抗化熱処理工程を示す基板断面図である。
【図１５】 図１４の工程に続く不純物活性化熱処理工
程を示す基板断面図である。
程を示す基板断面図である。
【図１６】 熱処理に伴うＴｉＳｉ2 粒子の凝集現象を
説明するための側面図である。
説明するための側面図である。
【図１７】 凝集現象の線幅依存性を説明するための上
面図である。
面図である。
【図１８】 相転移の線幅依存性を説明するための上面
図である。
図である。
１０：シリコン基板、１２：フィールド絶縁膜、２２：
ゲート絶縁膜、２４：ポリＳｉ層、２６，３０：Ｔｉ
層、２６ｇ，３０ｇ，３０ｓ，３０ｄ：チタンシリサイ
ド層、２８ａ，２８ｂ：サイドスペーサ、３２：低濃度
ソース領域、３４：高濃度ソース領域、３６：低濃度ド
レイン領域、３８：高濃度ドレイン領域、Ｓ11，Ｄ11：
低濃度イオン注入領域、Ｓ12，Ｄ12：高濃度イオン注入
領域。
ゲート絶縁膜、２４：ポリＳｉ層、２６，３０：Ｔｉ
層、２６ｇ，３０ｇ，３０ｓ，３０ｄ：チタンシリサイ
ド層、２８ａ，２８ｂ：サイドスペーサ、３２：低濃度
ソース領域、３４：高濃度ソース領域、３６：低濃度ド
レイン領域、３８：高濃度ドレイン領域、Ｓ11，Ｄ11：
低濃度イオン注入領域、Ｓ12，Ｄ12：高濃度イオン注入
領域。
Claims (2)
- 【請求項１】シリコン基板の表面に素子孔を有するフィ
ールド絶縁膜を形成する工程と、 前記フィールド絶縁膜の素子孔内のシリコン表面上にゲ
ート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にポリシリコン及びシリサイド形
成金属を順次に被着した後各々の被着層をゲートパター
ンに従ってパターニングしてポリシリコン層及び第１の
シリサイド形成金属層を形成する工程と、 前記フィールド絶縁膜と、前記ゲート絶縁膜、前記ポリ
シリコン層及び前記第１のシリサイド形成金属層の積層
とをマスクとする不純物イオン注入処理により比較的低
濃度のソース及びドレイン用のイオン注入領域を形成す
る工程と、 前記ポリシリコン層及び前記第１のシリサイド形成金属
層の積層において前記ソース及びドレイン用のイオン注
入領域側の側部にそれぞれ第１及び第２のサイドスペー
サを形成する工程と、 前記フィールド絶縁膜と、前記ゲート絶縁膜、前記ポリ
シリコン層及び前記第１のシリサイド形成金属層の積層
と、前記第１及び第２のサイドスペーサとをマスクとす
る不純物イオン注入処理により比較的高濃度のソース及
びドレイン用のイオン注入領域を形成する工程と、 前記第１のシリサイド形成金属層の表面と前記高濃度の
ソース及びドレイン用のイオン注入領域の表面とに接触
するように前記フィールド絶縁膜と前記第１及び第２の
サイドスペーサとを覆って第２のシリサイド形成金属層
を形成する工程と、 前記第１及び第２のシリサイド形成金属層と前記ポリシ
リコン層とを反応させ且つ前記第２のシリサイド形成金
属層と前記高濃度のソース及びドレイン用のイオン注入
領域とを反応させるようにシリサイド化のための熱処理
を行なうことにより前記ポリシリコン層に重なる比較的
厚い第１のシリサイド層と前記高濃度のソース及びドレ
イン用のイオン注入領域にそれぞれ重なる比較的薄い第
２及び第３のシリサイド層を形成する工程と、 前記熱処理の際にシリサイド化されなかった未反応のシ
リサイド形成金属を除去する工程と、 前記第１乃至第３のシリサイド層に低抵抗化のための熱
処理を施す工程と、 前記低濃度のソース及びドレイン用のイオン注入領域と
前記高濃度のソース及びドレイン用のイオン注入領域と
に注入不純物の活性化のための熱処理を施すことにより
比較的低濃度のソース及びドレイン領域と比較的高濃度
のソース及びドレイン領域とを形成する工程とを含む半
導体装置の製法。 - 【請求項２】シリコン基板の表面に素子孔を有するフィ
ールド絶縁膜を形成する工程と、 前記フィールド絶縁膜の素子孔内のシリコン表面上にゲ
ート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にポリシリコン及びシリサイド形
成金属を順次に被着した後各々の被着層をゲートパター
ンに従ってパターニングしてポリシリコン層及び第１の
シリサイド形成金属層を形成する工程と、 前記フィールド絶縁膜と、前記ゲート絶縁膜、前記ポリ
シリコン層及び前記第１のシリサイド形成金属層の積層
とをマスクとする不純物イオン注入処理により比較的低
濃度のソース及びドレイン用のイオン注入領域を形成す
る工程と、 前記ポリシリコン層及び前記第１のシリサイド形成金属
層の積層において前記ソース及びドレイン用のイオン注
入領域側の側部にそれぞれ第１及び第２のサイドスペー
サを形成する工程と、 前記フィールド絶縁膜と、前記ゲート絶縁膜、前記ポリ
シリコン層及び前記第１のシリサイド形成金属層の積層
と、前記第１及び第２のサイドスペーサとをマスクとす
る不純物イオン注入処理により比較的高濃度のソース及
びドレイン用のイオン注入領域を形成する工程と、 前記低濃度のソース及びドレイン用のイオン注入領域と
前記高濃度のソース及びドレイン用のイオン注入領域と
に注入不純物の活性化のための熱処理を施すことにより
比較的低濃度のソース及びドレイン領域と比較的高濃度
のソース及びドレイン領域とを形成する工程であって、
前記熱処理を流用して前記第１のシリサイド形成金属層
と前記ポリシリコン層とを反応させて前記ポリシリコン
層に重なる第１のシリサイド層を形成するものと、 前記第１のシリサイド層の表面と前記高濃度のソース及
びドレイン領域の表面とに接触するように前記フィール
ド絶縁膜及び前記第１及び第２のサイドスペーサとを覆
って第２のシリサイド形成金属層を形成する工程と、 前記第２のシリサイド形成金属層と前記第１のシリサイ
ド層及び前記ポリシリコン層とを反応させ且つ前記第２
のシリサイド形成金属層と前記高濃度のソース及びドレ
イン領域とを反応させるようにシリサイド化のための熱
処理を行なうことにより前記第１のシリサイド層を吸収
し且つ前記ポリシリコン層に重なる比較的厚い第２のシ
リサイド層と前記高濃度のソース及びドレイン領域にそ
れぞれ重なる比較的薄い第３及び第４のシリサイド層と
を形成する工程と、 前記シリサイド化のための熱処理の際にシリサイド化さ
れなかった未反応のシリサイド形成金属を除去する工程
と、 前記第２乃至第４のシリサイド層に低抵抗化のための熱
処理を施す工程とを含む半導体装置の製法。
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|---|---|---|---|
| JP04204596A JP3477976B2 (ja) | 1996-02-05 | 1996-02-05 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04204596A JP3477976B2 (ja) | 1996-02-05 | 1996-02-05 | 半導体装置の製法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09213957A true JPH09213957A (ja) | 1997-08-15 |
| JP3477976B2 JP3477976B2 (ja) | 2003-12-10 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP04204596A Expired - Fee Related JP3477976B2 (ja) | 1996-02-05 | 1996-02-05 | 半導体装置の製法 |
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| JP (1) | JP3477976B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001514448A (ja) * | 1997-08-25 | 2001-09-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｐｅｃｖｄ窒化／酸窒化膜へのリン注入による不揮発性メモリセルの電荷損失の低減 |
| KR100690923B1 (ko) * | 2005-09-15 | 2007-03-09 | 삼성전자주식회사 | 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669105B1 (ko) | 2005-08-03 | 2007-01-16 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
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1996
- 1996-02-05 JP JP04204596A patent/JP3477976B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| KR100690923B1 (ko) * | 2005-09-15 | 2007-03-09 | 삼성전자주식회사 | 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 제조 방법 |
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