JPH09214079A - 配線基板 - Google Patents
配線基板Info
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- JPH09214079A JPH09214079A JP3905596A JP3905596A JPH09214079A JP H09214079 A JPH09214079 A JP H09214079A JP 3905596 A JP3905596 A JP 3905596A JP 3905596 A JP3905596 A JP 3905596A JP H09214079 A JPH09214079 A JP H09214079A
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- Japan
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- wiring board
- semiconductor element
- positioning
- mounting area
- mounting
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/303—Assembling printed circuits with electric components, e.g. with resistors with surface mounted components
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- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 半導体素子を容易に精度良く実装することが
できる配線基板を提供する。 【解決手段】 配線基板１０の表面に複数の電極１２が
形成されている。配線基板１０の表面には、また、半導
体素子の実装位置を示すための４個の位置決めマーク１
３が形成されている。各位置決めマーク１３は、実装領
域２０内の四隅に対してそれぞれ設けられている。各位
置決めマーク１３の外側の各辺は実装領域２０の各辺に
それぞれ対応している。半導体素子を実装する際には、
各位置決めマーク１３が全て見えないように半導体素子
を位置決めすれば正しく実装することができる。
できる配線基板を提供する。 【解決手段】 配線基板１０の表面に複数の電極１２が
形成されている。配線基板１０の表面には、また、半導
体素子の実装位置を示すための４個の位置決めマーク１
３が形成されている。各位置決めマーク１３は、実装領
域２０内の四隅に対してそれぞれ設けられている。各位
置決めマーク１３の外側の各辺は実装領域２０の各辺に
それぞれ対応している。半導体素子を実装する際には、
各位置決めマーク１３が全て見えないように半導体素子
を位置決めすれば正しく実装することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の実装領域に
位置決めすることにより半導体素子が実装される配線基
板に関する。
位置決めすることにより半導体素子が実装される配線基
板に関する。
【０００２】
【従来の技術】半導体素子には、ＢＧＡ（ball grid ar
ray)やＣＳＰ(chip size package) 等のように素子の底
部に電極を有するＩＣ(integrated circuit)がある。こ
れらの半導体素子は、底部に形成された電極をそれと対
応する位置に形成された配線基板の電極に対して接触さ
せることにより配線基板上に実装される。
ray)やＣＳＰ(chip size package) 等のように素子の底
部に電極を有するＩＣ(integrated circuit)がある。こ
れらの半導体素子は、底部に形成された電極をそれと対
応する位置に形成された配線基板の電極に対して接触さ
せることにより配線基板上に実装される。
【０００３】
【発明が解決しようとする課題】しかしながら、これら
の半導体素子は電極が素子の底部に形成されているの
で、実装の際に配線基板の電極が素子の下に隠れてしま
い、その実装位置を確認しにくく、実装作業が難しいと
いう問題があった。これは、半導体素子に不良が見つか
り修理等のために素子を交換する際に特に問題となる。
の半導体素子は電極が素子の底部に形成されているの
で、実装の際に配線基板の電極が素子の下に隠れてしま
い、その実装位置を確認しにくく、実装作業が難しいと
いう問題があった。これは、半導体素子に不良が見つか
り修理等のために素子を交換する際に特に問題となる。
【０００４】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、半導体素子の正確な実装位置を示す
ことにより、その実装作業を容易とすることができる配
線基板を提供することにある。
ので、その課題は、半導体素子の正確な実装位置を示す
ことにより、その実装作業を容易とすることができる配
線基板を提供することにある。
【０００５】
【課題を解決するための手段】本発明に係る配線基板
は、表面に設けられた実装領域に位置決めすることによ
り半導体素子が実装されるものであって、実装領域に関
連して設けられ、前記半導体素子の各辺との相対的な位
置関係により半導体素子の実装領域に対する位置決めの
目印となる少なくとも１つの位置決めマークを有するも
のである。
は、表面に設けられた実装領域に位置決めすることによ
り半導体素子が実装されるものであって、実装領域に関
連して設けられ、前記半導体素子の各辺との相対的な位
置関係により半導体素子の実装領域に対する位置決めの
目印となる少なくとも１つの位置決めマークを有するも
のである。
【０００６】この配線基板では、半導体素子を実装する
際に、表面に実装領域に関連して設けられた位置決めマ
ークを目安として、半導体素子の実装領域に対する位置
決めが行われる。
際に、表面に実装領域に関連して設けられた位置決めマ
ークを目安として、半導体素子の実装領域に対する位置
決めが行われる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【０００８】図１は本発明の第１の実施の形態に係る配
線基板の構成を表すものである。なお、図１では、配線
基板１０のうち半導体素子の実装部分のみを表してい
る。図２は図１に示した配線基板のＡ−Ａ線に沿った断
面図である。
線基板の構成を表すものである。なお、図１では、配線
基板１０のうち半導体素子の実装部分のみを表してい
る。図２は図１に示した配線基板のＡ−Ａ線に沿った断
面図である。
【０００９】本実施の形態に係る配線基板１０は、ガラ
スエポキシ樹脂等の絶縁性樹脂によって形成された基板
１１の上に図示しない配線と、この配線に接続された複
数の電極１２とが形成されている。配線および各電極１
２は、例えば銅等の金属によってそれぞれ形成されてい
る。各電極１２は、図示しない半導体素子の電極に対応
してそれぞれ形成されている。これら電極１２は、本実
施の形態においては、ＢＧＡやＣＳＰ等のように素子の
底部に電極を有する半導体素子が実装さる領域、すなわ
ち図１において破線で示した実装領域２０の内部にそれ
ぞれ形成されている。
スエポキシ樹脂等の絶縁性樹脂によって形成された基板
１１の上に図示しない配線と、この配線に接続された複
数の電極１２とが形成されている。配線および各電極１
２は、例えば銅等の金属によってそれぞれ形成されてい
る。各電極１２は、図示しない半導体素子の電極に対応
してそれぞれ形成されている。これら電極１２は、本実
施の形態においては、ＢＧＡやＣＳＰ等のように素子の
底部に電極を有する半導体素子が実装さる領域、すなわ
ち図１において破線で示した実装領域２０の内部にそれ
ぞれ形成されている。
【００１０】基板１１の上には、また、半導体素子の実
装位置を示すための複数の位置決めマーク１３が形成さ
れている。これらの位置決めマーク１３は、配線や各電
極１２と同一の金属によってそれらと共にそれぞれ形成
されている。各位置決めマーク１３の形は、例えば一辺
の長さが５ミリ程度の矩形状であり、その形成位置は実
装領域２０内の四隅である。各位置決めマーク１３の外
側の各辺の位置は、実装領域２０の各辺のうち対応する
辺の位置とそれぞれ対応している。すなわち、半導体素
子が正しい位置に実装されれば、４個の位置決めマーク
１３の全てが半導体素子に隠れて上方からは見えなくな
り、それにより半導体素子の位置決めがなされるように
なっている。
装位置を示すための複数の位置決めマーク１３が形成さ
れている。これらの位置決めマーク１３は、配線や各電
極１２と同一の金属によってそれらと共にそれぞれ形成
されている。各位置決めマーク１３の形は、例えば一辺
の長さが５ミリ程度の矩形状であり、その形成位置は実
装領域２０内の四隅である。各位置決めマーク１３の外
側の各辺の位置は、実装領域２０の各辺のうち対応する
辺の位置とそれぞれ対応している。すなわち、半導体素
子が正しい位置に実装されれば、４個の位置決めマーク
１３の全てが半導体素子に隠れて上方からは見えなくな
り、それにより半導体素子の位置決めがなされるように
なっている。
【００１１】配線基板１０の表面は絶縁性の保護膜１４
によって覆われている。但し、各電極１２の上部は保護
膜１４が除去されて各電極１２がそれぞれ表面に露出さ
れており、図示しない半導体素子の電極をそれぞれ接触
させることができるようになっている。また、各位置決
めマーク１３の上部も保護膜１４が除去されて各位置決
めマーク１３がそれぞれ表面に露出されている。
によって覆われている。但し、各電極１２の上部は保護
膜１４が除去されて各電極１２がそれぞれ表面に露出さ
れており、図示しない半導体素子の電極をそれぞれ接触
させることができるようになっている。また、各位置決
めマーク１３の上部も保護膜１４が除去されて各位置決
めマーク１３がそれぞれ表面に露出されている。
【００１２】このような構成を有する配線基板１０は、
例えば図３（ａ）〜（ｃ）に示すような工程により製造
される。
例えば図３（ａ）〜（ｃ）に示すような工程により製造
される。
【００１３】まず、図３（ａ）に示したような絶縁性樹
脂からなる基板１１を用意する。次いで、図３（ｂ）に
示したように、この基板１１の上にフォトレジスト膜１
５を塗布形成し、それを選択的に露光して基板１１上に
形成する配線，各電極１２および各位置決めマーク１３
のパターンを形成する。このとき各電極１２や各位置決
めマーク１３の位置は実装する半導体素子に合わせてそ
れぞれ決定される。
脂からなる基板１１を用意する。次いで、図３（ｂ）に
示したように、この基板１１の上にフォトレジスト膜１
５を塗布形成し、それを選択的に露光して基板１１上に
形成する配線，各電極１２および各位置決めマーク１３
のパターンを形成する。このとき各電極１２や各位置決
めマーク１３の位置は実装する半導体素子に合わせてそ
れぞれ決定される。
【００１４】次いで、図３（ｃ）に示したようにフォト
レジスト膜１５をマスクとして基板１１の表面に銅めっ
きを施し、配線，各電極１２および各位置決めマーク１
３をそれぞれ形成する。その後、フォトレジスト膜１５
を除去して基板１１上に感光性の樹脂を塗布し、それを
選択的に露光して各電極１２と各位置決めマーク１３の
部分がそれぞれ開口された保護膜１４を形成する。これ
により図１および図２に示した配線基板１０が作製され
る。
レジスト膜１５をマスクとして基板１１の表面に銅めっ
きを施し、配線，各電極１２および各位置決めマーク１
３をそれぞれ形成する。その後、フォトレジスト膜１５
を除去して基板１１上に感光性の樹脂を塗布し、それを
選択的に露光して各電極１２と各位置決めマーク１３の
部分がそれぞれ開口された保護膜１４を形成する。これ
により図１および図２に示した配線基板１０が作製され
る。
【００１５】このようにして作製された配線基板１０に
は、次のようにして半導体素子が実装される。図４は配
線基板１０に半導体素子３０を適切に実装した状態を表
している。
は、次のようにして半導体素子が実装される。図４は配
線基板１０に半導体素子３０を適切に実装した状態を表
している。
【００１６】図４に示したように、半導体素子３０が適
切な位置にある場合には、実装領域２０の四隅に対応し
て設けられた４個の位置決めマーク１３が全て半導体素
子３０に隠れ上方からは見えない状態となる。この状態
では、半導体素子３０の各電極２１は、配線基板１０の
各電極１２に対してそれぞれ正確に接触される。
切な位置にある場合には、実装領域２０の四隅に対応し
て設けられた４個の位置決めマーク１３が全て半導体素
子３０に隠れ上方からは見えない状態となる。この状態
では、半導体素子３０の各電極２１は、配線基板１０の
各電極１２に対してそれぞれ正確に接触される。
【００１７】一方、半導体素子３０が適切な位置にない
場合には、図５に示したように、４個の位置決めマーク
１３のうちいくつかが半導体素子３０に隠れることなく
一部が上方から見える状態となる。具体的には、図５で
は半導体素子３０が右上にずれているので、４個の位置
決めマーク１３のうち右下のマークの下側と左上のマー
クの左側と左下のマークの左側および下側が見える。こ
のような実装状態では、半導体素子３０の各電極２１
は、配線基板の各電極１２に対してそれぞれ正確に接触
されない。
場合には、図５に示したように、４個の位置決めマーク
１３のうちいくつかが半導体素子３０に隠れることなく
一部が上方から見える状態となる。具体的には、図５で
は半導体素子３０が右上にずれているので、４個の位置
決めマーク１３のうち右下のマークの下側と左上のマー
クの左側と左下のマークの左側および下側が見える。こ
のような実装状態では、半導体素子３０の各電極２１
は、配線基板の各電極１２に対してそれぞれ正確に接触
されない。
【００１８】すなわち、本実施の形態において、半導体
素子３０を配線基板１０の実装領域２０に実装する際に
は、半導体素子３０および配線基板１０を上方から観察
し、各位置決めマーク１３が半導体素子３０に全て隠れ
て見えなくなるまで、図４において矢印で示したよう
に、半導体素子３０を前後左右に移動させて位置合わせ
をする。このように位置決めマーク１３が半導体素子３
０に隠れて全て見えない位置に半導体素子３０を位置決
めすれば、半導体素子３０の各電極２１を配線基板の各
電極１２に対してそれぞれ正確に接触させることができ
る。
素子３０を配線基板１０の実装領域２０に実装する際に
は、半導体素子３０および配線基板１０を上方から観察
し、各位置決めマーク１３が半導体素子３０に全て隠れ
て見えなくなるまで、図４において矢印で示したよう
に、半導体素子３０を前後左右に移動させて位置合わせ
をする。このように位置決めマーク１３が半導体素子３
０に隠れて全て見えない位置に半導体素子３０を位置決
めすれば、半導体素子３０の各電極２１を配線基板の各
電極１２に対してそれぞれ正確に接触させることができ
る。
【００１９】本実施の形態に係る配線基板１０によれ
ば、実装領域２０の四隅にそれぞれ位置決めマーク１３
を設けるようにしたので、各位置決めマーク１３が全て
見えなくなるように半導体素子３０を位置決めすること
により、半導体素子３０の電極を配線基板１０の電極に
対して正確に接触させることができる。
ば、実装領域２０の四隅にそれぞれ位置決めマーク１３
を設けるようにしたので、各位置決めマーク１３が全て
見えなくなるように半導体素子３０を位置決めすること
により、半導体素子３０の電極を配線基板１０の電極に
対して正確に接触させることができる。
【００２０】図６は本発明の第２の実施の形態に係る配
線基板の構成を表すものである。
線基板の構成を表すものである。
【００２１】本実施の形態に係る配線基板は、位置決め
マーク３３の形成位置が第１の実施の形態における位置
決めマーク１３の形成位置と異なっていることを除き、
第１の実施の形態に係る配線基板と実質的に同一の構成
を有しており、同様にして製造される。よって、同一の
構成要素に対しては、同一の符合を付しその詳細な説明
は省略する。
マーク３３の形成位置が第１の実施の形態における位置
決めマーク１３の形成位置と異なっていることを除き、
第１の実施の形態に係る配線基板と実質的に同一の構成
を有しており、同様にして製造される。よって、同一の
構成要素に対しては、同一の符合を付しその詳細な説明
は省略する。
【００２２】位置決めマーク３３は、第１の実施の形態
と同様に一辺の長さが例えば５ミリ程度の矩形状であ
り、配線基板上の実装領域２０の四隅に対してそれぞれ
形成されている。本実施の形態においては、各位置決め
マーク３３は、一部が実装領域２０から周囲にそれぞれ
はみ出している。各位置決めマーク３３のうち実装領域
２０の周囲にはみ出した部分の各辺と実装領域２０の各
辺との間の距離ｄはそれぞれ等しくなっている。
と同様に一辺の長さが例えば５ミリ程度の矩形状であ
り、配線基板上の実装領域２０の四隅に対してそれぞれ
形成されている。本実施の形態においては、各位置決め
マーク３３は、一部が実装領域２０から周囲にそれぞれ
はみ出している。各位置決めマーク３３のうち実装領域
２０の周囲にはみ出した部分の各辺と実装領域２０の各
辺との間の距離ｄはそれぞれ等しくなっている。
【００２３】この配線基板においては、図７に示したよ
うに半導体素子３０が適切な位置（実装領域２０）に実
装されると、４個の位置決めマーク３３が全て半導体素
子３０からそれぞれ等しくはみ出して見える状態とな
る。このような状態では、半導体素子３０の各電極２１
は、配線基板の各電極１２に対してそれぞれ正確に接触
される。
うに半導体素子３０が適切な位置（実装領域２０）に実
装されると、４個の位置決めマーク３３が全て半導体素
子３０からそれぞれ等しくはみ出して見える状態とな
る。このような状態では、半導体素子３０の各電極２１
は、配線基板の各電極１２に対してそれぞれ正確に接触
される。
【００２４】一方、半導体素子３０が適切な位置に実装
されないと、図８に示したように、４個の位置決めマー
ク１３のうちいずれかが半導体素子３０に隠れて見えな
かったり、はみ出していてもその距離ｄが均等でなかっ
たりする。このような状態では、半導体素子３０の各電
極２１は、配線基板の各電極１２に対してそれぞれ正確
に接触されない。
されないと、図８に示したように、４個の位置決めマー
ク１３のうちいずれかが半導体素子３０に隠れて見えな
かったり、はみ出していてもその距離ｄが均等でなかっ
たりする。このような状態では、半導体素子３０の各電
極２１は、配線基板の各電極１２に対してそれぞれ正確
に接触されない。
【００２５】すなわち、本実施の形態において、半導体
素子３０を配線基板に実装する際には、半導体素子３０
および配線基板を上方から観察し、各位置決めマーク３
３が半導体素子３０からそれぞれ均等にはみ出して見え
るようになるまで、図７において矢印で示したように、
半導体素子３０を前後左右に移動させて位置合わせをす
る。このように各位置決めマーク３３が半導体素子２０
からそれぞれ均等にはみ出して見える位置に半導体素子
３０を位置決めすれば、半導体素子３０の各電極２１を
配線基板の各電極１２に対してそれぞれ正確に接触させ
ることができる。
素子３０を配線基板に実装する際には、半導体素子３０
および配線基板を上方から観察し、各位置決めマーク３
３が半導体素子３０からそれぞれ均等にはみ出して見え
るようになるまで、図７において矢印で示したように、
半導体素子３０を前後左右に移動させて位置合わせをす
る。このように各位置決めマーク３３が半導体素子２０
からそれぞれ均等にはみ出して見える位置に半導体素子
３０を位置決めすれば、半導体素子３０の各電極２１を
配線基板の各電極１２に対してそれぞれ正確に接触させ
ることができる。
【００２６】本実施の形態に係る配線基板によれば、実
装領域２０の四隅それぞれに位置決めマーク３３を実装
領域２０から等しくはみ出させて形成したので、各位置
決めマーク３３が互いに等しくはみ出して見えるように
半導体素子３０を位置決めすることにより、半導体素子
３０の電極を配線基板の電極に対して正確に接触させる
ことができる。
装領域２０の四隅それぞれに位置決めマーク３３を実装
領域２０から等しくはみ出させて形成したので、各位置
決めマーク３３が互いに等しくはみ出して見えるように
半導体素子３０を位置決めすることにより、半導体素子
３０の電極を配線基板の電極に対して正確に接触させる
ことができる。
【００２７】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、種々の変形が可能である。
たが、本発明は上記実施の形態に限定されるものではな
く、種々の変形が可能である。
【００２８】例えば、上記第１および第２の実施の形態
では、位置決めマーク１３，３３をそれぞれ複数個形成
するようにしたが、少なくとも１つ形成すればよい。ま
た、上記実施の形態では、位置決めマークを実装領域２
０の四隅にそれぞれ形成するようにしたが、実装領域２
０の隅ではなく、実装領域２０の各辺に沿ってその途中
に形成するようにしてもよい。具体的には、図９に示し
たように、４個の位置決めマーク４３がそれぞれその一
辺が実装領域２０の各辺の中間部分に対応するように構
成してもよい。更に、図１０に示したように、４個の位
置決めマーク５３がそれぞれその一部が実装領域２０の
各辺の途中から等しくはみ出すように構成してもよい。
では、位置決めマーク１３，３３をそれぞれ複数個形成
するようにしたが、少なくとも１つ形成すればよい。ま
た、上記実施の形態では、位置決めマークを実装領域２
０の四隅にそれぞれ形成するようにしたが、実装領域２
０の隅ではなく、実装領域２０の各辺に沿ってその途中
に形成するようにしてもよい。具体的には、図９に示し
たように、４個の位置決めマーク４３がそれぞれその一
辺が実装領域２０の各辺の中間部分に対応するように構
成してもよい。更に、図１０に示したように、４個の位
置決めマーク５３がそれぞれその一部が実装領域２０の
各辺の途中から等しくはみ出すように構成してもよい。
【００２９】また、第１の実施の形態に係る位置決めマ
ーク１３と、第２の実施の形態に係る位置決めマーク３
３とが混在させるようにしてもよい。
ーク１３と、第２の実施の形態に係る位置決めマーク３
３とが混在させるようにしてもよい。
【００３０】また、上記第１および第２の実施の形態で
は、位置決めマーク１３，３３を一辺の長さが５ｍｍ程
度の矩形状としたが、その大きさや形状は、配線や各電
極１２に影響を与えず設計上問題がなければどのような
ものであってもよい。
は、位置決めマーク１３，３３を一辺の長さが５ｍｍ程
度の矩形状としたが、その大きさや形状は、配線や各電
極１２に影響を与えず設計上問題がなければどのような
ものであってもよい。
【００３１】要は、本発明の位置決めマークは、配線基
板の表面の実装領域に関連して設けられ、半導体素子の
各辺との相対的な位置関係により、半導体素子の位置決
めの目印となるものであればよい。
板の表面の実装領域に関連して設けられ、半導体素子の
各辺との相対的な位置関係により、半導体素子の位置決
めの目印となるものであればよい。
【００３２】
【発明の効果】以上説明したように本発明に係る配線基
板によれば、表面の実装領域に関連させて、半導体素子
の実装位置を表すための位置決めマークを設けるように
したので、この位置決めマークを目安として位置決めを
することにより、半導体素子の実装作業が容易になり、
半導体素子の電極を配線基板側の電極に対して正確に接
触させることができるという効果を奏する。
板によれば、表面の実装領域に関連させて、半導体素子
の実装位置を表すための位置決めマークを設けるように
したので、この位置決めマークを目安として位置決めを
することにより、半導体素子の実装作業が容易になり、
半導体素子の電極を配線基板側の電極に対して正確に接
触させることができるという効果を奏する。
【図１】本発明の第１の実施の形態に係る配線基板の構
造を表す平面図である。
造を表す平面図である。
【図２】図１に示した配線基板のＡ−Ａ線に沿った断面
図である。
図である。
【図３】図１に示した配線基板の製造方法を説明するた
めの工程図である。
めの工程図である。
【図４】図１に示した配線基板に対して半導体素子を実
装する方法を説明するための平面である。
装する方法を説明するための平面である。
【図５】図１に示した配線基板に対して半導体素子を実
装する方法を説明するための平面図である。
装する方法を説明するための平面図である。
【図６】本発明の第２の実施の形態に係る配線基板の構
造を表す平面図である。
造を表す平面図である。
【図７】図６に示した配線基板に対して半導体素子を実
装する方法を説明するための平面図である。
装する方法を説明するための平面図である。
【図８】図６に示した配線基板に対して半導体素子を実
装する方法を説明するための平面図である。
装する方法を説明するための平面図である。
【図９】本発明の他の実施の形態に係る配線基板の構造
を表す平面図である。
を表す平面図である。
【図１０】本発明の更に他の実施の形態に係る配線基板
の構造を表す平面図である。
の構造を表す平面図である。
１１…基板、１２…電極、１３…位置決めマーク、２０
…半導体素子の実装領域、２１…電極、３０…半導体素
子、３３，４３，５３…位置決めマーク
…半導体素子の実装領域、２１…電極、３０…半導体素
子、３３，４３，５３…位置決めマーク
Claims (6)
- 【請求項１】 表面に設けられた実装領域に位置決めす
ることにより半導体素子が実装される配線基板であっ
て、 前記実装領域に関連して設けられ、前記半導体素子の各
辺との相対的な位置関係により前記半導体素子の前記実
装領域に対する位置決めの目印となる少なくとも１つの
位置決めマークを有することを特徴とする配線基板。 - 【請求項２】 前記位置決めマークは、前記実装領域の
辺に沿って形成されたことを特徴とする請求項１記載の
配線基板。 - 【請求項３】 前記位置決めマークは、前記実装領域の
内部に複数個形成されると共に、これら複数の位置決め
マーク各々の少なくとも１辺が前記実装領域の辺に対応
する位置に形成されたことを特徴とする請求項２記載の
配線基板。 - 【請求項４】 前記位置決めマークは、各々前記実装領
域の内部から一部はみ出して複数個形成されると共に、
これら複数の位置決めマーク各々の前記実装領域からの
はみ出し量が互いに等しいことを特徴とする請求項２記
載の配線基板。 - 【請求項５】 前記位置決めマークは、配線と同一の導
電性材料により形成されたことを特徴とする請求項１記
載の配線基板。 - 【請求項６】 前記実装領域内に、前記半導体素子の底
部に設けられた電極に対応する電極を含むことを特徴と
請求項１記載の配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3905596A JPH09214079A (ja) | 1996-02-02 | 1996-02-02 | 配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3905596A JPH09214079A (ja) | 1996-02-02 | 1996-02-02 | 配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214079A true JPH09214079A (ja) | 1997-08-15 |
Family
ID=12542454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3905596A Pending JPH09214079A (ja) | 1996-02-02 | 1996-02-02 | 配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214079A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244585A (ja) * | 2000-02-25 | 2001-09-07 | Toshiba Corp | プリント配線板 |
| EP1016467A3 (en) * | 1998-12-28 | 2003-06-04 | Matsushita Electric Industrial Co., Ltd. | Vibration motor holding apparatus and portable electronic equipment having the same |
| JP2007234738A (ja) * | 2006-02-28 | 2007-09-13 | Renesas Technology Corp | 電子装置 |
| KR100964557B1 (ko) * | 2003-09-04 | 2010-06-21 | 삼성전자주식회사 | 연성회로기판, 이의 제조 방법 및 이를 이용한 베어 칩의실장방법 |
-
1996
- 1996-02-02 JP JP3905596A patent/JPH09214079A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1016467A3 (en) * | 1998-12-28 | 2003-06-04 | Matsushita Electric Industrial Co., Ltd. | Vibration motor holding apparatus and portable electronic equipment having the same |
| US6720690B2 (en) | 1998-12-28 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Vibration motor holding apparatus and portable electronic equipment having the same |
| JP2001244585A (ja) * | 2000-02-25 | 2001-09-07 | Toshiba Corp | プリント配線板 |
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| JP2007234738A (ja) * | 2006-02-28 | 2007-09-13 | Renesas Technology Corp | 電子装置 |
| US7962105B2 (en) | 2006-02-28 | 2011-06-14 | Renesas Electronics Corporation | RF power module |
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