JPH09214262A - 電圧電流変換回路 - Google Patents
電圧電流変換回路Info
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- JPH09214262A JPH09214262A JP8014054A JP1405496A JPH09214262A JP H09214262 A JPH09214262 A JP H09214262A JP 8014054 A JP8014054 A JP 8014054A JP 1405496 A JP1405496 A JP 1405496A JP H09214262 A JPH09214262 A JP H09214262A
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- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000003213 activating effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】エミッタ接地電流増幅率βによる誤差の少ない
電圧電流変換回路を提供する。 【解決手段】コレクタが電流出力となるトランジスタＱ
３のエミッタ接地電流増幅率βによる誤差を補償するた
め、このトランジスタＱ３と同じコレクタ電流を検出し
ているトランジスタＱ４のベース電流を出力端子に加算
している。ここで、Ｑ３のコレクタ電流はトランジスタ
Ｑ２のコレクタ電流と同じである。従ってこのＱ２のコ
レクタとカレントミラー回路ＣＭの入力端子との間にＱ
４を挿入することにより、間接的にＱ３のコレクタ電流
を検出することができ、βによる誤差を小さくすること
ができる。
電圧電流変換回路を提供する。 【解決手段】コレクタが電流出力となるトランジスタＱ
３のエミッタ接地電流増幅率βによる誤差を補償するた
め、このトランジスタＱ３と同じコレクタ電流を検出し
ているトランジスタＱ４のベース電流を出力端子に加算
している。ここで、Ｑ３のコレクタ電流はトランジスタ
Ｑ２のコレクタ電流と同じである。従ってこのＱ２のコ
レクタとカレントミラー回路ＣＭの入力端子との間にＱ
４を挿入することにより、間接的にＱ３のコレクタ電流
を検出することができ、βによる誤差を小さくすること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は電圧電流変換回路に
関し、特にトランジスタのエミッタ接地電流増幅率βの
影響を小さくした電圧電流変換回路に関する。
関し、特にトランジスタのエミッタ接地電流増幅率βの
影響を小さくした電圧電流変換回路に関する。
【０００２】
【従来の技術】図４は従来の電圧電流変換回路である。
図４を参照すると、基準電圧源ＶＲＥＦと、エミッタが
この基準電圧源ＶＲＥＦに接続されたＮＰＮトランジス
タＱ１と、ベースがこのＮＰＮトランジスタＱ１のベー
スとコレクタに接続されたＮＰＮトランジスタＱ２と、
入力端子がこのＮＰＮトランジスタＱ２のコレクタに接
続され、出力端子がＮＰＮトランジスタＱ１のコレクタ
に接続されたカレントミラー回路ＣＭと、ベースとエミ
ッタが各々ＮＰＮトランジスタＱ２のベースとエミッタ
に共通接続されたＮＰＮトランジスタＱ３と、これらＮ
ＰＮトランジスタＱ２，Ｑ３の共通接続されたエミッタ
と接地電位間に接続された出力電流決定用の抵抗Ｒ１
と、この電流源回路を起動させるための回路としてコレ
クタがカレントミラー回路ＣＭの入力端子に接続され、
ベースが基準電圧源ＶＲＥＦに接続され、エミッタがＮ
ＰＮトランジスタＱ２，Ｑ３のエミッタと共通接続され
たＮＰＮトランジスタＱ４から構成される。そしてＮＰ
ＮトランジスタＱ３のコレクタが定電流出力端子とな
る。
図４を参照すると、基準電圧源ＶＲＥＦと、エミッタが
この基準電圧源ＶＲＥＦに接続されたＮＰＮトランジス
タＱ１と、ベースがこのＮＰＮトランジスタＱ１のベー
スとコレクタに接続されたＮＰＮトランジスタＱ２と、
入力端子がこのＮＰＮトランジスタＱ２のコレクタに接
続され、出力端子がＮＰＮトランジスタＱ１のコレクタ
に接続されたカレントミラー回路ＣＭと、ベースとエミ
ッタが各々ＮＰＮトランジスタＱ２のベースとエミッタ
に共通接続されたＮＰＮトランジスタＱ３と、これらＮ
ＰＮトランジスタＱ２，Ｑ３の共通接続されたエミッタ
と接地電位間に接続された出力電流決定用の抵抗Ｒ１
と、この電流源回路を起動させるための回路としてコレ
クタがカレントミラー回路ＣＭの入力端子に接続され、
ベースが基準電圧源ＶＲＥＦに接続され、エミッタがＮ
ＰＮトランジスタＱ２，Ｑ３のエミッタと共通接続され
たＮＰＮトランジスタＱ４から構成される。そしてＮＰ
ＮトランジスタＱ３のコレクタが定電流出力端子とな
る。
【０００３】いま、抵抗Ｒ１の一端の電位をＶＲとし、
基準電圧をＶＲＥＦとすると、 ＶＲ＝ＶＲＥＦ＋ＶＢＥ（Ｑ１）−ＶＢＥ（Ｑ２）…………（１） （ＶＢＥ（Ｑ１），ＶＢＥ（Ｑ２）：Ｑ１，Ｑ２のベー
ス、エミッタ間電圧）となる。ここで、カレントミラー
回路の入出力電流比を１：１とし、トランジスタのエミ
ッタ接地電流増幅率βを∞と仮定すれば、トランジスタ
Ｑ１，Ｑ２の各々のコレクタ電流は等しくなる。従って
（１）式においてトランジスタＱ１とＱ２とがお互いに
整合していれば、トランジスタＱ１のベース、エミッタ
間電圧ＶＢＥ（Ｑ１）とトランジスタＱ２のベース、エ
ミッタ間電圧ＶＢＥ（Ｑ２）は等しくなり、ＶＲは次式
のようになる。
基準電圧をＶＲＥＦとすると、 ＶＲ＝ＶＲＥＦ＋ＶＢＥ（Ｑ１）−ＶＢＥ（Ｑ２）…………（１） （ＶＢＥ（Ｑ１），ＶＢＥ（Ｑ２）：Ｑ１，Ｑ２のベー
ス、エミッタ間電圧）となる。ここで、カレントミラー
回路の入出力電流比を１：１とし、トランジスタのエミ
ッタ接地電流増幅率βを∞と仮定すれば、トランジスタ
Ｑ１，Ｑ２の各々のコレクタ電流は等しくなる。従って
（１）式においてトランジスタＱ１とＱ２とがお互いに
整合していれば、トランジスタＱ１のベース、エミッタ
間電圧ＶＢＥ（Ｑ１）とトランジスタＱ２のベース、エ
ミッタ間電圧ＶＢＥ（Ｑ２）は等しくなり、ＶＲは次式
のようになる。
【０００４】 ＶＲ＝ＶＲＥＦ……………………………………………………（２） また、ＮＰＮトランジスタＱ２とＱ３はエミッタとベー
スが各々共通接続されているので各々のコレクタ電流は
等しく、抵抗Ｒ１に流れる電流の半分となる。従って、
ＮＰＮトランジスタＱ３のコレクタ出力電流をＩ０とす
ると、 Ｉ０＝ＶＲＥＦ／２Ｒ１…………………………………………（３） となり、基準電圧ＶＲＥＦと抵抗Ｒ１とによってのみ出
力電流Ｉ０が決まる。従って基準電圧ＶＲＥＦと抵抗Ｒ
１が安定であれば、出力電流Ｉ０も安定である。
スが各々共通接続されているので各々のコレクタ電流は
等しく、抵抗Ｒ１に流れる電流の半分となる。従って、
ＮＰＮトランジスタＱ３のコレクタ出力電流をＩ０とす
ると、 Ｉ０＝ＶＲＥＦ／２Ｒ１…………………………………………（３） となり、基準電圧ＶＲＥＦと抵抗Ｒ１とによってのみ出
力電流Ｉ０が決まる。従って基準電圧ＶＲＥＦと抵抗Ｒ
１が安定であれば、出力電流Ｉ０も安定である。
【０００５】次に起動回路について説明する。ＮＰＮト
ランジスタＱ８は起動用トランジスタである。電源投入
直後はこのトランジスタＱ８がオンする。その時の起動
電流（Ｑ８のコレクタ電流）ＩＳＴＡＲＴは、 ＩＳＴＡＲＴ＝（ＶＲＥＦ−ＶＢＥ（Ｑ８））／Ｒ１………（４） となる。するとカレントミラー回路ＣＭに電流が流れ、
トランジスタＱ１，Ｑ２を能動状態にする。この時
（３）式に示したようにＶＲ＝ＶＲＥＦとなる。従って
トランジスタＱ８のベース、エミッタ間電圧はゼロとな
りトランジスタＱ８はオフし、他の回路に悪影響を与え
ることはない。このようにして本定電流回路に起動がか
かり、回路が安定する。
ランジスタＱ８は起動用トランジスタである。電源投入
直後はこのトランジスタＱ８がオンする。その時の起動
電流（Ｑ８のコレクタ電流）ＩＳＴＡＲＴは、 ＩＳＴＡＲＴ＝（ＶＲＥＦ−ＶＢＥ（Ｑ８））／Ｒ１………（４） となる。するとカレントミラー回路ＣＭに電流が流れ、
トランジスタＱ１，Ｑ２を能動状態にする。この時
（３）式に示したようにＶＲ＝ＶＲＥＦとなる。従って
トランジスタＱ８のベース、エミッタ間電圧はゼロとな
りトランジスタＱ８はオフし、他の回路に悪影響を与え
ることはない。このようにして本定電流回路に起動がか
かり、回路が安定する。
【０００６】次に本従来例において、エミッタ接地電流
増幅率βの影響について考える。上述した解析はエミッ
タ接地電流増幅率βを∞と仮定している。ここで、エミ
ッタ接地電流増幅率βを有限と考えて同様に解析する。
増幅率βの影響について考える。上述した解析はエミッ
タ接地電流増幅率βを∞と仮定している。ここで、エミ
ッタ接地電流増幅率βを有限と考えて同様に解析する。
【０００７】まず図４において、既存の技術で、エミッ
タ接地電流増幅率βの影響が小さくなる回路を考える。
図５は図４の回路を基にエミッタ接地電流増幅率βによ
る影響を少なくした回路である。図５を参照すると、図
４に示すトランジスタＱ１のコレクタベースを共通接続
せず、ベースがトランジスタＱ１のコエクタに接続さ
れ、エミッタがトランジスタＱ１，Ｑ２のベースに共通
接続され、コレクタが正電源ＶＣＣに接続されたＮＰＮ
トランジスタＱ５を付加する。これ以外は図４と同じで
あるので、その説明を省略する。
タ接地電流増幅率βの影響が小さくなる回路を考える。
図５は図４の回路を基にエミッタ接地電流増幅率βによ
る影響を少なくした回路である。図５を参照すると、図
４に示すトランジスタＱ１のコレクタベースを共通接続
せず、ベースがトランジスタＱ１のコエクタに接続さ
れ、エミッタがトランジスタＱ１，Ｑ２のベースに共通
接続され、コレクタが正電源ＶＣＣに接続されたＮＰＮ
トランジスタＱ５を付加する。これ以外は図４と同じで
あるので、その説明を省略する。
【０００８】図４において、トランジスＱ１，Ｑ２のコ
レクタ電流は１／βのオーダーでベース電流分の差がで
る。この差分が全体としての誤差につながる。
レクタ電流は１／βのオーダーでベース電流分の差がで
る。この差分が全体としての誤差につながる。
【０００９】
【発明が解決しようとする課題】しかし、図５に示すよ
うなトランジスタＱ５によるベース電流補償型の回路で
は電流誤差が１／β2 のオーダーに軽減され、ほぼ無視
できるレベルになる。しかし、出力電流Ｉ０の方は依然
として誤差が残る。すなわち上述した（３）式に相当す
る式は、
うなトランジスタＱ５によるベース電流補償型の回路で
は電流誤差が１／β2 のオーダーに軽減され、ほぼ無視
できるレベルになる。しかし、出力電流Ｉ０の方は依然
として誤差が残る。すなわち上述した（３）式に相当す
る式は、
【００１０】
【００１１】となり、１／βのオーダーで誤差として現
れる。具体例を示すと、βが５０と仮定すると、出力電
流で２％の誤差となり、高精度を要求される回路には使
えない。
れる。具体例を示すと、βが５０と仮定すると、出力電
流で２％の誤差となり、高精度を要求される回路には使
えない。
【００１２】
【課題を解決するための手段】本発明の電圧電流変換回
路は、ベースが共通接続された第１と第２と第３のトラ
ンジスタと、エミッタが前記第２のトランジスタのコレ
クタに接続され、ベースが前記第３のトランジスタのコ
レクタに接続された第４のトランジスタと、入力端子が
前記第４のトランジスタのコレクタに接続され、出力端
子が前記第１のトランジスタのコレクタとベースに共通
接続された１：１のカレントミラー回路と、一端が前記
第２と第３のトランジスタの各々のエミッタに共通接続
され、他端が基準電位に接続された第１の抵抗とを備え
る。
路は、ベースが共通接続された第１と第２と第３のトラ
ンジスタと、エミッタが前記第２のトランジスタのコレ
クタに接続され、ベースが前記第３のトランジスタのコ
レクタに接続された第４のトランジスタと、入力端子が
前記第４のトランジスタのコレクタに接続され、出力端
子が前記第１のトランジスタのコレクタとベースに共通
接続された１：１のカレントミラー回路と、一端が前記
第２と第３のトランジスタの各々のエミッタに共通接続
され、他端が基準電位に接続された第１の抵抗とを備え
る。
【００１３】本発明の電源電流変換回路は、更に、前記
第１のトランジスタのコレクタとベースとを共通接続す
る代わりに、ベースが前記第１のトランジスタのコレク
タに接続され、エミッタが前記第１と第２と第３の共通
接続されたベースに接続されたセレクタが電源端子に接
続された第５のトランジスタを備える。
第１のトランジスタのコレクタとベースとを共通接続す
る代わりに、ベースが前記第１のトランジスタのコレク
タに接続され、エミッタが前記第１と第２と第３の共通
接続されたベースに接続されたセレクタが電源端子に接
続された第５のトランジスタを備える。
【００１４】本発明の電圧電流変換回路は、更に、前記
第４のトランジスタを削除し、前記第２のトランジスタ
のコレクタを直接前記カレントミラー回路の入力端子に
接続し、更にベースとエミッタとコレクタの各々が前記
第５のトランジスタのベースとエミッタとコレクタの各
々に共通接続された第６のトランジスタと、ベースとエ
ミッタの各々が前記第５のトランジスタのベースとコレ
クタの各々に共通接続され、コレクタが前記第３のトラ
ンジスタのコレクタに共通接続された第７のトランジス
タとを備える。
第４のトランジスタを削除し、前記第２のトランジスタ
のコレクタを直接前記カレントミラー回路の入力端子に
接続し、更にベースとエミッタとコレクタの各々が前記
第５のトランジスタのベースとエミッタとコレクタの各
々に共通接続された第６のトランジスタと、ベースとエ
ミッタの各々が前記第５のトランジスタのベースとコレ
クタの各々に共通接続され、コレクタが前記第３のトラ
ンジスタのコレクタに共通接続された第７のトランジス
タとを備える。
【００１５】本発明の電圧電流変換回路は更に前記電圧
入力端子と基準電圧との間に接続された第２の抵抗を備
える。
入力端子と基準電圧との間に接続された第２の抵抗を備
える。
【００１６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明の第１の実施の形態に係る電
圧電流変換回路である。本実施の形態では、基準電圧源
ＶＲＥＦと、エミッタがこの基準電源ＶＲＥＦに接続さ
れたＮＰＮトランジスタＱ１と、ベースがこのＮＰＮト
ランジスタＱ１のベースとコレクタに共通接続されたＮ
ＰＮトランジスタＱ２と、エミッタがトランジスタＱ２
のコレクタに接続されたＮＰＮトランジスタＱ４と、入
力端子がトランジスタＱ４のコレクタに接続され、出力
端子がトランジスタＱ１のコレクタとベースに共通接続
されたカレントミラー回路ＣＭと、ベースとエミッタが
各々トランジスタＱ２のベースとエミッタに各々共通接
続されたＮＰＮトランジスタＱ３と、これらＮＰＮトラ
ンジスタＱ２，Ｑ３の共通接続されたエミッタと接地電
位間に接続された出力電流決定用抵抗Ｒ１と、この電流
源回路を起動させるための回路としてコレクタがカレン
トミラー回路ＣＭの入力端子に接続され、ベースが基準
電圧源ＶＲＥＦに接続され、エミッタがＮＰＮトランジ
スタＱ２，Ｑ３のエミッタと共通接続されたＮＰＮトラ
ンジスタＱ８と、ＮＰＮトランジスタＱ１のエミッタと
接地電位間に接続された抵抗Ｒ２とから構成される。そ
してＮＰＮトランジスタＱ３のコレクタとＮＰＮトラン
ジスタＱ４のベースとを共通接続して、これが定電流出
力端子となる。
圧電流変換回路である。本実施の形態では、基準電圧源
ＶＲＥＦと、エミッタがこの基準電源ＶＲＥＦに接続さ
れたＮＰＮトランジスタＱ１と、ベースがこのＮＰＮト
ランジスタＱ１のベースとコレクタに共通接続されたＮ
ＰＮトランジスタＱ２と、エミッタがトランジスタＱ２
のコレクタに接続されたＮＰＮトランジスタＱ４と、入
力端子がトランジスタＱ４のコレクタに接続され、出力
端子がトランジスタＱ１のコレクタとベースに共通接続
されたカレントミラー回路ＣＭと、ベースとエミッタが
各々トランジスタＱ２のベースとエミッタに各々共通接
続されたＮＰＮトランジスタＱ３と、これらＮＰＮトラ
ンジスタＱ２，Ｑ３の共通接続されたエミッタと接地電
位間に接続された出力電流決定用抵抗Ｒ１と、この電流
源回路を起動させるための回路としてコレクタがカレン
トミラー回路ＣＭの入力端子に接続され、ベースが基準
電圧源ＶＲＥＦに接続され、エミッタがＮＰＮトランジ
スタＱ２，Ｑ３のエミッタと共通接続されたＮＰＮトラ
ンジスタＱ８と、ＮＰＮトランジスタＱ１のエミッタと
接地電位間に接続された抵抗Ｒ２とから構成される。そ
してＮＰＮトランジスタＱ３のコレクタとＮＰＮトラン
ジスタＱ４のベースとを共通接続して、これが定電流出
力端子となる。
【００１８】いま、抵抗Ｒ１の一端の電位をＶＲとし、
基準電圧をＶＲＥＦとすると、 ＶＲ＝ＶＲＥＦ＋ＶＢＥ（Ｑ１）−ＶＢＥ（Ｑ２）…………（６） （ＶＢＥ（Ｑ１），ＶＢＥ（Ｑ２）：Ｑ１，Ｑ２のベー
ス、エミッタ間電圧）ここで、カレントミラー回路の入
出力電流比を１：１とし、トランジスタのエミッタ接地
電流増幅率をβとするとして（６）式の右辺の第２項と
第３項とを求める。まず、トランジスタＱ２のコレクタ
電流ＩＣ（Ｑ２）は、
基準電圧をＶＲＥＦとすると、 ＶＲ＝ＶＲＥＦ＋ＶＢＥ（Ｑ１）−ＶＢＥ（Ｑ２）…………（６） （ＶＢＥ（Ｑ１），ＶＢＥ（Ｑ２）：Ｑ１，Ｑ２のベー
ス、エミッタ間電圧）ここで、カレントミラー回路の入
出力電流比を１：１とし、トランジスタのエミッタ接地
電流増幅率をβとするとして（６）式の右辺の第２項と
第３項とを求める。まず、トランジスタＱ２のコレクタ
電流ＩＣ（Ｑ２）は、
【００１９】
【００２０】となる。また、トランジスタＱ４のコレク
タ電流をＩＣ（Ｑ４）とすると、
タ電流をＩＣ（Ｑ４）とすると、
【００２１】
【００２２】となり、このコレクタ電流ＩＣ（Ｑ４）が
カレントミラー回路ＣＭの出力電流となる。次にトラン
ジスタＱ１のコレクタ電流ＩＣ（Ｑ１）は、
カレントミラー回路ＣＭの出力電流となる。次にトラン
ジスタＱ１のコレクタ電流ＩＣ（Ｑ１）は、
【００２３】
【００２４】となる。ここで（６）式の第２項と第３項
のＶＢＥ（１）−ＶＢＥ（２）をΔＶＢＥとすると、
のＶＢＥ（１）−ＶＢＥ（２）をΔＶＢＥとすると、
【００２５】
【００２６】（ＶＴ：熱電圧、≒２６ｍＶ ａｔ ｔａ
＝２５℃）となる。ここでβに具体的な数値例をいれて
ΔＶＢＥを計算する。β＝５０とするとこのΔＶＢＥ≒
−２ｍＶ、β＝１００とするとΔＶＢＥ≒−１ｍＶとな
る。すなわち、このくらいの値だと一般的にはＶＲＥＦ
＞ΔＶＢＥとなる。よって（６）式は、 ＶＲ＝ＶＲＥＦ…………………………………………………（１１） となる。そして、ＮＰＮトランジスタＱ２，Ｑ３はベー
スとエミッタが各々共通接続されているので各々のコレ
クタ電流は等しい。従ってＱ３のコレクタとＱ４のベー
スを共通接続した出力端子の電流Ｉ０は、
＝２５℃）となる。ここでβに具体的な数値例をいれて
ΔＶＢＥを計算する。β＝５０とするとこのΔＶＢＥ≒
−２ｍＶ、β＝１００とするとΔＶＢＥ≒−１ｍＶとな
る。すなわち、このくらいの値だと一般的にはＶＲＥＦ
＞ΔＶＢＥとなる。よって（６）式は、 ＶＲ＝ＶＲＥＦ…………………………………………………（１１） となる。そして、ＮＰＮトランジスタＱ２，Ｑ３はベー
スとエミッタが各々共通接続されているので各々のコレ
クタ電流は等しい。従ってＱ３のコレクタとＱ４のベー
スを共通接続した出力端子の電流Ｉ０は、
【００２７】
【００２８】となる。ここでβに具体的な数値例をいれ
て誤差を計算する。β＝５０とするとこの（１１）式の
｛ ｝内は０．９９９６２となる。従って誤差は約０．
０４％となり、従来例の２％誤差と比較してほとんど無
視できる範囲である。よって（１１）式は、
て誤差を計算する。β＝５０とするとこの（１１）式の
｛ ｝内は０．９９９６２となる。従って誤差は約０．
０４％となり、従来例の２％誤差と比較してほとんど無
視できる範囲である。よって（１１）式は、
【００２９】
【００３０】となり、正確な電圧電流変換回路が実現で
きる。
きる。
【００３１】次に、トランジスタＱ１のエミッタと接地
電位間に接続された抵抗Ｒ２についての説明をする。こ
の抵抗Ｒ２は入力単位に接続される定電流源ＶＲＥＦに
負荷電流が流れないようにするためのものである。もし
抵抗Ｒ２がなければ、定電圧源ＶＲＥＦには（８）式で
示されるようなほぼ出力電流と等しい電流値が流れ込
む。定電流源は正電源であり、一般的には電流の流出能
力はあるが、反対の流入能力がない。従って本実施の形
態のように定電圧源に電流が流れ込む場合はその定電圧
源は正確な動作をしなくなる場合がある。しかし抵抗Ｒ
２があると、トランジスタＱ１のエミッタ電流は抵抗Ｒ
２に流れ、定電流源ＶＲＥＦには電流が流れ込まなくな
る。
電位間に接続された抵抗Ｒ２についての説明をする。こ
の抵抗Ｒ２は入力単位に接続される定電流源ＶＲＥＦに
負荷電流が流れないようにするためのものである。もし
抵抗Ｒ２がなければ、定電圧源ＶＲＥＦには（８）式で
示されるようなほぼ出力電流と等しい電流値が流れ込
む。定電流源は正電源であり、一般的には電流の流出能
力はあるが、反対の流入能力がない。従って本実施の形
態のように定電圧源に電流が流れ込む場合はその定電圧
源は正確な動作をしなくなる場合がある。しかし抵抗Ｒ
２があると、トランジスタＱ１のエミッタ電流は抵抗Ｒ
２に流れ、定電流源ＶＲＥＦには電流が流れ込まなくな
る。
【００３２】更に、抵抗Ｒ１と抵抗Ｒ２の値を等しくす
る、すなわちＲ１＝Ｒ２とすると、トランジスタＱ１の
エミッタ電流は全て抵抗Ｒ２に流れ、定電圧源ＶＲＥＦ
に流れる電流は“０”となる。
る、すなわちＲ１＝Ｒ２とすると、トランジスタＱ１の
エミッタ電流は全て抵抗Ｒ２に流れ、定電圧源ＶＲＥＦ
に流れる電流は“０”となる。
【００３３】起動回路については従来回路と動作原理は
同じであるので、その説明を省略する。
同じであるので、その説明を省略する。
【００３４】次に、本発明の第２の実施の形態について
説明する。図２は本発明の第２の実施の形態の回路図で
ある。同図中図１と同一構成部分には同一符号を付与
し、その説明を省略する。図２を参照すると、この実施
の形態は第１の実施の形態のトランジスタＱ１のコレク
タとベースとを共通接続する代わりに、ベースがランジ
スタＱ１とカレントミラー回路ＣＭの出力とに共通接続
され、エミッタがトランジスタ（Ｑ１〜Ｑ３）のベース
と共通接続され、コレクタが正電源端子ＶＣＣに接続さ
れたＮＰＮトランジスタＱ５を挿入接続する。本実施の
形態はトランジスタ（Ｑ１〜Ｑ３）のベース電流による
誤差を小さくした回路である。第１の実施の形態の場合
と同様にしてトランジスタＱ１のコレクタ電流ＩＣ（Ｑ
１）を求めると、前述した（９）式に相当する式が、
説明する。図２は本発明の第２の実施の形態の回路図で
ある。同図中図１と同一構成部分には同一符号を付与
し、その説明を省略する。図２を参照すると、この実施
の形態は第１の実施の形態のトランジスタＱ１のコレク
タとベースとを共通接続する代わりに、ベースがランジ
スタＱ１とカレントミラー回路ＣＭの出力とに共通接続
され、エミッタがトランジスタ（Ｑ１〜Ｑ３）のベース
と共通接続され、コレクタが正電源端子ＶＣＣに接続さ
れたＮＰＮトランジスタＱ５を挿入接続する。本実施の
形態はトランジスタ（Ｑ１〜Ｑ３）のベース電流による
誤差を小さくした回路である。第１の実施の形態の場合
と同様にしてトランジスタＱ１のコレクタ電流ＩＣ（Ｑ
１）を求めると、前述した（９）式に相当する式が、
【００３５】
【００３６】となる。同様にして（６）式の第２項と第
３項のＶＢＥ（１）−ＶＢＥ（２）をΔＶＢＥとして、
前述の（１０）式に相当する式は
３項のＶＢＥ（１）−ＶＢＥ（２）をΔＶＢＥとして、
前述の（１０）式に相当する式は
【００３７】
【００３８】（ＶＴ：熱電圧、約２６ｍＶ ａｔ ｔａ
＝２５℃）となる。ここでβに具体的な数値例をいれて
ΔＶＢＥを計算する。β＝５０とするとこのΔＶＢＥ≒
−１ｍＶ、β＝１００とするとΔＶＢＥ≒−０．５ｍＶ
となり、第１の実施の形態の場合と比較して、更にΔＶ
ＢＥによる誤差が小さくなるという利点がある。これ以
外の動作は第１の実施の形態と同じであるので、その説
明を省略する。
＝２５℃）となる。ここでβに具体的な数値例をいれて
ΔＶＢＥを計算する。β＝５０とするとこのΔＶＢＥ≒
−１ｍＶ、β＝１００とするとΔＶＢＥ≒−０．５ｍＶ
となり、第１の実施の形態の場合と比較して、更にΔＶ
ＢＥによる誤差が小さくなるという利点がある。これ以
外の動作は第１の実施の形態と同じであるので、その説
明を省略する。
【００３９】次に本発明の第３の実施の形態について図
３を参照して説明すると、同図中図２と同一構成部分に
は同一符号を付与し、その説明を省略する。本実施の形
態は図３に示すように、第２の実施の形態のトランジス
タＱ４を削除しトランジスタＱ２のコレクタを直接カレ
ントミラー回路ＣＭの入力端子に接続する。更に、トラ
ンジスタＱのコレクタ、ベース、エミッタの各々と共通
接続したトランジスタＱ６を新たに接続する。更に、ベ
ースとエミッタの各々がトランジスタＱ５のそれと共通
接続されたトランジスタＱ７を新たに接続し、トランジ
スタＱ７のコレクタとトランジスタＱ３のコレクタを共
通接続して電流出力端子Ｉ０とする。本実施の形態は、
ＮＰＮトランジスタＱ４によるとＱ１とＱ２のコレクタ
電流の誤差を小さくした回路である。図２の場合の第２
の実施の形態と同様にしてトランジスタＱ１のコレクタ
電流ＩＣ（Ｑ１）を求めると、前述した（９）式に相当
する式が、
３を参照して説明すると、同図中図２と同一構成部分に
は同一符号を付与し、その説明を省略する。本実施の形
態は図３に示すように、第２の実施の形態のトランジス
タＱ４を削除しトランジスタＱ２のコレクタを直接カレ
ントミラー回路ＣＭの入力端子に接続する。更に、トラ
ンジスタＱのコレクタ、ベース、エミッタの各々と共通
接続したトランジスタＱ６を新たに接続する。更に、ベ
ースとエミッタの各々がトランジスタＱ５のそれと共通
接続されたトランジスタＱ７を新たに接続し、トランジ
スタＱ７のコレクタとトランジスタＱ３のコレクタを共
通接続して電流出力端子Ｉ０とする。本実施の形態は、
ＮＰＮトランジスタＱ４によるとＱ１とＱ２のコレクタ
電流の誤差を小さくした回路である。図２の場合の第２
の実施の形態と同様にしてトランジスタＱ１のコレクタ
電流ＩＣ（Ｑ１）を求めると、前述した（９）式に相当
する式が、
【００４０】
【００４１】となる。同様にして（６）式の第２項と第
３項のＶＢＥ（１）−ＶＢＥ（２）をΔＶＢＥとして、
前述の（１０）式に相当する式は
３項のＶＢＥ（１）−ＶＢＥ（２）をΔＶＢＥとして、
前述の（１０）式に相当する式は
【００４２】
【００４３】（ＶＴ：熱電圧、約２６ｍＶ ａｔ ｔａ
＝２５℃）となる。ここでβに具体的な数値例をいれて
ΔＶＢＥを計算する。β＝５０とするとこのΔＶＢＥ≒
−０．０３ｍＶとなり、第２の実施の形態の場合と比較
して、更にΔＶＢＥによる誤差が小さくなるという利点
がある。また、出力電流Ｉ０は、
＝２５℃）となる。ここでβに具体的な数値例をいれて
ΔＶＢＥを計算する。β＝５０とするとこのΔＶＢＥ≒
−０．０３ｍＶとなり、第２の実施の形態の場合と比較
して、更にΔＶＢＥによる誤差が小さくなるという利点
がある。また、出力電流Ｉ０は、
【００４４】
【００４５】となり、第２の実施の形態と同じレベルの
改善効果がある。これ以外の動作は第１の実施の形態と
同じであるので、その説明を省略する。
改善効果がある。これ以外の動作は第１の実施の形態と
同じであるので、その説明を省略する。
【００４６】
【発明の効果】以上説明したように本発明は、エミッタ
電流を決定し、そのコレクタから電流出力する電圧電流
変換回路において、エミッタ接地電流増幅率βによる誤
差を補償する回路構成にしたので、簡単な回路で高精度
の電圧電流変換回路を構成できるという効果を有する。
電流を決定し、そのコレクタから電流出力する電圧電流
変換回路において、エミッタ接地電流増幅率βによる誤
差を補償する回路構成にしたので、簡単な回路で高精度
の電圧電流変換回路を構成できるという効果を有する。
【図１】本発明の第１の実施の形態の電圧電流変換回路
の回路図である。
の回路図である。
【図２】本発明の第２の実施の形態の電圧電流変換回路
の回路図である。
の回路図である。
【図３】本発明の第３の実施の形態の電圧電流変換回路
の回路図である。
の回路図である。
【図４】従来例の回路図である。
【図５】他の従来例の回路図である。
Ｑ１〜Ｑ８ ＮＰＮトランジスタ Ｒ１〜Ｒ２ 抵抗 ＣＭ カレントミラー回路 ＶＲＥＦ 基準電圧源 Ｉ０ 出力電流 ＶＣＣ 正電源
Claims (3)
- 【請求項１】 ベースが共通接続された第１と第２と第
３のトランジスタと、エミッタが前記第２のトランジス
タのコレクタに接続され、ベースが前記第３のトランジ
スタのコレクタに接続された第４のトランジスタと、入
力端子が前記第４のトランジスタのコレクタに接続さ
れ、出力端子が前記第１のトランジスタのコレクタとベ
ースに共通接続された１：１のカレントミラー回路と、
一端が前記第２と第３のトランジスタの各々のエミッタ
に共通接続され、他端が基準電位に接続された第１の抵
抗とを具備し、前記第１のトランジスタのエミッタが電
圧入力端子となり、前記第３のトランジスタのコレクタ
と前記第４のトランジスタのベースとの共通接続点が電
流出力端子となることを特徴とした電圧電流変換回路。 - 【請求項２】 前記第１のトランジスタのコレクタとベ
ースとを共通接続する代わりに、ベースが前記第１のト
ランジスタのコレクタに接続され、エミッタが前記第１
と第２と第３の共通接続されたベースに接続され、コレ
クタが電源端子に接続された第５のトランジスタを具備
したことを特徴とした請求項１記載の電圧電流変換回
路。 - 【請求項３】 前記第４のトランジスタを削除し、前記
第２のトランジスタのコレクタを直接前記カレントミラ
ー回路の入力端子に接続し、更にベースとエミッタとコ
レクタの各々が前記第５のトランジスタのベースとエミ
ッタとコレクタの各々に共通接続された第６のトランジ
スタと、ベースとエミッタの各々が前記第５のトランジ
スタのベースとコレクタの各々に共通接続された第７の
トランジスタとを具備し、前記第７のコレクタが前記第
３のトランジスタに共通接続さられことを特徴とした請
求項２記載の電圧電流変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014054A JP3052819B2 (ja) | 1996-01-30 | 1996-01-30 | 電圧電流変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014054A JP3052819B2 (ja) | 1996-01-30 | 1996-01-30 | 電圧電流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214262A true JPH09214262A (ja) | 1997-08-15 |
| JP3052819B2 JP3052819B2 (ja) | 2000-06-19 |
Family
ID=11850385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014054A Expired - Fee Related JP3052819B2 (ja) | 1996-01-30 | 1996-01-30 | 電圧電流変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052819B2 (ja) |
-
1996
- 1996-01-30 JP JP8014054A patent/JP3052819B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052819B2 (ja) | 2000-06-19 |
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