JPH09214324A - CMOS logic circuit - Google Patents
CMOS logic circuitInfo
- Publication number
- JPH09214324A JPH09214324A JP8015070A JP1507096A JPH09214324A JP H09214324 A JPH09214324 A JP H09214324A JP 8015070 A JP8015070 A JP 8015070A JP 1507096 A JP1507096 A JP 1507096A JP H09214324 A JPH09214324 A JP H09214324A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel type
- type mos
- circuit
- delay element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、Ｐチャンネル型Ｍ
ＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタ
とを組み合わせて構成されるＣＭＯＳ論理回路（インバ
ータ回路、ナンド回路、ノア回路等）に関するものであ
り、特に、入力信号の反転時に於ける貫通電流の発生を
防止する構成としたＣＭＯＳ論理回路に関するものであ
る。TECHNICAL FIELD The present invention relates to a P-channel type M
The present invention relates to a CMOS logic circuit (inverter circuit, NAND circuit, NOR circuit, etc.) configured by combining an OS transistor and an N-channel type MOS transistor, and particularly, prevents generation of a through current at the time of inverting an input signal. The present invention relates to a configured CMOS logic circuit.
【０００２】[0002]
【従来の技術】ＭＯＳトランジスタ等の半導体素子から
成るロジックＬＳＩは低消費電力が要望されている。Ｃ
ＭＯＳデバイスの消費電流を押さえるためには、信号の
変化点で発生する電源−ＧＮＤ間の貫通電流を少なくす
ることが最も有効な手段である。貫通電流とは、Ｐチャ
ンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳト
ランジスタとで構成されるＣＭＯＳ回路で、信号の変化
時に両トランジスタが同時にオンする期間に流れる電源
電流である。2. Description of the Related Art A logic LSI composed of semiconductor elements such as MOS transistors is required to have low power consumption. C
In order to suppress the current consumption of the MOS device, it is the most effective means to reduce the through current between the power supply and GND generated at the signal change point. The through current is a power supply current flowing in a CMOS circuit composed of a P-channel type MOS transistor and an N-channel type MOS transistor in a period in which both transistors are simultaneously turned on when a signal changes.
【０００３】図３に従来技術を示す。これは特開平４−
２８７４１９号公報に示されるものである。この特開平
４−２８７４１９号公報に示される、貫通電流を防止し
たインバータ回路は、Ｐチャンネル型ＭＯＳトランジス
タＡと、Ｎチャンネル型ＭＯＳトランジスタＢ及びＣと
を直列に接続させ、ゲート信号をＮチャンネル型ＭＯＳ
トランジスタＣ、Ｐチャンネル型ＭＯＳトランジスタ
Ａ、Ｎチャンネル型ＭＯＳトランジスタＢという順序で
接続させ、その間に遅延回路Ｄ１，Ｄ２を挿入し、貫通
電流を防止している。FIG. 3 shows a conventional technique. This is JP-A-4-
This is disclosed in Japanese Patent No. 287419. The inverter circuit disclosed in Japanese Patent Application Laid-Open No. 4-287419 prevents a shoot-through current by connecting a P-channel type MOS transistor A and N-channel type MOS transistors B and C in series, and an N-channel type gate signal. MOS
A transistor C, a P-channel type MOS transistor A, and an N-channel type MOS transistor B are connected in this order, and delay circuits D1 and D2 are inserted between them to prevent a shoot-through current.
【０００４】以下、その動作を図４及び図５を参照しな
がら説明する。The operation will be described below with reference to FIGS. 4 and 5.
【０００５】入力信号ＩＮがローからハイに変化する場
合は、Ｎチャンネル型ＭＯＳトランジスタＣはオフ状態
からオン状態に遷移する。同時に、Ｐチャンネル型ＭＯ
ＳトランジスタＡはオン状態から、２個のインバータ回
路で構成された遅延回路Ｄ１により遅延時間分遅れてオ
フ状態に遷移する。この遅延回路Ｄ１により、Ｎチャン
ネル型ＭＯＳトランジスタＣとＰチャンネル型ＭＯＳト
ランジスタＡは遅延時間分同時にオンしているが、遅延
回路Ｄ２によりＮチャンネル型ＭＯＳトランジスタＢは
オフ状態であるため貫通電流は発生しない。さらに、入
力信号ＩＮは遅延回路Ｄ２を経由してローからハイに変
化するため、Ｎチャンネル型ＭＯＳトランジスタＢはオ
フ状態からオン状態に遷移する。このとき、すでにＰチ
ャンネル型ＭＯＳトランジスタＡはオフ状態のため貫通
電流は発生しない。この２つの遅延回路Ｄ１，Ｄ２とＮ
チャンネル型ＭＯＳトランジスタＢの付加により、トラ
ンジスタＡ，Ｂ，Ｃが同時にオンする期間がなくなり貫
通電流を防止する。When the input signal IN changes from low to high, the N-channel MOS transistor C makes a transition from the off state to the on state. At the same time, P channel type MO
The S-transistor A transits from the on-state to the off-state with a delay of the delay time by the delay circuit D1 composed of two inverter circuits. The delay circuit D1 simultaneously turns on the N-channel type MOS transistor C and the P-channel type MOS transistor A for the delay time, but the N-channel type MOS transistor B is turned off by the delay circuit D2, so that a through current is generated. do not do. Furthermore, since the input signal IN changes from low to high via the delay circuit D2, the N-channel MOS transistor B changes from the off state to the on state. At this time, since the P-channel type MOS transistor A is already in the off state, no through current is generated. These two delay circuits D1, D2 and N
By adding the channel type MOS transistor B, there is no period in which the transistors A, B, and C are turned on at the same time, and a through current is prevented.
【０００６】又、入力信号ＩＮがハイからローに変化す
る場合は、Ｎチャンネル型ＭＯＳトランジスタＣはオン
状態からオフ状態に遷移する。同時に、Ｐチャンネル型
ＭＯＳトランジスタＡはオフ状態から遅延回路Ｄ１の時
間分遅れてオン状態に遷移するため貫通電流は発生しな
い。さらに、入力信号ＩＮは遅延回路Ｄ２を経由してハ
イからローに変化するため、Ｎチャンネル型ＭＯＳトラ
ンジスタＢはオン状態からオフ状態に遷移する。このと
き、すでにＮチャンネル型ＭＯＳトランジスタＣはオフ
状態のため貫通電流は発生しない。When the input signal IN changes from high to low, the N-channel type MOS transistor C makes a transition from the on state to the off state. At the same time, the P-channel MOS transistor A transits from the off state to the on state with a delay of the delay circuit D1 time, so that no through current is generated. Furthermore, since the input signal IN changes from high to low via the delay circuit D2, the N-channel MOS transistor B makes a transition from the on state to the off state. At this time, since the N-channel type MOS transistor C is already in the off state, no through current is generated.
【０００７】[0007]
【発明が解決しようとする課題】上記従来の回路におい
ては、遅延回路を多く使用すればそれだけ両トランジス
タが同時にオンする危険性が少なくなるが、そのために
当該回路を構成するトランジスタ数が多数必要であり、
回路全体のレイアウト面積が大きくなり製造コストがア
ップしてしまう。また、遅延回路を多く使用した場合、
その遅延回路自身の貫通電流が発生するため、結局、回
路全体で貫通電流が流れるという問題は解決されていな
い。従って、従来技術のインバータ回路は大電流供給能
力のある出力バッファには有効であるが、ＬＳＩ内部回
路には不適当である。In the conventional circuit described above, the more the delay circuit is used, the less the risk that both transistors are turned on at the same time. However, a large number of transistors are required for the circuit. Yes,
The layout area of the entire circuit becomes large and the manufacturing cost increases. In addition, when many delay circuits are used,
Since the shoot-through current of the delay circuit itself is generated, the problem that the shoot-through current flows in the entire circuit has not been solved. Therefore, the conventional inverter circuit is effective for an output buffer having a large current supply capability, but is not suitable for an LSI internal circuit.
【０００８】本発明は、上記従来技術の欠点を改良し、
最小限の回路追加により、出力バッファ、内部回路いず
れにも適用可能な低消費電力のＣＭＯＳ論理回路を提供
するものである。The present invention improves on the above-mentioned drawbacks of the prior art,
The present invention provides a low power consumption CMOS logic circuit applicable to both an output buffer and an internal circuit by adding a minimum number of circuits.
【０００９】[0009]
【課題を解決するための手段】本発明のＣＭＯＳ論理回
路は、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネ
ル型ＭＯＳトランジスタとを組み合わせて構成されるＣ
ＭＯＳ論理回路に於いて、入力端子と上記Ｐチャンネル
型ＭＯＳトランジスタのゲートとの間に立下り遅延素子
を挿入し、上記入力端子と上記ＮチャンネルＭＯＳトラ
ンジスタのゲートとの間に立上り遅延素子を挿入して成
ることを特徴とするものである。A CMOS logic circuit according to the present invention is a C logic circuit formed by combining a P-channel type MOS transistor and an N-channel type MOS transistor.
In a MOS logic circuit, a falling delay element is inserted between the input terminal and the gate of the P channel type MOS transistor, and a rising delay element is inserted between the input terminal and the gate of the N channel MOS transistor. It is characterized by being formed.
【００１０】また、上記立下り遅延素子及び立上り遅延
素子は、それぞれ、ダイオード手段と抵抗手段の並列接
続回路から成り、上記立下り遅延素子は、そのダイオー
ド手段の陽極が上記入力端子に接続され、陰極が上記Ｐ
チャンネル型ＭＯＳトランジスタのゲートに接続される
ように挿入され、上記立上り遅延素子は、そのダイオー
ド手段の陰極が上記入力端子に接続され、陽極が上記Ｎ
チャンネル型ＭＯＳトランジスタのゲートに接続される
ように挿入されて成ることを特徴とするものである。Further, each of the falling delay element and the rising delay element is composed of a parallel connection circuit of a diode means and a resistance means, and in the falling delay element, the anode of the diode means is connected to the input terminal. The cathode is P
The rising delay element is inserted so as to be connected to the gate of a channel type MOS transistor, and the cathode of the diode means of the rising delay element is connected to the input terminal and the anode thereof is the N terminal.
It is characterized by being inserted so as to be connected to the gate of a channel type MOS transistor.
【００１１】本発明によれば、Ｐチャンネル型ＭＯＳト
ランジスタの入力信号は緩やかな立下りとなり、オフ期
間が延長される。一方、Ｎチャンネル型ＭＯＳトランジ
スタの入力信号は緩やかな立上りとなり、オフ期間が延
長される。According to the present invention, the input signal of the P-channel MOS transistor has a gradual fall and the off period is extended. On the other hand, the input signal of the N-channel type MOS transistor rises gently and the off period is extended.
【００１２】すなわち、入力信号がローからハイに変化
する場合、Ｐチャンネル型ＭＯＳトランジスタのゲート
入力信号は通常に立ち上がるが、Ｎチャンネル型ＭＯＳ
トランジスタのゲート入力信号は緩やかに立ち上がる。
これにより、Ｐチャンネル型ＭＯＳトランジスタがオン
状態からオフ状態に遷移した後に、Ｎチャンネル型ＭＯ
Ｓトランジスタがオフ状態からオン状態に遷移し、両ト
ランジスタ共にオンとなる期間が生じないため、貫通電
流は生じない。That is, when the input signal changes from low to high, the gate input signal of the P-channel type MOS transistor normally rises, but the N-channel type MOS transistor.
The gate input signal of the transistor rises gently.
As a result, after the P-channel MOS transistor transits from the ON state to the OFF state, the N-channel MO transistor is
Since the S transistor transits from the off state to the on state and there is no period in which both transistors are on, no shoot-through current occurs.
【００１３】また、入力信号がハイからローに変わる場
合は、Ｎチャンネル型ＭＯＳトランジスタのゲート入力
信号は通常に立ち下がるが、Ｐチャンネル型ＭＯＳトラ
ンジスタのゲート入力信号は緩やかに立ち下がる。これ
により、Ｎチャンネル型ＭＯＳトランジスタがオン状態
からオフ状態に遷移した後に、Ｐチャンネル型ＭＯＳト
ランジスタがオフ状態からオン状態に遷移し、両トラン
ジスタが共にオンとなる期間が生じないため貫通電流は
生じない。When the input signal changes from high to low, the gate input signal of the N-channel type MOS transistor normally falls, but the gate input signal of the P-channel type MOS transistor falls gently. As a result, after the N-channel type MOS transistor makes a transition from the ON state to the OFF state, the P-channel type MOS transistor makes a transition from the OFF state to the ON state, and there is no period in which both transistors are ON, so that a shoot-through current occurs. Absent.
【００１４】[0014]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１５】図１は本発明の一実施形態（インバータ回
路）の回路構成図である。FIG. 1 is a circuit configuration diagram of an embodiment (inverter circuit) of the present invention.
【００１６】図に於いて、１及び２は、それぞれ、ＣＭ
ＯＳインバータ回路を構成するＰチャンネル型ＭＯＳト
ランジスタ及びＮチャンネル型ＭＯＳトランジスタであ
り、９は電源、１０はＧＮＤである。３は入力信号ＩＮ
が入力される入力端子、４は出力信号ＯＵＴが出力され
る出力端子である。入力端子３と、Ｐチャンネル型ＭＯ
Ｓトランジスタ１のゲート間には、抵抗５とダイオード
６の並列接続回路から成る立下り遅延素子１１が挿入さ
れており、また、入力端子３と、Ｎチャンネル型ＭＯＳ
トランジスタ２のゲート間には、抵抗７とダイオード８
の並列接続回路から成る立上り遅延素子１２が挿入され
ている。In the figure, 1 and 2 are CMs, respectively.
P-channel type MOS transistors and N-channel type MOS transistors constituting the OS inverter circuit, 9 is a power source, and 10 is a GND. 3 is the input signal IN
Are input terminals, and 4 are output terminals from which the output signal OUT is output. Input terminal 3 and P channel type MO
A falling delay element 11 composed of a parallel connection circuit of a resistor 5 and a diode 6 is inserted between the gates of the S-transistors 1, and the input terminal 3 and the N-channel type MOS are connected.
Between the gate of the transistor 2 is a resistor 7 and a diode 8
A rise delay element 12 composed of a parallel connection circuit of is inserted.
【００１７】以下、図１に示すインバータ回路の動作を
図２のタイミングチャートに従って説明する。The operation of the inverter circuit shown in FIG. 1 will be described below with reference to the timing chart of FIG.
【００１８】入力信号ＩＮの信号レベルが“Ｌ”から
“Ｈ”に変化する場合に於いては、遅延素子１１のダイ
オード６には順方向電圧が印加される。一方、遅延素子
１２のダイオード８には逆方向電圧が印加される。した
がって、Ｐチャンネル型ＭＯＳトランジスタ１のゲート
入力信号ａは急速に“Ｌ”から“Ｈ”に立ち上がるが、
Ｎチャンネル型ＭＯＳトランジスタ２のゲート入力信号
ｂは緩やかに“Ｌ”から“Ｈ”に立ち上がる。したがっ
て、ゲート入力信号ａの電圧レベルが、時刻ｔ1に於い
て、Ｐチャンネル型ＭＯＳトランジスタ１のしきい値電
圧Ｖｐを超えて、Ｐチャンネル型ＭＯＳトランジスタ１
がオフとなった時点で、ゲート入力信号ｂの電圧レベル
は、まだ、Ｎチャンネル型ＭＯＳトランジスタ２のしき
い値電圧ＶNに達しておらず、Ｎチャンネル型ＭＯＳト
ランジスタ２はオフ状態を保っている。その後、ゲート
入力信号ｂのレベルが上昇し、時刻ｔ2に於いて、Ｎチ
ャンネル型ＭＯＳトランジスタ２のしきい値電圧ＶNを
超えたとき、Ｎチャンネル型ＭＯＳトランジスタ２はオ
ンとなるが、Ｐチャンネル型ＭＯＳトランジスタ１は既
にオフとなっているので貫通電流は生じない。When the signal level of the input signal IN changes from "L" to "H", a forward voltage is applied to the diode 6 of the delay element 11. On the other hand, a reverse voltage is applied to the diode 8 of the delay element 12. Therefore, the gate input signal a of the P-channel type MOS transistor 1 rapidly rises from "L" to "H",
The gate input signal b of the N-channel type MOS transistor 2 gradually rises from "L" to "H". Therefore, the voltage level of the gate input signal a exceeds the threshold voltage Vp of the P-channel type MOS transistor 1 at time t 1 and the P-channel type MOS transistor 1
Is turned off, the voltage level of the gate input signal b has not yet reached the threshold voltage V N of the N-channel type MOS transistor 2, and the N-channel type MOS transistor 2 is kept in the off state. There is. After that, when the level of the gate input signal b rises and exceeds the threshold voltage V N of the N-channel type MOS transistor 2 at time t 2 , the N-channel type MOS transistor 2 turns on, but P Since the channel type MOS transistor 1 has already been turned off, no through current is generated.
【００１９】一方、入力信号ＩＮの信号レベルが“Ｈ”
から“Ｌ”に変化する場合に於いては、遅延素子１１の
ダイオード６には逆方向電圧が印加され、遅延素子１２
のダイオード８には順方向電圧が印加される。したがっ
て、Ｐチャンネル型ＭＯＳトランジスタ１のゲート入力
信号ａは緩やかに立ち下がり、一方、Ｎチャンネル型Ｍ
ＯＳトランジスタ２のゲート入力信号ｂは急速に立ち下
がる。したがって、時刻ｔ3に於いて、ゲート入力信号
ｂのレベルがＮチャンネル型ＭＯＳトランジスタ２のし
きい値電圧ＶN以下になって、Ｎチャンネル型ＭＯＳト
ランジスタ２がオフとなった時点で、ゲート入力信号ａ
は、まだ、Ｐチャンネル型ＭＯＳトランジスタ１のしき
い値電圧Ｖｐに達しておらず、Ｐチャンネル型ＭＯＳト
ランジスタ１はオフ状態を保っている。その後、ゲート
入力信号ａのレベルが下降し、時刻ｔ4に於いて、Ｐチ
ャンネル型ＭＯＳトランジスタ１のしきい値電圧Ｖｐを
超えたとき、Ｐチャンネル型ＭＯＳトランジスタ１はオ
ンとなるが、Ｎチャンネル型ＭＯＳトランジスタ２は既
にオフとなっているので貫通電流は生じない。On the other hand, the signal level of the input signal IN is "H".
When changing from "L" to "L", a reverse voltage is applied to the diode 6 of the delay element 11 and the delay element 12
A forward voltage is applied to the diode 8 of FIG. Therefore, the gate input signal a of the P channel type MOS transistor 1 gradually falls, while the N channel type M transistor
The gate input signal b of the OS transistor 2 falls rapidly. Therefore, at time t 3, when the level of the gate input signal b becomes equal to or lower than the threshold voltage V N of the N-channel MOS transistor 2 and the N-channel MOS transistor 2 is turned off, the gate input signal b is turned off. Signal a
Has not reached the threshold voltage Vp of the P-channel type MOS transistor 1 yet, and the P-channel type MOS transistor 1 remains in the off state. After that, when the level of the gate input signal a decreases and exceeds the threshold voltage Vp of the P-channel type MOS transistor 1 at time t 4 , the P-channel type MOS transistor 1 is turned on, but the N-channel type is turned on. Since the type MOS transistor 2 has already been turned off, no through current is generated.
【００２０】上述の実施形態は、本発明をインバータ回
路に於いて実施したものであるが、本発明は、ナンド回
路或いはノア回路等のＣＭＯＳ論理回路に於いても、同
様に実施できるものである。２入力ナンド回路に於いて
実施した場合を図６に、また、２入力ノア回路に於いて
実施した場合を図７に示す。図６或いは図７に示すよう
に、ナンド回路或いはノア回路に於いて、本発明に係る
立下り遅延素子及び立上り遅延素子を設けることによ
り、同様に、入力信号（ＩＮ１，ＩＮ２）の変化時点に
於ける貫通電流の発生を防止することができるものであ
る。Although the above-described embodiment is one in which the present invention is implemented in an inverter circuit, the present invention can be similarly implemented in a CMOS logic circuit such as a NAND circuit or a NOR circuit. . FIG. 6 shows the case of implementation in a 2-input NAND circuit, and FIG. 7 shows the case of implementation in a 2-input NOR circuit. As shown in FIG. 6 or 7, in the NAND circuit or NOR circuit, by providing the falling delay element and the rising delay element according to the present invention, similarly, when the input signals (IN1, IN2) change, It is possible to prevent the occurrence of through current in the case.
【００２１】なお、本発明に於ける遅延素子を構成する
ダイオード手段及び抵抗手段は、それぞれ、ダイオード
機能及び抵抗機能を有するものであればよい。The diode means and the resistance means forming the delay element in the present invention may be those having a diode function and a resistance function, respectively.
【００２２】[0022]
【発明の効果】以上詳細に説明したように、本発明によ
れば、極めて簡単な回路でＣＭＯＳ論理回路に於ける貫
通電流の発生を防止することができるものであり、集積
回路のレイアウト面積の縮小、高集積化、コストダウン
を図ることができるものである。As described in detail above, according to the present invention, it is possible to prevent the occurrence of a shoot-through current in a CMOS logic circuit with an extremely simple circuit, and to reduce the layout area of the integrated circuit. It is possible to reduce the size, increase the integration, and reduce the cost.
【図１】本発明の一実施形態の回路構成図である。FIG. 1 is a circuit configuration diagram of an embodiment of the present invention.
【図２】同実施形態の動作説明に供するタイミングチャ
ートである。FIG. 2 is a timing chart used for explaining the operation of the same embodiment.
【図３】従来のインバータ回路の回路構成図である。FIG. 3 is a circuit configuration diagram of a conventional inverter circuit.
【図４】従来のインバータ回路の動作説明に供するタイ
ミングチャートである。FIG. 4 is a timing chart for explaining the operation of a conventional inverter circuit.
【図５】従来のインバータ回路の動作説明に供するタイ
ミングチャートである。FIG. 5 is a timing chart for explaining the operation of a conventional inverter circuit.
【図６】本発明の他の実施形態の回路構成図である。FIG. 6 is a circuit configuration diagram of another embodiment of the present invention.
【図７】本発明の更に他の実施形態の回路構成図であ
る。FIG. 7 is a circuit configuration diagram of still another embodiment of the present invention.
１ Ｐチャンネル型ＭＯＳトランジスタ ２ Ｎチャンネル型ＭＯＳトランジスタ ３ 入力端子 ４ 出力端子 ５，７ 抵抗 ６，８ ダイオード ９ 電源 １０ ＧＮＤ １１ 立下り遅延素子 １２ 立上り遅延素子 1 P-channel type MOS transistor 2 N-channel type MOS transistor 3 Input terminal 4 Output terminal 5,7 Resistance 6,8 Diode 9 Power supply 10 GND 11 Fall delay element 12 Rise delay element
Claims (2)
チャンネル型ＭＯＳトランジスタとを組み合わせて構成
されるＣＭＯＳ論理回路に於いて、 入力端子と上記Ｐチャンネル型ＭＯＳトランジスタのゲ
ートとの間に立下り遅延素子を挿入し、上記入力端子と
上記ＮチャンネルＭＯＳトランジスタのゲートとの間に
立上り遅延素子を挿入して成ることを特徴とするＣＭＯ
Ｓ論理回路。1. A P-channel type MOS transistor and N
In a CMOS logic circuit configured by combining channel type MOS transistors, a falling delay element is inserted between an input terminal and the gate of the P channel type MOS transistor, and the input terminal and the N channel MOS transistor are inserted. CMO characterized by inserting a rise delay element between the gate and the gate of
S logic circuit.
は、それぞれ、ダイオード手段と抵抗手段の並列接続回
路から成り、上記立下り遅延素子は、そのダイオード手
段の陽極が上記入力端子に接続され、陰極が上記Ｐチャ
ンネル型ＭＯＳトランジスタのゲートに接続されるよう
に挿入され、上記立上り遅延素子は、そのダイオード手
段の陰極が上記入力端子に接続され、陽極が上記Ｎチャ
ンネル型ＭＯＳトランジスタのゲートに接続されるよう
に挿入されて成ることを特徴とする、請求項１に記載の
ＣＭＯＳ論理回路。2. The falling delay element and the rising delay element each comprise a parallel connection circuit of a diode means and a resistance means, and in the falling delay element, the anode of the diode means is connected to the input terminal, The cathode is inserted so as to be connected to the gate of the P-channel type MOS transistor, and in the rise delay element, the cathode of the diode means is connected to the input terminal and the anode is connected to the gate of the N-channel type MOS transistor. The CMOS logic circuit according to claim 1, wherein the CMOS logic circuit is inserted as described above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015070A JPH09214324A (en) | 1996-01-31 | 1996-01-31 | CMOS logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015070A JPH09214324A (en) | 1996-01-31 | 1996-01-31 | CMOS logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214324A true JPH09214324A (en) | 1997-08-15 |
Family
ID=11878600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8015070A Pending JPH09214324A (en) | 1996-01-31 | 1996-01-31 | CMOS logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214324A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11185361A (en) * | 1997-12-17 | 1999-07-09 | Nec Corp | Output buffer circuit |
| JP2000311037A (en) * | 1998-11-30 | 2000-11-07 | Altera Corp | Circuit protection method and device in hot socket state |
| US7109966B2 (en) | 2002-07-12 | 2006-09-19 | Rohm Co., Ltd. | Display element drive circuit and display device |
| JP2009077027A (en) * | 2007-09-19 | 2009-04-09 | Shihen Tech Corp | Signal delay circuit |
| JP2012195934A (en) * | 2011-03-02 | 2012-10-11 | Hitachi Kokusai Electric Inc | Switching circuit and imaging apparatus using switching circuit |
-
1996
- 1996-01-31 JP JP8015070A patent/JPH09214324A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11185361A (en) * | 1997-12-17 | 1999-07-09 | Nec Corp | Output buffer circuit |
| JP2000311037A (en) * | 1998-11-30 | 2000-11-07 | Altera Corp | Circuit protection method and device in hot socket state |
| US7109966B2 (en) | 2002-07-12 | 2006-09-19 | Rohm Co., Ltd. | Display element drive circuit and display device |
| JP2009077027A (en) * | 2007-09-19 | 2009-04-09 | Shihen Tech Corp | Signal delay circuit |
| JP2012195934A (en) * | 2011-03-02 | 2012-10-11 | Hitachi Kokusai Electric Inc | Switching circuit and imaging apparatus using switching circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
| US6373291B1 (en) | Pass transistor logic circuit for reducing power consumption | |
| JP2004328443A (en) | Semiconductor device | |
| US5469097A (en) | Translator circuit with symmetrical switching delays | |
| US6396306B2 (en) | Regenerative tie-high tie-low cell | |
| US20030189452A1 (en) | Delay circuit and semiconductor device using the same | |
| JPH10154924A (en) | Cmos hysteresis circuit | |
| US7218145B2 (en) | Level conversion circuit | |
| JPH09214324A (en) | CMOS logic circuit | |
| JPH06224730A (en) | Output buffer circuit | |
| JP3556533B2 (en) | Level shifter circuit | |
| JP3547852B2 (en) | Semiconductor device | |
| JP3192049B2 (en) | Buffer circuit | |
| JP3071911B2 (en) | CMOS type input circuit | |
| JPH0677805A (en) | Output buffer circuit | |
| JP2005217860A (en) | Delay circuit | |
| JPH05326863A (en) | Semiconductor integrated circuit | |
| JPH0210763A (en) | Semiconductor integrated circuit | |
| KR0169416B1 (en) | Schmitt-trigger circuit | |
| JP3144380B2 (en) | Output buffer circuit | |
| JPH05167424A (en) | Output buffer circuit | |
| JP4680423B2 (en) | Output circuit | |
| KR100220235B1 (en) | Buffer circuit of memory device | |
| JPH02250425A (en) | Output buffer circuit | |
| JPS62194736A (en) | Semiconductor integrated circuit |