JPH09214574A - データ同期装置の位相検出器およびその動作方法 - Google Patents

Abstract

(57)【要約】 【課題】 効率がよく、正確であり、構成が簡単なタイ
ミング推定装置を実現する。 【解決手段】 データ同期装置においてタイミングエラ
ー推定装置１６はシンボル期間の始め、終りおよび中間
点でデジタル化されたデータシンボルの受信ストリーム
をサンプルする。これらのサンプルはデータストリーム
の波形がシンボル期間によって分離された最適のサンプ
リング時点でのその値の間の直線に沿って遷移すべきこ
とを想定するモデルによって使用される。この直線モデ
ルを使用して推定された中間シンボルサンプルと実際の
中間シンボルサンプルの間の差はタイミングエラーによ
るものと想定される。本タイミングエラー推定装置１６
は複素入力に対して計算を行いかつ広範囲の変調形式に
対処できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号処理に関し、か
つより特定的には、データ同期装置の位相検出器および
その動作方法に関する。

【０００２】

【従来の技術】データ通信の分野においては、データを
通信するために多様な変調機構が知られている。これら
の機構は種々の程度の速度、精度、および効率で動作す
る。本発明は精度よくかつ効率的に受信された変調信号
を分析してその中に符号化されたデータシンボルを識別
することができる、無線受信機、モデム、その他のよう
な、通信受信機において有用性を有する。「データシン
ボル（ｄａｔａ ｓｙｍｂｏｌ）」は送信および受信の
ために符号化される１つまたはそれ以上のビットのデー
タを含む１つの単位の情報を表す。

【０００３】通信受信機は受信したデータストリームの
サンプリングを最適にしかつ最終的に送信されたデータ
の正確な再生を可能にするデータ同期装置を含むことが
できる。典型的なデータ同期装置はタイミングエラー推
定または算出装置を具備し、該タイミングエラー推定装
置のタイミングエラー信号出力は受信データストリーム
のサンプリングを調整するために使用される。

【０００４】種々のタイミングエラー推定装置が知られ
ている。例えば、「最尤（ｍａｘｉｍｕｍ ｌｉｋｅｌ
ｉｈｏｏｄ）」タイミングエラー推定装置はタイミング
エラー信号の発生に対する最適の手法を示している。理
論的には該最尤方法は受入れ可能な結果を与えることが
できるが、この方法は大部分の用途において実際に使用
するためにはあまりにもコンピュータ集約的である。

【０００５】「スケアリング（ｓｑｕａｒｉｎｇ）」タ
イミング推定装置は他の技術を示している。この技術は
データストリーム入力信号をろ波および２乗することに
よってシンボルレートに等しい周波数を有するシヌソイ
ド成分を発生することにもとづいている。タイミングエ
ラー推定は次にこのシヌソイド成分をローカル発振器に
よってヘテロダイン混合しかつ低域ろ波することによっ
て達成される。

【０００６】「アーリー／レイトゲート（ｅａｒｌｙ／
ｌａｔｅ ｇａｔｅ）」タイミングシミュレータはさら
に他の手法を示している。この機構はおのおののシンボ
ルパルスの２つのハーフ期間にわたり積分し、かつ結果
を減算することによりタイミングエラー推定を生成す
る。この差の符号が次に前記パルスの極性に従って修正
される。

【０００７】

【発明が解決しようとする課題】前記「スケアリング」
および「アーリー／レイトゲート」タイミング推定装置
は前記最尤タイミング推定装置よりもコンピュータ集約
的ではない。しかしながら、これら「スケアリング」お
よび「アーリー／レイトゲート」タイミング推定装置の
おのおのは直線性および推定ノイズに関して望ましくな
いほど劣悪な性能を達成する。

【０００８】前に述べた米国特許第４，７６８，２０８
号に記載されたタイミング推定装置は従来技術の回路の
数多くの不都合を克服するが、もしその構成が単純化で
きればより広い用途を見つけることができるであろう。

【０００９】従って、効率的であり、正確であり、かつ
複雑さおよび実施のコストが比較的少ないタイミング推
定装置を提供する実質的な必要性が存在する。

【００１０】本発明は特に添付の特許請求の範囲に特定
的に指摘されている。しかしながら、添付の図面と共に
以下の詳細な説明を参照することにより本発明の他の特
徴がより明らかになりかつ本発明が最もよく理解される
であろう。

【００１１】

【課題を解決するための手段】本発明は中間サンプルシ
ンボル同期（ｍｉｄ−ｓａｍｐｌｅ ｓｙｍｂｏｌｓｙ
ｎｃｈｒｏｎｉｚａｔｉｏｎ）のための改善された方法
および装置を提供する。好ましい形態では、サンプラが
データシンボルのシーケンスにおける少なくとも１つの
シンボルをその始め、中間点および終りにサンプルして
始端または開始シンボル（ｂｅｇｉｎ−ｓｙｍｂｏｌ）
サンプル、実際の中間シンボル（ｍｉｄ−ｓｙｍｂｏ
ｌ）サンプル、および終端シンボル（ｅｎｄ−ｓｙｍｂ
ｏｌ）サンプルをそれぞれ生成する。これらのサンプル
は記憶される。前記装置は推定された中間シンボルサン
プルを実際の中間シンボルサンプルが測定される時点に
おける前記開始シンボルサンプルおよび終端シンボルサ
ンプルの関数として計算する。次に前記装置はタイミン
グエラー値をこれらの開始シンボル、推定された中間シ
ンボル、実際の中間シンボル、および終端シンボルサン
プルの関数として計算する。この計算は符号検出、加
算、および比較的簡単な乗算操作のみを使用して行わ
れ、かつ計算器集約的な乗算または除算操作を必要とし
ない。

【００１２】

【発明の実施の形態】図１は、タイミングエラー推定器
または装置を使用するサンプルシステムのブロック図を
示す。図１において、入力信号は端子１０において復調
器１２の入力として供給される。復調器１２はキャリア
を除去しあるいはさもなければ前記入力信号をアナログ
信号、またはその振幅値が送信されたデータシンボルを
規定する信号に変換する。従って、一連のデータシンボ
ル（ａ ｓｅｑｕｅｎｃｅ ｏｆ ｄａｔａ ｓｙｍｂ
ｏｌｓ）が前記復調器１２の出力によってアナログ信号
の形式で提供される。当業者は本発明はアナログ形式で
もあるいはデジタル形式でも実施できることを理解する
であろう。好ましい実施形態では、本発明はデジタル
（サンプルされた）形式で実施される。

【００１３】復調器１２の出力はサンプラ１３の入力に
結合され、該サンプラ１３は好ましい実施形態ではアナ
ログ−デジタル（Ａ／Ｄ）変換器であり、前記信号を前
記シンボル期間または周期の２倍のレートでＮビットに
デジタル化する。サンプラ１３の出力は端子１４におよ
びタイミングエラー推定装置１６の入力に結合されてい
る。タイミングエラー信号はタイミングエラー推定装置
１６からの出力信号に存在する。タイミングエラー推定
装置１６の出力はデジタルループフィルタ１８の入力に
結合され、かつデジタルループフィルタ１８の出力は、
数値制御される発振器（ＮＣＯ）のような、デジタルク
ロック発生器２０の制御入力に結合される。

【００１４】クロック発生器２０はモデムのためのサン
プルタイミングを提供し、モデムは本発明を使用できる
通信受信機の一形式の単なる例にすぎない。言い換えれ
ば、クロック発生器２０は復調器１２からの出力がいつ
サンプルされるかを制御する、すなわち、データシンボ
ルの復調されたシーケンスの所望の部分で信号を提供す
る。前記サンプルは入力データストリーム、または復調
器１２の出力から取られ、所定の組の可能なシンボルの
内のどの１つがサンプル時点で前記データストリームに
符号化されるかを決定する。最適の時点で取られたサン
プルは最も正確にデータストリームにおいて符号化され
たシンボルを反映する。

【００１５】クロック発生器２０からの出力は出力端子
２２に、タイミングエラー推定装置１６のタイミング入
力に、サンプラ１３に、そしてデジタルループフィルタ
１８に結合している。制御ループがタイミングエラー推
定装置１６、ループフィルタ１８、およびクロック発生
器２０の間で形成される。従って、タイミングエラー推
定装置１６からのタイミングエラー出力値はクロック発
生器２０の位相および周波数を制御し、従って復調器１
２からの出力信号のサンプリングは最適の時間に行われ
る。たとえば、増大する（あるいは低減する）タイミン
グエラー出力値により、クロック発生器２０はデータス
トリームのサンプリングがより早く行われるようにし、
これは従ってタイミングエラー出力値を減少（または増
大）させる。

【００１６】タイミングエラー推定装置１６はデータの
送信にわたり動作し続け、かつこのデータをサンプルす
るクロック発生器２０によって発生される信号の位相は
この制御ループの影響の下で絶えず調整されており、従
って最適のサンプルタイミングが維持される。

【００１７】同時提出の関連出願「データ同期装置のロ
ック検出器およびその動作方法」（代理人整理番号Ｐ−
８４０）により詳細に説明されたロック検出回路１７は
出力端子１５に「ロック（ＬＯＣＫ）」信号を発生す
る。

【００１８】図２は、本発明の好ましい実施形態に係わ
る、タイミングエラー推定装置のブロック図を示す。復
調器１２からの出力（図１を参照）は２つの信号を表
す。一方の信号は受信信号の同相（Ｉ）成分を提供し、
かつ他方の信号は直角位相（Ｑ）成分を提供する。従っ
て、前記シンボルはこれら２つの信号の相対的な振幅へ
と符号化されたデータを含む。

【００１９】さらに図２を参照すると、受信信号のＮビ
ットのＩ成分Ｉ_ＩＮが端子３０に供給され、かつ受信信
号のＮビットのＱ成分Ｑ_ＩＮが端子５０に供給される。
端子３０はラッチ３２の信号入力、加算器３６のプラス
入力、および加算器３８の第１のプラス入力に接続され
ている。ラッチ３２の出力は加算器４０のマイナス入力
およびラッチ３４の信号入力に接続している。

【００２０】ラッチ３４の出力は加算器３８の第２のプ
ラス入力にかつ加算器３６のマイナス入力に接続されて
いる。加算器３８はその第１および第２の入力に提供さ
れる信号の和の２分の１を表す出力を有する。加算器３
８のこの出力は加算器４０のプラス入力に接続してい
る。加算器４０の出力は符号検出回路４１の第１の入力
に接続され、該符号検出回路４１の出力は乗算器４２の
第１の入力に結合している。

【００２１】符号検出は加算器４０のデジタル出力の最
上位ビットを調べることのような、任意のよく知られた
方法で実施することができる。加算器３６の出力は乗算
器４２の第２の入力に結合している。乗算器４２の出力
は加算器７０の第１のプラス入力に結合している。

【００２２】直角位相入力端子５０はスイッチ６８の第
１のノードおよびラッチ６６の入力に結合されている。
ラッチ６６の出力はスイッチ６８の第２のノードに結合
されている。スイッチ６８の第３のノードは加算器５８
の第１のプラス入力、加算器５６のプラス入力、および
ラッチ５２の入力に結合されている。ラッチ５２の出力
は加算器６０のマイナス入力にかつラッチ５４の入力に
結合されている。

【００２３】ラッチ５４の出力は加算器５６のマイナス
入力にかつ加算器５８の第２のプラス入力に結合されて
いる。加算器５８はその第１および第２のプラス入力に
与えられる信号の和の２分の１を表す出力を有する。加
算器５８のこの出力は加算器６０のプラス入力に接続し
ている。加算器６０の出力は符号検出回路６１の第１の
入力に接続されている。符号検出回路の出力は乗算器６
２の第１の入力に結合されている。乗算器４２および６
２は任意のよく知られた方法で実施できる。好ましい実
施形態では、乗算器４２および６２は単に１ビット×Ｎ
ビット操作を行うのみで、この場合Ｎは乗算されるべき
信号のビットの数を表す正の整数である。

【００２４】加算器５６の出力は乗算器６２の第２の入
力に接続されている。乗算器６２の出力は加算器７０の
第２のプラス入力に接続されている。加算器７０の出力
はラッチ７２の入力に接続され、該ラッチ７２の出力は
端子７４に結合されている。

【００２５】マスタクロック信号が端子２６に供給さ
れ、該端子２６はラッチ７２のクロック入力に接続され
ている。前記マスタクロック信号はタイミングエラー推
定装置１６を使用するモデムのためのサンプルタイミン
グを提供し、かつクロック発生器２０（図１を参照）に
よって提供される。このマスタクロック信号はその位相
がタイミングエラー推定装置１６からの出力によって制
御される信号を表す。タイミングエラー推定装置１６か
らの出力は端子７４において提供される。２倍（２Ｘ）
クロックが端子２４において提供され、該端子２４はラ
ッチ３２，３４，６６，５２および５４のクロック入力
に接続されている。前記２Ｘクロックは端子２６に与え
られるマスタクロックの２倍のレートで動作し、かつ端
子２６に与えられるクロックと同期し、従って２Ｘクロ
ックはマスタクロックが遷移するのと実質的に同じ時間
に遷移する。

【００２６】前記データシンボルのシーケンスは実数成
分および虚数成分から構成される。ラッチ３４は実数、
または同相開始シンボル（ｉｎ−ｐｈａｓｅ ｂｅｇｉ
ｎ−ｓｙｍｂｏｌ）サンプルおよびトラックを供給し、
かつラッチ５４は虚数、または直角位相開始シンボルサ
ンプルを提供する。同様に、ラッチ３２および５２は、
それぞれ、前記実数および虚数成分に対する実際の中間
シンボル（ｍｉｄ−ｓｙｍｂｏｌ）サンプルを提供す
る。さらに、端子２６において提供されたマスタクロッ
ク信号がラッチ７２をストローブしたとき、入力端子３
０および５０は、それぞれ、実数および虚数成分に対す
る終端シンボル（ｅｎｄ−ｓｙｍｂｏｌ）サンプルを提
供する。加算器３６および５６は実数および虚数成分に
対する終端シンボルおよび開始シンボルの間の差を提供
する。これらはデータ遷移の符号および振幅を表す。次
に、加算器３８および５８は実数および虚数成分に対す
る推定された中間シンボルサンプルを計算する。加算器
４０および６０は、それぞれ、実数および虚数成分に対
する推定されたサンプルおよび実際の中間シンボルサン
プルの間の差を得る。符号検出回路４１および６１は実
数および虚数成分に対する推定されたサンプルおよび実
際のサンプルの間の差（誤差またはエラー）の符号を決
定する。

【００２７】乗算器４２および６２は前記差の符号およ
び前記データ遷移の符号および振幅の間の相関を計算す
る。その結果はタイミングエラー推定値である。同相お
よび直角位相チャネルに対するこれらの推定または相関
は加算器７０によって加算されてタイミングエラー信号
を生成し、該タイミングエラー信号はラッチ７２によっ
てラッチされかつ端子７４において出力される。このタ
イミングエラー信号はサンプラ１３によってデータシン
ボルのシーケンスのサンプリングを制御するために使用
される。スイッチ６８は好ましい実施形態ではラッチ６
６と組み合わせて動作しタイミングエラー推定装置１６
が、オフセット直交位相シフトキーイング（ＯＱＰＳ
Ｋ）および最小シフトキーイング（ＭＳＫ）のような、
ずらされた（ｓｔａｇｇｅｒｅｄ）変調フォーマットと
共に動作できるようにする。スイッチ６８は非オフセッ
ト（ｎｏｎ−ｏｆｓｅｔ）型の変調に遭遇した場合に直
交または直角位相入力端子５０に直接与えられる信号を
その第３のノードへと導く。しかしながら、スイッチ６
８はオフセットタイプの変調が生じた場合にはラッチ６
６から出力信号を選択する。ラッチ６６はラッチ３２，
３４，５２および５４のその後のサンプリングが実質的
に同等の時間に測定されるように前記信号の直角位相部
分を遅延させるよう動作する。

【００２８】動作においては、ラッチ３４および５４
は、それぞれ、実数および虚数の同相開始シンボルサン
プルを提供する。ラッチ３２および５２は、それぞれ、
実数および虚数の実際の中間シンボルサンプルを提供す
る。また、端子３０および５０は、マスタクロック信号
がラッチ７２をストローブするとき、それぞれ、実数お
よび虚数の終端シンボルサンプルを提供する。

【００２９】加算器３６および５６は、それぞれ、実数
および虚数成分に対する、前記開始シンボルサンプルと
終端シンボルサンプルとの間の差を発生する。これは基
本的にはデータ遷移の符号および振幅の測定である。も
し何らの遷移も生じなければ、開始および終了サンプル
は等しいものであり、かつ加算器３６および／または５
６の出力はゼロになる。

【００３０】加算器３８および５８は、それぞれ、開始
および終了サンプルの和の２分の１を計算することによ
り、実数および虚数成分に対する、中間サンプル値の期
待値（ｅｘｐｅｃｔｅｄ ｖａｌｕｅ）を推定または計
算する。もし＋Ａから−Ａへデータが遷移すれば、出力
はゼロとなり、かつもし何らの遷移も生じなければ、出
力は開始および終了サンプルの値に等しくなる。

【００３１】加算器４０および６０は、それぞれ、実数
および虚数成分に対する、推定された中間シンボルおよ
び実際の中間シンボルサンプルの間の差、またはエラ
ー、を計算する。

【００３２】符号検出器４１および６１は単に、それぞ
れ、乗算器４２および６２によって次に使用されるエラ
ー信号の符号、またはパリティ、を出力し加算器３６お
よび５６の出力を反転しあるいは反転しない（データ遷
移の符号および大きさ）。これはエラーの符号およびデ
ータ遷移の間の相関である。

【００３３】ラッチ７２は前記正しいタイミングエラー
サンプルを出力へと多重化解除またはデマルチプレクス
（ｄｅ−ｍｕｌｔｉｐｌｅｘ）するために使用される。
ラッチ６６はチャネルをスタガ解除またはデスタガ（ｄ
ｅ−ｓｔａｇｇｅｒ）しかつそれをスタガされた変調フ
ォーマットの処理のために再割当てするために使用され
る。

【００３４】当業者はラッチ７２によって行われるラッ
チ機能は、ノード３０および５０の前に適切なラッチを
提供することを含めて、他の適切な方法で実施できるこ
とを理解するであろう。

【００３５】もし受信信号が２進位相シフトキーイング
（ＢＰＳＫ）のように実数成分のみを有していれば、あ
るいはもしタイミング推定装置性能の低下の犠牲をはら
って回路量を低減することが望まれれば、Ｑチャネルに
関連する回路は除去することができ（６８，６６，５
８，５２，５６，５４，６０，６１および６２）、加算
回路７０が除去でき、かつ乗算器４２の出力は直接ラッ
チ７２に結合することができる。

【００３６】当業者はまた図２に示されるタイミングエ
ラー推定装置は、もし符号検出回路４１および６１が除
去されても、低減された性能であるが、動作することを
認識するであろう。そのような場合、乗算器回路４２お
よび６２の複雑さは増大する。

【００３７】図３は、本発明の好ましい実施形態に係わ
る、タイミングエラーを発生する方法の流れ図を示す。

【００３８】最初に、この処理はボックス９０で始ま
り、実数信号成分Ｉ（ｔ）およびＩ（ｔ−Ｔｓ／２）お
よびＩ（ｔ−Ｔｓ）の値がラッチされ、かつ虚数信号成
分Ｑ（ｔ）およびＱ（ｔ−Ｔｓ／２）およびＱ（ｔ−Ｔ
ｓ）の値がラッチされる。

【００３９】次にボックス９１において、ＩおよびＱチ
ャネルにおけるデータ遷移の符号および振幅が次の数式
に従って計算される。

【数１】Ｉ_１＝Ｉ（ｔ）−Ｉ（ｔ−Ｔｓ）

【数２】Ｑ_１＝Ｑ（ｔ）−Ｑ（ｔ−Ｔｓ）

【００４０】次に、ボックス９２において、ＩおよびＱ
チャネルにおける中間シンボルサンプルの値の推定値が
次の数式に従って計算される。

【数３】Ｉ_２＝１／２［Ｉ（ｔ）＋Ｉ（ｔ−Ｔｓ）］

【数４】Ｑ_２＝１／２［Ｑ（ｔ）＋Ｑ（ｔ−Ｔｓ）］

【００４１】次に、ボックス９３において、ＩおよびＱ
チャネルの推定されたおよび実際の中間シンボルサンプ
ルの間の差（誤差）が次の数式に従って計算される。

【数５】Ｉ_３＝Ｉ_２−Ｉ（ｔ−Ｔｓ／２）

【数６】Ｑ_３＝Ｑ_２−Ｑ（ｔ−Ｔｓ／２）

【００４２】次に、ボックス９４において、ＩおよびＱ
チャネルにおける前記誤差、Ｉ_３およびＱ_３、の符号が
計算される。

【００４３】次に、ボックス９５において、ＩおよびＱ
チャネルにおける誤差およびデータ遷移の符号の間の相
関が次のように計算される。

【数７】Ｉ_４＝Ｓｇｎ（Ｉ_３）ｘＩ_１

【数８】Ｑ_４＝Ｓｇｎ（Ｑ_３）ｘＱ_１ Ｉ_４は「実数」相関を表し、かつＱ_４は「虚数」相関を
表す。

【００４４】次に、ボックス９６において、Ｉ_４および
Ｑ_４が加算されてタイミングエラーを発生する。

【００４５】ボックス９７において、タイミングエラー
出力がＣＬＫにおいてラッチされ、かつ処理はボックス
９０に戻る。この処理は一定のループで反復されること
が理解されるであろう。

【００４６】当業者には受信信号が、ＢＰＳＫの場合の
ように実数成分のみを有する場合、あるいは計算の数が
より高いタイミングジッタを犠牲にして低減されること
が望まれる場合は、Ｑチャネルに関するすべての数式
（すなわち、数式２，４，６および８）は除去できるこ
とは明らかであろう。

【００４７】

【発明の効果】要するに、本発明の方法および装置は計
算機的に効率のよいタイミングエラー推定装置を示して
いる。本発明は知られた従来技術の回路に関連する問題
を除去する。本発明では除算のような、計算機集約的な
操作を必要とせず、従ってより少ないゲートによって実
施できかつ電力消費および半導体チップ領域を低減しか
つコストを下げることができることは本発明の重要な利
点である。さらに、それはサイクルスリップ（ｃｙｃｌ
ｅ ｓｌｉｐｐｉｎｇ）を最小にする。本発明は簡単な
２進位相シフトキーイング（ＢＰＳＫ）から２５６−Ｑ
ＡＭ（直角位相振幅変調）におよぶ変調機構に加えてオ
フセットおよびノンオフセット変調形式で動作する。

【００４８】当業者には開示された発明は数多くの方法
で変更できかつ上に特に示しかつ説明した好ましい形式
以外の数多くの実施形態をとり得ることは明らかであろ
う。例えば、本発明はデジタル回路においても、あるい
はプログラムされたデジタルコンピュータによっても実
施できる。さらに、実際の信号のラッチまたはサンプリ
ングが行われるポイントは適切に変更できる。

【００４９】従って、添付の特許請求の範囲により本発
明の真の精神および範囲内にある発明のすべての変更を
カバーすることを意図している。

【図面の簡単な説明】

【図１】タイミングエラー推定または算出装置を使用す
るサンプルシステムを示すブロック図である。

【図２】本発明の好ましい実施形態に係わるタイミング
エラー推定装置を示すブロック図である。

【図３】本発明の好ましい実施形態に係わるタイミング
エラーを発生する方法を示す流れ図である。

【符号の説明】

１０ 入力端子 １２ 復調器 １３ サンプラ １４，１５，２２ 出力端子 １６ タイミングエラー推定装置 １７ ロック検出器 １８ デジタルループフィルタ ２０ デジタルクロック発生器 ２４ ２倍クロック入力端子 ２６ クロック入力端子 ３２，３４，５２，５４，６６，７２ ラッチ ３６，４０，５６，６０，７０ 加算器 ３８，５８ ２分の１加算器 ４１，６１ 符号検出回路 ４２，６２ 乗算器 ６８ スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・アレクサンダー・バッチャー アメリカ合衆国アリゾナ州85284、テンプ、 イースト・ミーナ・レーン 1545

Claims (5)

【特許請求の範囲】
1. 【請求項１】 復調された一連のデータシンボルに応答
   して前記データシンボルを前記データシンボルの所望の
   部分でサンプリングするためのサンプラ（１３）、そし
   て推定された中間シンボルのサンプルと実際の中間シン
   ボルのサンプルとの間の差を表すタイミングエラー信号
   を発生するためのタイミングエラー推定装置（１６）で
   あって、前記タイミングエラー信号は前記サンプラ（１
   ３）に供給される（９７）もの、 を具備するデータ同期装置の位相検出器における、前記
   タイミングエラー信号を発生する方法であって、 符号検出（４１，６１）、加算（３６，３８，４０，５
   ６，５８，６０）、および乗算（４２，６２）操作のみ
   を使用することを特徴とするタイミングエラー信号を発
   生する方法。
2. 【請求項２】 復調された一連のデータシンボルに応答
   して前記データシンボルの内の少なくとも１つを前記少
   なくとも１つのデータシンボルの所望の部分でサンプリ
   ングするためのサンプラ（１３）であって、該サンプラ
   （１３）は前記少なくとも１つのデータシンボルをその
   始端、中間ポイント、および終端においてサンプリング
   し、それぞれ始端シンボルサンプル、実際の中間シンボ
   ルサンプル、および終端シンボルサンプルを生成しかつ
   これらを記憶するもの、そしてタイミングエラー信号を
   発生するためのタイミングエラー推定装置（１６）であ
   って、前記タイミングエラー信号は前記サンプラ（１
   ３）に供給される（９７）もの、 を具備するデータ同期装置の位相検出器における、前記
   タイミングエラー信号を発生する方法であって、 前記始端シンボルおよび終端シンボルサンプルを使用
   し、前記復調された一連のデータシンボルにおけるデー
   タ遷移の符号および大きさを計算する段階（９１）、 前記始端シンボルおよび終端シンボルサンプルを使用
   し、推定された中間シンボルサンプルを計算する段階
   （９２）、 前記実際の中間シンボルサンプル、および前記推定され
   た中間シンボルサンプルの間の差を計算する段階（９
   ３）、 前記差の符号を決定する段階（９４）、そして前記符号
   を前記復調された一連のデータシンボルのデータ遷移と
   相関させて（９５）前記タイミングエラー信号を生成す
   る段階、 を具備することを特徴とするタイミングエラー信号を発
   生する方法。
3. 【請求項３】 データ同期装置の位相検出器であって、 復調された一連のデータシンボルに応答して前記データ
   シンボルの内の少なくとも１つを前記少なくとも１つの
   データシンボルの所望の部分でサンプリングするための
   サンプラ（１３）であって、該サンプラ（１３）はその
   始端、中間点、および終端で前記少なくとも１つのデー
   タシンボルをサンプリングして、それぞれ、始端シンボ
   ルサンプル、実際の中間シンボルサンプル、および終端
   シンボルサンプルを生成しかつそれらを記憶するもの、
   そしてタイミングエラー信号を発生するためのタイミン
   グエラー推定装置（１６）であって、前記タイミングエ
   ラー信号は前記サンプラ（１３）に供給されて前記サン
   プラ（１３）がいつ前記復調された一連のデータシンボ
   ルをサンプルするかを制御し、前記タイミングエラー推
   定装置（１６）は、 前記始端シンボルおよび終端シンボルサンプルに応答し
   て、前記復調された一連のデータシンボルにおけるデー
   タ遷移の符号および大きさを計算する（９１）ための第
   １の回路部分（３６，５６）、 前記始端シンボルおよび終端シンボルサンプルに応答し
   て、推定された中間シンボルサンプルを計算する（９
   ２）ための第２の回路部分（３８，５８）、そして前記
   実際の中間シンボルサンプルおよび前記推定された中間
   シンボルサンプルに応答して、前記実際の中間シンボル
   サンプルと前記推定された中間シンボルサンプルとの間
   の差を計算するための（９３）第３の回路部分（４０，
   ６０）であって、前記差は前記タイミングエラー信号を
   表すもの、 を具備する前記タイミングエラー推定装置（１６）、 を具備することを特徴とするデータ同期装置の位相検出
   器。
4. 【請求項４】 データ同期装置の位相検出器であって、 復調された一連のデータシンボルに応答して該データシ
   ンボルの内の少なくとも１つを該少なくとも１つのデー
   タシンボルの所望の部分でサンプリングするためのサン
   プラ（１３）であって、該サンプラ（１３）は前記少な
   くとも１つのデータシンボルをその始端、中間ポイン
   ト、および終端においてサンプリングし、それぞれ、始
   端シンボルサンプル、実際の中間シンボルサンプル、お
   よび終端シンボルサンプルを生成し、かつこれらのサン
   プルを記憶するもの、そしてタイミングエラー信号を発
   生するためのタイミングエラー推定装置（１６）であっ
   て、前記タイミングエラー信号は前記サンプラ（１３）
   に供給されて前記サンプラ（１３）がいつ前記復調され
   た一連のデータシンボルをサンプルするかを制御し、前
   記タイミングエラー推定装置（１６）は、 前記始端シンボルおよび終端シンボルサンプルに応答し
   て、前記復調された一連のデータシンボルにおけるデー
   タ遷移の符号および大きさを計算する（９１）ための第
   １の回路部分（３６，５６）、 前記始端シンボルおよび終端シンボルサンプルに応答し
   て、推定された中間シンボルサンプルを計算する（９
   ２）ための第２の回路部分（３８，５８）、 前記実際の中間シンボルサンプルおよび前記推定された
   中間シンボルサンプルに応答して、前記実際の中間シン
   ボルサンプルおよび前記推定された中間シンボルサンプ
   ルの間の差を計算する（９３）ための第３の回路部分
   （４０，６０）、 前記差の符号を決定する（９４）ための第４の回路部分
   （４１，６１）、そして前記符号を前記復調された一連
   のデータシンボルにおけるデータ遷移と相関して（９
   ５）前記タイミングエラー信号を生成するための第５の
   回路部分（４２，６２）、を具備する前記タイミングエ
   ラー推定装置（１６）、 を具備することを特徴とするデータ同期装置の位相検出
   器。
5. 【請求項５】 前記サンプラ（１３）は前記データシン
   ボルの実数成分および虚数成分の双方をサンプルし、か
   つ前記第５の回路部分（４２，６２）は前記符号を前記
   復調された一連のデータシンボルにおけるデータ遷移と
   前記実数および前記虚数成分の双方に対して相関を行い
   （９５）実数相関および虚数相関を生成することを特徴
   とする請求項４に記載のデータ同期装置の位相検出器。