JPH09215182A - 負荷駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】マイコンを用いない簡単な回路構成で、過電流
による出力トランジスタの熱的破損を防止することがで
きる負荷駆動回路を提供する。 【解決手段】負荷駆動回路１を入力信号Ｓ３に基づいて
負荷Ｚを駆動する出力トランジスタ５と、入力信号Ｓ３
を遅延させて出力する遅延回路１１と、その遅延回路１
１からの信号Ｓ６と、負荷Ｚのショートを検知した検出
信号Ｓ２とを入力し、それらの信号Ｓ６，Ｓ２に基づい
た判定信号Ｓ７を出力するＯＲ回路９と、そのＯＲ回路
９から出力された判定信号Ｓ７に基づいて前記出力トラ
ンジスタ５をオフに制御するＮＡＮＤ回路８とから構成
した。従って、負荷Ｚのショートを検知したとき、ＯＲ
回路９はそれらの信号Ｓ６，Ｓ２に基づいた判定信号Ｓ
７を出力する。ＮＡＮＤ回路８は、ＯＲ回路９から出力
された判定信号Ｓ７に基づいて出力トランジスタ５をオ
フに制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、負荷駆動回路に関
するものである。

【０００２】

【従来の技術】従来、負荷駆動回路には種々なものが提
案されている。図５は、電流流し出し方式による負荷駆
動回路を示す。負荷駆動回路５０内は、制御入力回路５
１、ＰＮＰトランジスタ５２、抵抗５３，５４、ダイオ
ードＤｆ及び各出力端子Ｘ，Ｙとから構成されており、
電源（電源電圧）ＶCCから電源供給がなされている。つ
まり、負荷駆動回路５０は、制御入力回路５１によるド
ライブ段とトランジスタ５３による出力段とを備え、ソ
レノイドやモータなどの誘導性負荷Ｚの駆動を行うよう
になっている。

【０００３】制御入力回路５１の入力端子に信号が入力
されると、その制御入力回路５１の出力端子からＬレベ
ルの信号が出力される。制御入力回路５１の出力端子か
らのＬレベルの出力信号によりトランジスタ５２はオン
する。その結果、トランジスタ５２を介して電源ＶCCか
ら負荷Ｚへ電流が供給されて駆動される。尚、ダイオー
ドＤｆは、負荷Ｚに生じる誘導起電力を流すためのフラ
イホイールダイオードである。

【０００４】図６は、電流制限方式による負荷駆動回路
を示す。負荷駆動回路７０内には、図５に示した電流流
し出し方式による負荷駆動回路５０と異なる点として、
抵抗５４が取り除かれ、新たに過電流防止回路６０が設
けられている。過電流防止回路６０は、ＰＮＰトランジ
スタ６１及び抵抗６２，６３とから構成されている。ト
ランジスタ６１のエミッタは電源ＶCCに接続され、その
トランジスタ６１のコレクタはトランジスタ５２のベー
スに接続されている。トランジスタ５２のエミッタは、
抵抗６３を介して電源ＶCCに接続され、かつ、抵抗６２
を介してトランジスタ６１のベースに接続されている。

【０００５】制御入力回路５１の入力端子に信号が入力
されると、その制御入力回路５１の出力端子からＬレベ
ルの信号が出力される。制御入力回路５１の出力端子か
らのＬレベルの出力信号によりトランジスタ５２はオン
する。その結果、トランジスタ５２を介して電源ＶCCか
ら負荷Ｚへ電流が供給されて駆動される。

【０００６】このとき、過電流防止回路６０は、電源Ｖ
CCからトランジスタ５２へ流れ込む電流Ｉを抵抗６３で
検出し、電流Ｉがある程度以上になるとトランジスタ６
１がオンし、トランジスタ５２のベースをプルアップし
てトランジスタ５２をオフさせる。その結果、制御入力
回路５１の入力端子に信号が入力されされていて、その
制御入力回路５１の出力端子からＬレベルの信号が出力
されていてもトランジスタ５２はオフし、負荷ショート
又はアースショート時にも過電流が流れるのを防止する
ことができる。

【０００７】図７は、マイクロコンピュータを用いた保
護回路を備えた負荷駆動回路を示す。負荷駆動回路９０
内には、図５に示した電流流し出し方式による負荷駆動
回路５０と異なる点として、新たに保護回路８０及びマ
イクロコンピュータ（以下、マイコンという）８１が新
たに設けられている。保護回路８０は、抵抗８２、ツェ
ナーダイオード８３及びコンデンサ８４とから構成され
いる。マイコン８１の出力ポートＰ１には、制御入力回
路５１の入力端子が接続されている。トランジスタ５２
のエミッタ・コレクタ間に抵抗８２が接続されている。
抵抗８２は高抵抗であり、負荷Ｚの抵抗に比べて十分に
大きい。そのため、トランジスタ５２のオフ時におい
て、抵抗８２を介して電源ＶCCから負荷Ｚへ流れる電流
は極めて微小であり、その電流によって負荷Ｚが駆動さ
れることはなく、消費電力も僅かである。トランジスタ
５２のコレクタ（出力端子Ｘ）は、マイコン８１の入力
ポートＰ２に接続されている。入力ポートＰ２とアース
間には、ツェナーダイオード８３及びコンデンサ５とが
接続されている。

【０００８】マイコン８１の出力ポートＰ１から制御入
力回路５１の入力端子にＬレベル信号が入力されると、
その制御入力回路５１の出力端子からＬレベルの信号が
出力される。制御入力回路５１の出力端子からのＬレベ
ルの出力信号によりトランジスタ５２はオンする。その
結果、トランジスタ５２を介して電源ＶCCから負荷Ｚへ
電流が供給されて駆動される。

【０００９】このとき、負荷ショート又はアースショー
トしている場合、出力端子Ｘの電位はほぼ零Ｖとなる。
つまり、マイコン８１の入力ポートＰ２がＨレベルから
Ｌレベルになる。その結果、マイコン８１は、負荷ショ
ート又はアースショートと判断して、出力ポートＰ１の
信号をＬレベルからＨレベルに切り替える。すると、制
御入力回路５１はオフし、トランジスタ５２もオフし、
トランジスタ５２に過電流が流れるのを防止することが
できる。

【００１０】

【発明が解決しようとする課題】ところが、図５に示し
た負荷駆動回路５０は、出力端子Ｘが負荷ショート又は
アースショートすると、トランジスタ５２には過電流が
流れ熱的破損に至る。

【００１１】又、図６に示した負荷駆動回路７０は、負
荷Ｚに必要十分な電流値を抵抗６３にて設定するため、
出力端子Ｘが負荷ショート又はアースショートすると、
その設定電流だけはトランジスタ５２に流れてしまい、
確実な保護回路とは言えない。

【００１２】又、図７に示した負荷駆動回路９０は、出
力端子Ｘの状態を常に監視し、確実にトランジスタ５２
を保護できるが、マイコン８１を用いないような簡単な
回路ではこの負荷駆動回路９０を用いることはできな
い。

【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、マイコンを用いない簡
単な回路構成で、過電流による出力トランジスタの熱的
破損を防止することができる負荷駆動回路を提供するこ
とにある。

【００１４】

【課題を解決するための手段】上記問題点を解決するた
め、請求項１に記載の発明は、入力信号に基づいて出力
トランジスタを制御し、そのトランジスタを介して負荷
に電源を供給して負荷を駆動する負荷駆動回路におい
て、前記入力信号を遅延させて出力する遅延回路と、前
記遅延回路からの信号と、前記負荷のショートを検知し
た検出信号とを入力し、それらの信号に基づいた判定信
号を出力する判定回路と、前記判定回路から出力された
判定信号に基づいて前記出力トランジスタをオフに制御
する制御回路とを備えた。

【００１５】又、請求項２に記載の発明は、入力信号に
基づいて出力トランジスタを制御し、そのトランジスタ
を介して負荷に電源を供給して負荷を駆動する負荷駆動
回路において、前記入力信号を遅延させて出力する遅延
回路と、前記入力信号と、前記遅延回路からの信号と、
前記負荷のショートを検知した検出信号とを入力し、そ
れらの信号に基づいた判定信号を出力する判定回路と、
前記判定回路から出力された判定信号を保持する保持回
路と、前記保持回路の保持状態に基づいて前記出力トラ
ンジスタをオフに制御する制御回路とを備えた。

【００１６】又、請求項３に記載の発明は、入力信号に
基づいて出力トランジスタを制御し、そのトランジスタ
を介して負荷に電源を供給して負荷を駆動する負荷駆動
回路において、前記入力信号がそのベース端子に入力さ
れた第１のトランジスタと、前記第１のトランジスタか
らの出力信号と、前記負荷のショートを検知した検出信
号とを入力し、それらの信号に基づいた判定信号を出力
する判定回路と、前記判定回路から出力された判定信号
を保持する保持回路と、前記出力トランジスタのベース
端子に接続され、前記保持回路の保持状態に基づいて制
御され、前記出力トランジスタをオフに制御する第２の
トランジスタとからなり、前記第１、第２のトランジス
タ及び前記出力トランジスタのオン，オフ時間により、
前記入力信号を遅延させて前記判定回路に入力させる遅
延信号生成部を備えた。

【００１７】従って、請求項１に記載の発明によれば、
遅延回路は、入力信号を遅延させて出力する。判定回路
は、遅延回路からの信号と、負荷のショートを検知した
検出信号とを入力し、それらの信号に基づいた判定信号
を出力する。制御回路は、判定回路から出力された判定
信号に基づいて出力トランジスタをオフに制御する。

【００１８】又、請求項２に記載の発明によれば、遅延
回路は、入力信号を遅延させて出力する。判定回路は、
入力信号と、遅延回路からの信号と、負荷のショートを
検知した検出信号とを入力し、それらの信号に基づいた
判定信号を出力する。保持回路は、判定回路から出力さ
れた判定信号を保持する。制御回路は、保持回路の保持
状態に基づいて出力トランジスタをオフに制御する。

【００１９】又、請求項３に記載の発明によれば、第１
のトランジスタは、入力信号がそのベース端子に入力さ
れ、入力信号に基づいて制御される。判定回路は、第１
のトランジスタからの出力信号と、負荷のショートを検
知した検出信号とを入力し、それらの信号に基づいた判
定信号を出力する。保持回路は、判定回路から出力され
た判定信号を保持する。第２のトランジスタは、出力ト
ランジスタのベース端子に接続され、保持回路の保持状
態に基づいて制御され、前記出力トランジスタをオフに
制御する。遅延信号生成部は、第１、第２のトランジス
タ及び出力トランジスタのオン，オフ時間により、前記
入力信号を遅延させて前記判定回路に入力させる。

【００２０】

【発明の実施の形態】

（第一の実施の形態）以下、本発明を具体化した第一の
実施の形態を図１〜図２に従って説明する。

【００２１】図１は、負荷駆動回路１を示す。負荷駆動
回路１は、負荷Ｚを電力を供給するための出力回路部
２、その出力回路部２を駆動制御するための制御回路部
３及びその制御回路部３に駆動の有無のための制御信号
Ｓ３を供給する制御入力回路部４とからなる。

【００２２】出力回路部２は、ＰＮＰトランジスタ５、
抵抗６，７、ダイオードＤｆ及び出力端子Ｐ１，Ｐ２と
からなる。トランジスタ５のエッミタは、電源（電源電
圧）ＶCCに接続されていて、トランジスタ５のコレクタ
は、出力端子Ｐ１に接続されている。トランジスタ５の
ベース・エッミタ間には抵抗７が接続されている。トラ
ンジスタ５のベースは、抵抗６を介して制御回路部３に
接続されている。トランジスタ５は、制御回路部３から
の駆動信号Ｓ１に基づいてオン、オフされるようになっ
ている。

【００２３】一方、出力端子Ｐ２は接地されている。出
力端子Ｐ１，Ｐ２間には、ソレノイドやモータなどの誘
導性負荷Ｚが接続されている。負荷Ｚは、トランジスタ
５がオンしたとき、電源ＶCCから電流が供給され駆動さ
れるようになっている。出力端子Ｐ１は、制御回路部３
に接続されていて、出力端子Ｐ１における負荷Ｚに印加
される電圧を検出信号Ｓ２として制御回路部３に供給す
るようになっている。本実施の形態では、検出信号Ｓ２
は、トランジスタ５がオン状態で負荷Ｚに電力を供給し
ているとき、プラスの電位（以下、Ｈレベルという）で
ある。又、トランジスタ５がオン状態で負荷Ｚがショー
トしているとき、零電位（以下、Ｌレベルという）であ
る。尚、出力端子Ｐ１，Ｐ２間にはダイオードＤｆが接
続され、そのダイオードＤｆは、負荷Ｚに生じる誘導起
電力を流すためのフライホイールダイオードである。

【００２４】次に、制御回路部３は、制御入力回路部４
から制御信号Ｓ３を入力する。制御入力回路部４の入力
端子は内部回路（図示しない）に接続され、内部回路か
ら出力される制御信号Ｓ４に基づいたＨ，Ｌレベルの制
御信号Ｓ３を制御回路部３に出力するようになってい
る。

【００２５】制御回路部３は、制御回路としてのＮＡＮ
Ｄ回路８、判定回路としてのＯＲ回路９、ＮＯＴ回路１
０、遅延回路１１、保持回路としての記憶回路１２とか
らなる。ＮＡＮＤ回路８は２入力端子であって、一方の
入力端子は制御入力回路部４の出力端子に接続されてい
る。ＮＡＮＤ回路８の出力端子は、前記抵抗６を介して
トランジスタ５のベースに接続され、駆動信号Ｓ１を同
トランジスタ５のベースに出力するようになっている。

【００２６】ＯＲ回路９は３入力端子であって、一つの
入力端子はＮＯＴ回路１０を介して制御入力回路部４の
出力端子に接続されている。そして、ＯＲ回路９は、前
記制御信号Ｓ３を反転した反転信号Ｓ５を入力する。
又、二つ目の入力端子は、遅延回路１１を介して制御入
力回路部４の出力端子に接続されている。さらに、三つ
目の入力端子は、前記出力端子Ｐ１に接続され、前記検
出信号Ｓ２を入力する。

【００２７】前記遅延回路１１は、ＮＯＴ回路１３、抵
抗１４，１５及びコンデンサ１６とからなる。ＮＯＴ回
路１３の入力端子は抵抗１４を介して前記制御入力回路
部４に接続され、そのＮＯＴ回路１３の出力端子は前記
ＯＲ回路９の入力端子に接続されている。抵抗１４とＮ
ＯＴ回路１３との間には、コンデンサ１６の一端が接続
され、他端は接地されている。又、抵抗１４とＮＯＴ回
路１３との間には、抵抗１５の一端が接続され、他端は
接地されている。

【００２８】従って、前記制御信号Ｓ３がＬレベルから
Ｈレベルになると、コンデンサ１６は電荷が充電され、
そのコンデンサ１６の充電が終わると、ＮＯＴ回路１３
は、Ｌレベルの信号Ｓ６を前記ＯＲ回路９に出力する。
反対に、前記制御信号Ｓ３がＨレベルからＬレベルにな
ると、コンデンサ１６に充電されていた電荷が抵抗１５
を介して放電され、そのコンデンサ１６の放電が終わる
と、ＮＯＴ回路１３は、Ｈレベルの信号Ｓ６を前記ＯＲ
回路９に出力する。つまり、ＮＯＴ回路１３から出力さ
れる信号Ｓ６（制御信号Ｓ３の反転信号）は、前記ＮＯ
Ｔ回路１０から出力される反転信号Ｓ５よりも充放電に
要する時間だけ遅れてＯＲ回路９に入力される。この充
放電に要する時間は、抵抗１４，１５及びコンデンサ１
６の回路定数により予め設定されている。

【００２９】尚、反転信号Ｓ５に対する信号Ｓ６の遅延
時間Ｔ０は、本実施の形態では、制御信号Ｓ３に基づい
てトランジスタ５をオン、オフさせたとき、そのオン、
オフ動作に基づく出力端子Ｐ１からの検出信号Ｓ２がＯ
Ｒ回路９に入力されるまでの時間より長くしている。つ
まり、遅延回路１１は、制御信号Ｓ３に応答して出力端
子Ｐ１に現れる検出信号Ｓ２がＯＲ回路９に入力される
までの間、制御入力回路部４からの制御信号Ｓ３を遅延
させるようになっている。

【００３０】従って、ＯＲ回路９は、入力された各信号
Ｓ２，Ｓ５，Ｓ６のうち少なくとも一つがＨレベルであ
れば、出力端子からＨレベルの信号Ｓ７を出力するよう
になっている。反対に、ＯＲ回路９は、入力された各信
号Ｓ２，Ｓ５，Ｓ６の全てがＬレベルであれば、出力端
子からＬレベルの信号Ｓ７を出力するようになってい
る。つまり、前記制御信号Ｓ３がＬレベルからＨレベル
になると、反転信号Ｓ５はＬレベルになるとともに、検
出信号Ｓ２はまだトランジスタ５がオン直前であり、負
荷Ｚには電力が供給されていないためＬレベルである。
一方、遅延信号Ｓ６は、Ｈレベルのままである。従っ
て、ＯＲ回路９は、Ｈレベルの判定信号Ｓ７を出力す
る。やがて、トランジスタ５がオンして負荷Ｚに電力が
供給されると、検出信号Ｓ２はＨレベルとなる。このＨ
レベルの検出信号Ｓ２は、前記遅延時間Ｔ０前に出力さ
れる。続いて、遅延時間Ｔ０が経過すると、遅延信号Ｓ
６はＨレベルからＬレベルとなる。このとき、検出信号
Ｓ２はすでにＨレベルになっているため、ＯＲ回路９
は、Ｈレベルの判定信号Ｓ７を出力する。

【００３１】又、トランジスタ５がオンされているにも
かかわらず負荷Ｚがショート等をおこし検出信号Ｓ２が
Ｌレベルのままの場合がある。このときには、遅延時間
Ｔ０が経過すると、ＯＲ回路９はＬレベルの判定信号Ｓ
７を出力することになる。

【００３２】ＯＲ回路９の判定信号Ｓ７は、記憶回路１
２に供給される。記憶回路１２は、ＲＳフリップフロッ
プ（以下、ＦＦという）１７及びリセット回路１８とか
らなる。ＦＦ１７の入力端子バーＳは、ＯＲ回路９の出
力端子に接続されている。従って、その入力端子バーＳ
は判定信号Ｓ７を入力するようになっている。又、ＦＦ
１７の入力端子バーＲには、リセット回路１８が接続さ
れている。ＦＦ１７の出力端子バーＱには、前記ＮＡＮ
Ｄ回路８の入力端子が接続されている。

【００３３】ＦＦ１７の入力端子バーＲにＬレベルの信
号が入力されると、そのＦＦ１７はリセットされて出力
端子バーＱからの信号がＨレベルとなる。ＦＦ１７の入
力端子バーＳにＬレベルの信号が入力されると、そのＦ
Ｆ１７はセットされて出力端子バーＱからの信号がＬレ
ベルとなる。従って、ＮＡＮＤ回路８は、出力端子バー
ＱがＨレベルのとき、前記制御信号Ｓ３に基づく駆動信
号Ｓ１を前記トランジスタ５に出力する。又、ＮＡＮＤ
回路８は、出力端子バーＱがＬレベルのとき、前記制御
信号Ｓ３をカットし、Ｈレベル、即ちトランジスタ５を
オフさせるための駆動信号Ｓ１を前記トランジスタ５に
出力する。

【００３４】リセット回路１８は、抵抗１９及びコンデ
ンサ２０とからなる。抵抗１９の一端は電源ＶR に接続
され、その抵抗１９の他端は入力端子バーＲに接続され
ている。又、コンデンサ２０の一端は抵抗１９と入力端
子バーＲとの接続点に接続され、そのコンデンサ２０の
他端は接地されている。

【００３５】従って、電源ＶR が投入されると、コンデ
ンサ２０には電源ＶR から抵抗１９を介して電流が流
れ、そのコンデンサ２０は電荷が充電される。そして、
そのコンデンサ２０の充電が終わると、入力端子バーＲ
には、電源ＶR から抵抗１９を介して電圧が印加され
る。つまり、入力端子バーＲは、コンデンサ２０の充電
後にＬレベルからＨレベルとなる。

【００３６】このとき、電源ＶR が投入されてコンデン
サ２０の充電に基づいてＦＦ１７の入力端子バーＲがＨ
レベルに到達する前に、ＦＦ１７は動作状態可能とな
る。その結果、入力端子バーＲがＨレベルになる前のＬ
レベルに応答して、ＦＦ１７はリセットされる。そし
て、ＦＦ１７はリセットされて出力端子バーＱはＨレベ
ルに設定される。

【００３７】一方、ＦＦ１７の入力端子バーＳにＬレベ
ルの判定信号Ｓ７が入力されると、ＦＦ１７はセットさ
れて出力端子バーＱはＬレベルに設定される。又、Ｈレ
ベルの判定信号Ｓ７が入力されても、ＦＦ１７はセット
されず出力端子バーＱはそのままの状態を保持してい
る。

【００３８】次に、上記のように構成された負荷駆動回
路１の作用を説明する。基本動作として、各電源ＶCC，
ＶR から電源が投入されると、ＦＦ１７はリセットされ
て出力端子バーＱはＨレベルに設定される。そのＦＦ１
７の出力端子バーＱがＨレベルに設定されることによ
り、ＮＡＮＤ回路８は、制御入力回路部４からの制御信
号Ｓ３のみに基づいた駆動信号Ｓ１をトランジスタ５の
ベースに出力する。従って、トランジスタ５は、制御信
号Ｓ３のみに基づいてオン，オフされる。

【００３９】反対に、ＦＦ１７のセット入力端子バーＳ
にＬレベルの信号が入力されるとセットされ、出力端子
バーＱがＬレベルに設定される。そして、ＦＦ１７がリ
セットされるまでこのセット状態が保持される。つま
り、電源ＶR がオフされるまで保持される。そのＦＦ１
７の出力端子バーＱがＬレベルに設定されることによ
り、ＮＡＮＤ回路８は、制御入力回路部４からの制御信
号Ｓ３に関係なくＨレベルの駆動信号Ｓ１をトランジス
タ５に出力し続ける。

【００４０】次に、制御回路部３の動作の詳細につい
て、図２（ａ）〜（ｃ）のタイミングチャートに従って
説明する。先ず、出力端子Ｐ１，Ｐ２間でショートされ
ず正常な状態である場合について図２（ａ）に従って説
明する。制御入力回路部４の制御信号Ｓ３がＬレベルの
ときは、反転信号Ｓ５及び遅延信号Ｓ６は共にＨレベル
となる。又、検出信号Ｓ２はＬレベルとなる。従って、
ＯＲ回路９の判定信号Ｓ７はＨレベルとなる。

【００４１】ここで、制御信号Ｓ３がＬレベルからＨレ
ベルとなると、ＮＯＴ回路１０の反転信号Ｓ５はＬレベ
ルとなる。そして、遅延信号Ｓ６は、予め定められた遅
延時間Ｔ０経過後にＨレベルからＬレベルとなるが、そ
の前に検出信号Ｓ２がＬレベルからＨレベルとなるの
で、ＯＲ回路９の判定信号Ｓ７はＨレベルで保持され
る。従って、ＦＦ１７の出力端子バーＱはＨレベルに保
持される。

【００４２】逆に、制御信号Ｓ３がＨレベルからＬレベ
ルとなると、トランジスタ４がオフし、検出信号Ｓ２が
Ｌレベルとなるよりも前に、反転信号Ｓ５がＬレベルか
らＨレベルになるので、ＯＲ回路９の判定信号Ｓ７はＨ
レベルのままである。

【００４３】次に、最初から出力端子Ｐ１，Ｐ２間でシ
ョートしている場合について図２（ｂ）に従って説明す
る。制御信号Ｓ３がＬレベルのときは、上記と同様に判
定信号Ｓ７はＨレベルである。

【００４４】ここで、制御信号Ｓ３がＬレベルからＨレ
ベルとなると、ＮＯＴ回路１０の反転信号Ｓ５はＬレベ
ルとなる。そして、遅延信号Ｓ６は、予め定められた遅
延時間Ｔ０経過後にＨレベルからＬレベルとなる。そし
て、その前に制御信号Ｓ３に基づいてトランジスタ４が
オンし、本来検出信号Ｓ２がＬレベルからＨレベルにな
らないといけないが、出力端子Ｐ１，Ｐ２間でショート
しているので、検出信号Ｓ２はＬレベルのままとなる。

【００４５】その結果、ＯＲ回路９の判定信号Ｓ７はＬ
レベルとなる。従って、ＦＦ１７の出力端子バーＱはＬ
レベルとなり、トランジスタ５をオフにする。このトラ
ンジスタ５のオフは、ＦＦ１７によって保持され、その
状態は、電源ＶR がオフされるまで継続される。そのこ
とにより、制御信号Ｓ３が再度Ｈレベルとなってもトラ
ンジスタ５はオフのままである。

【００４６】次に、正常に負荷Ｚを駆動しているとき、
途中で出力端子Ｐ１，Ｐ２間でショートした場合につい
て図２（ｃ）に従って説明する。正常に負荷Ｚを駆動し
ているとき、つまり、トランジスタ５がオンしていると
き、反転信号Ｓ５及び遅延信号Ｓ６はＬレベルである。
そして、検出信号Ｓ２はＨレベルであり、判定信号Ｓ７
はＨレベルである。

【００４７】ここで、途中で出力端子Ｐ１，Ｐ２間でシ
ョートすると、検出信号Ｓ２はＬレベルとなり、判定信
号Ｓ７はＬレベルとなる。従って、ＦＦ１７の出力端子
バーＱはＬレベルとなり、トランジスタ５をオフにす
る。このトランジスタ５のオフは、ＦＦ１７によって保
持され、その状態は、電源ＶR がオフされるまで継続さ
れる。そのことにより、制御信号Ｓ３が再度Ｈレベルと
なってもトランジスタ５はオフのままである。

【００４８】上記したように、本形態の形態によれば、
以下の特徴を有する。 （１）出力端子Ｐ１で常に出力端子Ｐ１，Ｐ２間を正常
であるかショートしているか検知しているので、確実に
出力回路部２の出力トランジスタ５の過電流による熱的
破損を防止する。

【００４９】（２）マイコンを用いないで、制御回路部
３をＮＡＮＤ回路８、ＯＲ回路９、ＮＯＴ回路１０、遅
延回路１１、記憶回路１２（ＦＦ１７）とで構成したの
で、回路を簡単にかつ安価に構成することができコスト
低減につながる。

【００５０】（３）出力端子Ｐ１，Ｐ２間がショートし
た場合、ＦＦ１７はセット状態になり電源がオフされる
までこの状態を保持する。従って、ＦＦ１７がセット状
態になると、途中で正常状態に復帰してもリセットさせ
ない限り負荷Ｚを駆動させることはできない。従って、
確実に出力回路部２の出力トランジスタ５の過電流によ
る熱的破損を防止する。

【００５１】（４）リセット回路１８は、抵抗１９及び
コンデンサ２０にて構成したので、ノイズに強く、電源
ＶR が切られない限りＦＦ１７のセット状態を保持させ
続けることができる。

【００５２】（５）制御信号Ｓ３がＬレベルからＨレベ
ルとなるとき、トランジスタ５には動作時間があり、出
力端子Ｐ１からの検出信号Ｓ２が遅れるが、遅延回路１
１にて生成された遅延信号Ｓ６にて補償している。従っ
て、トランジスタ５等の出力回路部２の動作遅れによる
制御回路部４の誤動作を確実に防止できる。

【００５３】（第二の実施の形態）以下、本発明を具体
化した第二の実施の形態を図３〜図４に従って説明す
る。尚、この実施の形態において、前記第一の実施の形
態の同様の部材については同一の符号を付して説明を省
略する。従って、以下には第一の実施の形態と異なった
点を中心に説明する。

【００５４】図３は、負荷駆動回路１ａを示す。負荷駆
動回路１ａは、前記第一の実施の形態と異なる点とし
て、ＮＯＴ回路９及び遅延回路１１を省き、新たに遅延
信号生成部としての遅延反転回路１０ａを設けた制御回
路部３ａを構成した。

【００５５】制御回路部３ａは、ＮＡＮＤ回路８、判定
回路としてのＯＲ回路９ａ、遅延反転回路１０ａ、記憶
回路１２及びリセット回路１８とからなる。ＮＡＮＤ回
路８は、ダイオード２１〜２３、ＮＰＮトランジスタ２
４及び抵抗２５，２６とから構成されている。ＮＡＮＤ
回路８は２入力端子であって、一方の入力端子であるダ
イオード２１のカソードは、制御入力回路部４の出力端
子に接続されていて、制御信号Ｓ３を入力するようにな
っている。ダイオード２１のアノードは、抵抗２６を介
して電源ＶR に接続されている。もう一方の入力端子で
あるダイオード２３のカソードは、記憶回路１２に接続
されていて、そのダイオード２３のアノードは、ダイオ
ード２１及び抵抗２６の接続点Ｎ１に接続されている。

【００５６】ダイオード２２のアノードは接続点Ｎ１に
接続されていて、ダイオード２２のカソードは、エミッ
タ接地されたＮＰＮトランジスタ２４のベースに接続さ
れている。トランジスタ２４のベース・エミッタ間に
は、抵抗２５が接続されている。ＮＡＮＤ回路８の出力
端子であるトランジスタ２４のコレクタは、出力回路部
２の抵抗６を介してトランジスタ５のベースに接続され
ていて、駆動信号Ｓ１をトランジスタ５のベースに出力
するようになっている。

【００５７】従って、記憶回路１２に接続されたダイオ
ード２３のカソードがＨレベルであるとき、制御入力回
路部４からＨレベルの制御信号Ｓ３を入力すると、トラ
ンジスタ２４のベースには、電源ＶR から抵抗２６及び
ダイオード２２を介して電流が供給され、トランジスタ
２４はオンする。そのことにより、駆動信号Ｓ１は、ト
ランジスタ２４がオン状態で電源ＶCCから抵抗７，６及
びトランジスタ２４に電流が流れるのでＬレベルとな
る。前記トランジスタ５のベースには、Ｌレベルの駆動
信号Ｓ１が入力される。そして、そのトランジスタ５は
オンする。

【００５８】反対に、記憶回路１２に接続されたダイオ
ード２３のカソードが同じくＨレベルであるとき、制御
入力回路部４からＬレベルの制御信号Ｓ３を入力する
と、トランジスタ２４のベースには、電源ＶR から抵抗
２６及びＬレベルのカソードのダイオードを介して電流
が流れる。従って、トランジスタ２４のベースには、電
流が供給されることなく、トランジスタ２４はオフす
る。そのことにより、駆動信号Ｓ１はＨレベルとなるの
でトランジスタ５はオフする。

【００５９】つまり、記憶回路１２に接続されたダイオ
ード２３のカソードがＨレベルであるとき、制御入力回
路部４からの制御信号Ｓ３に基づいて、前記各トランジ
スタ２４，５はオン、オフされる。

【００６０】検出回路としてのＯＲ回路９ａは、ダイオ
ード３０，３１及び抵抗３２とから構成されている。Ｏ
Ｒ回路９ａは２入力端子であって、一方の入力端子であ
るダイオード３１のアノードは出力端子Ｐ１に接続さ
れ、検出信号Ｓ２を入力する。ダイオード３１のカソー
ドは、抵抗３２を介して接地されている。ダイオード３
０のカソードは、ダイオード３１及び抵抗３２の接続点
Ｎ２に接続されている。もう一方の入力端子であるダイ
オード３０のアノードは、遅延反転回路１０ａを介して
制御入力回路部４の出力端子に接続されている。

【００６１】前記遅延反転回路１０ａは、抵抗２７，２
８及びＰＮＰトランジスタ２９とから構成されている。
トランジスタ２９のエミッタは、電源ＶR に接続されて
いる。又、遅延反転回路１０ａの出力端子であるトラン
ジスタ２９のコレクタは、前記ＯＲ回路９ａのダイオー
ド３０のアノードに接続されている。トランジスタ２９
のベース・エミッタ間には抵抗２８が接続されている。
トランジスタ２９のベースは、抵抗２７を介して前記制
御入力回路部４の出力端子に接続されている。

【００６２】前記制御信号Ｓ３がＬレベルからＨレベル
になると、トランジスタ２９のベースにＨレベルの制御
信号Ｓ３が入力され、トランジスタ２９はオフする。そ
のとき、トランジスタ２９のオフ動作には時間Ｔ１だけ
必要である。従って、遅延反転回路１０ａの出力端子か
らの遅延反転信号Ｓ８はＬレベルで、制御信号Ｓ３に対
して時間Ｔ1 だけ遅れてＯＲ回路９ａに入力される。反
対に、制御信号Ｓ３がＨレベルからＬレベルになると、
トランジスタ２９のベースにＬレベルの制御信号Ｓ３が
入力され、トランジスタ２９はオンする。そのとき、ト
ランジスタ２９のオン動作には時間Ｔ２だけ必要であ
る。従って、遅延反転信号Ｓ８はＨレベルで、制御信号
Ｓ３に対して時間Ｔ２だけ遅れてＯＲ回路９ａに入力さ
れる。

【００６３】尚、一般的なトランジスタは、オンする時
間よりオフする時間に着目して、Ｈレベルの制御信号Ｓ
３に対するＬレベルの遅延反転信号Ｓ８の遅延時間Ｔ１
は、本実施の形態では、Ｈレベルの制御信号Ｓ３に基づ
いて前記各トランジスタ２４，５をオンさせたとき、そ
のオン動作に基づく出力端子Ｐ１からの検出信号Ｓ２が
ＯＲ回路９ａに入力されるまでの時間Ｔ３より長くして
いる。反対に、Ｌレベルの制御信号Ｓ３に対するＨレベ
ルの遅延反転信号Ｓ８の遅延時間Ｔ２は、本実施の形態
では、Ｌレベルの制御信号Ｓ３に基づいて前記各トラン
ジスタ２４，５をオフさせたとき、そのオン動作に基づ
く出力端子Ｐ１からの検出信号Ｓ２がＯＲ回路９ａに入
力されるまでの時間Ｔ４より短くしている。

【００６４】従って、ＯＲ回路９は、入力された各信号
Ｓ２，Ｓ８のうち少なくとも一つがＨレベルであれば、
出力端子からＨレベルの信号Ｓ７を出力するようになっ
ている。反対に、ＯＲ回路９は、入力された各信号Ｓ
２，Ｓ８の全てがＬレベルであれば、出力端子からＬレ
ベルの信号Ｓ７を出力するようになっている。

【００６５】つまり、前記制御信号Ｓ３がＬレベルから
Ｈレベルになると、検出信号Ｓ２は、各トランジスタ２
４，５がオンして負荷Ｚに電力が供給されるのでＨレベ
ルとなる。このＨレベルの検出信号Ｓ２は、前記遅延時
間Ｔ１前に出力される。続いて、遅延時間Ｔ１が経過す
ると、遅延反転信号Ｓ８はＨレベルからＬレベルとな
る。このとき、検出信号Ｓ２はすでにＨレベルになって
いるため、ＯＲ回路９は、Ｈレベルの判定信号Ｓ７を出
力する。又、前記制御信号Ｓ３がＨレベルからＬレベル
になると、遅延時間Ｔ２経過後、遅延反転信号Ｓ８はＬ
レベルからＨレベルとなる。続いて、検出信号Ｓ２は、
各トランジスタ２４，５がオフして負荷Ｚに電力の供給
が停止されるのでＬレベルとなる。このＬレベルの検出
信号Ｓ２は、前記遅延時間Ｔ２後に出力されるので、Ｏ
Ｒ回路９は、Ｈレベルの判定信号Ｓ７を出力する。

【００６６】又、トランジスタ５がオンされているにも
かかわらず負荷Ｚがショート等をおこし検出信号Ｓ２が
Ｌレベルのままの場合がある。このときには、遅延時間
Ｔ１が経過すると、ＯＲ回路９はＬレベルの判定信号Ｓ
７を出力することになる。

【００６７】ＯＲ回路９の判定信号Ｓ７は、記憶回路１
２に供給される。記憶回路１２は、ＲＳフリップフロッ
プ（以下、ＦＦという）１７及びリセット回路１８とか
らなる。ＦＦ１７は、ダイオード３３〜３５、トランジ
スタ３６，３７及び抵抗３８〜４１とから構成されてい
る。ダイオード３３のカソードは、前記接続点Ｎ２に接
続されていて、ダイオード３３のアノードは、抵抗３８
を介して電源ＶR に接続されていて、電源ＶR から電源
供給されるようになっている。ダイオード３４のアノー
ドは、ダイオード３３のアノードと抵抗３８との接続点
Ｎ３に接続されていて、ダイオード３４のカソードは、
エミッタ接地されたＮＰＮトランジスタ３６のベースに
接続されている。トランジスタ３６のベースは、ＦＦ１
７のセット入力端子バーＳである。トランジスタ３６の
ベース・エミッタ間には、抵抗３９が接続されている。

【００６８】トランジスタ３６のコレクタは、抵抗４０
を介してエミッタ接地されたＮＰＮトランジスタ３７の
ベースに接続されている。トランジスタ３７のベース・
エミッタ間には、抵抗４１が接続されている。抵抗１９
の一端は、抵抗４０とトランジスタ３７のベースとの接
続点Ｎ４に接続されている。抵抗１９の一端は、電源Ｖ
R に接続されている。コンデンサ２０の一端は、接続点
Ｎ４に接続されていて、コンデンサ２０の他端は、接地
されている。接続点Ｎ４は、ＦＦ１７のセット入力端子
バーＲである。前述したように、抵抗１９、電源ＶR 及
びコンデンサ２０にてリセット回路１８が構成されてい
る。

【００６９】ダイオード３５のカソードは、トランジス
タ３７のコレクタに接続されていて、ダイオード３５の
アノードは、前記接続点Ｎ３に接続されている。前記Ｎ
ＡＮＤ回路８のダイオード２３のカソードは、ダイオー
ド３５とトランジスタ３７のコレクタとの接続点Ｎ５に
接続されている。ＦＦ１７の出力端子バーＱである接続
点Ｎ５には、前記ＮＡＮＤ回路８のダイオード２３のカ
ソードが接続されている。

【００７０】電源ＶR から電源が投入されると、リセッ
ト回路１８のコンデンサ２０に電荷の充電が開始され
る。そして、ＯＲ回路９ａの判定信号Ｓ７はＨレベルの
とき、トランジスタ３６のベースには電源ＶR から抵抗
３８及びダイオード３４を介して電流が流れる。従っ
て、トランジスタ３６はオンする。すると、電源ＶR か
らコンデンサ２０への充電が中止され、トランジスタ３
７はオフ状態のままである。その結果、ＦＦ１７の出力
端子バーＱはＨレベルに設定される。

【００７１】又、ＯＲ回路９ａの判定信号Ｓ７がＬレベ
ルのとき、電源ＶR から抵抗３８、ダイオード３３及び
ＯＲ回路９ａの抵抗３２を介して電流が流れ、トランジ
スタ３６のベースには電流が流れない。従って、トラン
ジスタ３６がオフになり、リセット回路１８のコンデン
サ２０に電荷が充電される。コンデンサ２０の充電が終
わると、トランジスタ３７はオン状態となる。その結
果、ＦＦ１７の出力端子バーＱはＬレベルに設定され
る。

【００７２】このとき、判定信号Ｓ７がＬレベルからＨ
レベルとなってトランジスタ３６がオンしても、リセッ
ト回路１８のコンデンサ２０は電荷が充電されているの
でトランジスタ３７はオン状態のままである。その結
果、ＦＦ１７の出力端子バーＱはＬレベルのままの状態
を保持している。

【００７３】従って、ＮＡＮＤ回路８は、出力端子バー
ＱがＨレベルのとき、前記制御信号Ｓ３に基づく駆動信
号Ｓ１を前記トランジスタ５に出力する。又、ＮＡＮＤ
回路８は、出力端子バーＱがＬレベルのとき、前記制御
信号Ｓ３をカットし、Ｈレベル、即ちトランジスタ５を
オフさせるための駆動信号Ｓ１を前記トランジスタ５に
出力する。

【００７４】次に、上記のように構成された負荷駆動回
路１ａの作用を説明する。基本動作として、各電源ＶC
C, ＶR から電源が投入されると、リセット回路１８の
コンデンサ２０に電荷の充電が開始される。そして、制
御入力回路部４からの制御信号Ｓ３がＬレベルのとき
は、遅延反転回路１０ａのトランジスタ２９はオンして
いるので、遅延反転回路１０ａからの遅延反転信号Ｓ８
はＨレベルである。そのため、ＯＲ回路９ａの判定信号
Ｓ７はＨレベルとなる。

【００７５】ＦＦ１７のトランジスタ３６のベースには
電源ＶR から抵抗３８及びダイオード３４を介して電流
が流れる。従って、トランジスタ３６はオンする。する
と、電源ＶR から前記コンデンサ２０への充電が中止さ
れ、トランジスタ３７はオフ状態のままである。その結
果、ＦＦ１７はリセットされて出力端子バーＱはＨレベ
ルに設定される。

【００７６】そのＦＦ１７の出力端子バーＱがＨレベル
に設定されることにより、ＮＡＮＤ回路８は、制御入力
回路部４からの制御信号Ｓ３のみに基づいた駆動信号Ｓ
１をトランジスタ５のベースに出力する。従って、トラ
ンジスタ５は、制御信号Ｓ３のみに基づいてオン，オフ
される。

【００７７】反対に、制御入力回路部４からの制御信号
Ｓ３がＨレベルのときは、出力回路２のトランジスタ５
はオンしている。しかし、トランジスタ５がオンされて
いるにもかかわらず、負荷Ｚがショート等をおこし検出
信号Ｓ２がＬレベルのままの場合がある。このとき、遅
延反転回路１０ａのトランジスタ２９はオフしているの
で、遅延反転回路１０ａからの遅延反転信号Ｓ８はＬレ
ベルである。そのため、ＯＲ回路９ａの判定信号Ｓ７は
Ｌレベルとなる。判定信号Ｓ７がＬレベルのとき、電源
ＶR から抵抗３８、ダイオード３３及びＯＲ回路９ａの
抵抗３２を介して電流が流れ、トランジスタ３６のベー
スには電流が流れない。従って、トランジスタ３６がオ
フになり、リセット回路１８のコンデンサ２０に電荷が
充電される。コンデンサ２０の充電が終わると、トラン
ジスタ３７はオン状態となる。その結果、ＦＦ１７の出
力端子バーＱはＬレベルに設定される。

【００７８】このとき、判定信号Ｓ７がＬレベルからＨ
レベルとなっても、接続点Ｎ３はＬレベルでトランジス
タ３６はオフしているので、トランジスタ３７はオン状
態のままである。その結果、ＦＦ１７の出力端子バーＱ
はＬレベルのままの状態を保持している。そして、ＦＦ
１７がリセットされるまでこのセット状態が保持され
る。つまり、電源ＶR がオフされるまで保持される。そ
のＦＦ１７の出力端子バーＱがＬレベルに設定されるこ
とにより、ＮＡＮＤ回路８は、制御入力回路部４からの
制御信号Ｓ３に関係なくＬレベルの駆動信号Ｓ１をトラ
ンジスタ５に出力し続ける。

【００７９】ここで、制御回路部３ａの動作について、
図４（ａ）〜（ｃ）のタイミングチャートに従って説明
する。先ず、出力端子Ｐ１，Ｐ２間でショートされず正
常な状態である場合について図４（ａ）に従って説明す
る。制御入力回路部４の制御信号Ｓ３がＬレベルのとき
は、上記したように、ＦＦ１７は出力端子バーＱをＨレ
ベルに設定している。

【００８０】ここで、制御信号Ｓ３がＬレベルからＨレ
ベルとなると、ＦＦ１７は出力端子バーＱをＨレベルに
設定しているので、ＮＡＮＤ回路８の電源ＶR から抵抗
２６及びダイオード２２を介してトランジスタ２４のベ
ースに電流が流れる。トランジスタ２４はオンし、ＮＡ
ＮＤ回路８の駆動信号Ｓ１はＬレベルとなる。そして、
そのＬレベルの駆動信号Ｓ１は、出力回路部２のトラン
ジスタ５のベースに入力される。従って、トランジスタ
５はオンし、そのため出力端子Ｐ１での検出信号Ｓ２は
遅延時間Ｔ３経過後にＨレベルとなる。

【００８１】又、遅延反転回路１０ａのトランジスタ２
９はオフするので、遅延反転信号Ｓ８は遅延時間Ｔ１経
過後にＬレベルとなる。しかし、検出信号Ｓ２がＨレベ
ルとなる方が早いので、ＯＲ回路９ａの判定信号Ｓ７は
Ｈレベルのまま保持される。従って、ＦＦ１７のトラン
ジスタ３６はオン状態で、トランジスタ３７はオフ状態
で保持する。つまり、ＦＦ１７の出力端子バーＱはＨレ
ベルに保持される。

【００８２】逆に、制御信号Ｓ３がＨレベルからＬレベ
ルとなると、トランジスタ２９がオンして、遅延反転信
号Ｓ８は遅延時間Ｔ２経過後にＨレベルとなる。又、Ｎ
ＡＮＤ回路８のトランジスタ２４のベースには電流が流
れなくなるので、そのトランジスタ２４はオフし、駆動
信号Ｓ１はＨレベルとなる。そして、そのＨレベルの駆
動信号Ｓ１は、出力回路部２のトランジスタ５のベース
に入力される。従って、トランジスタ５はオフし、検出
信号Ｓ２は遅延時間Ｔ３経過後にＬレベルとなる。しか
し、遅延反転信号Ｓ８がＨレベルとなる方が早いので、
ＯＲ回路９ａの判定信号Ｓ７はＨレベルで保持される。
従って、上記と同様に、ＦＦ１７の出力端子バーＱはＨ
レベルに保持される。

【００８３】次に、最初から出力端子Ｐ１，Ｐ２間でシ
ョートしている場合について図４（ｂ）に従って説明す
る。制御信号Ｓ３がＬレベルのときは、前述したよう
に、ＦＦ１７の出力端子バーＱはＨレベルに設定してい
る。

【００８４】ここで、制御信号Ｓ３がＬレベルからＨレ
ベルとなると、トランジスタ２９はオフするので、遅延
反転信号Ｓ８は遅延時間Ｔ１経過後にＬレベルとなる。
正常な場合であれば、それよりも早く検出信号Ｓ２はＨ
レベルとなるが、出力端子Ｐ１，Ｐ２間でショートして
いるため、検出信号Ｓ２はＬレベルのままである。

【００８５】従って、遅延反転信号Ｓ８はＬレベルとな
った時点で、ＯＲ回路９ａの判定信号Ｓ７がＬレベルと
なる。そのため、ＦＦ１７のトランジスタ３６のベース
に流れていた電源ＶR からの電流が、抵抗３８、ダイオ
ード３３及び、抵抗３２を介して流れる。従って、トラ
ンジスタ３６はオフし、放電されていたコンデンサ２０
は、抵抗１９を介して充電される。そして、コンデンサ
２０の充電後、つまり、遅延時間Ｔ５経過後に、トラン
ジスタ３７のベースはＬレベルからＨレベルとなる。そ
して、トランジスタ３７は、その遅延時間Ｔ５経過後に
オンする。

【００８６】従って、ＦＦ１７の出力端子バーＱはＬレ
ベルに設定され、ＮＡＮＤ回路８及び出力回路部２のト
ランジスタ２４，５はオフする。さらに、ＦＦ１７の各
トランジスタ３６，３７がこの状態を保持するので、電
源がオフされるまで継続される。この状態になると、制
御信号Ｓ３を一度Ｌレベルとし、再度Ｈレベルとしても
各トランジスタ２４，５はオフ状態のままである。

【００８７】次に、正常に負荷Ｚを駆動しているとき、
途中で出力端子Ｐ１，Ｐ２間でショートした場合につい
て図４（ｃ）に従って説明する。正常に負荷Ｚを駆動し
ているとき、遅延反転信号Ｓ８はＬレベルである。又、
検出信号Ｓ２はＨレベルであり、ＯＲ回路９ａの判定信
号Ｓ７はＨレベルである。

【００８８】ここで、出力端子Ｐ１，Ｐ２間がショート
すると、検出信号Ｓ２はＬレベルとなり、ＯＲ回路９ａ
の判定信号Ｓ７はＬレベルとなる。そのため、ＦＦ１７
のトランジスタ３６はオフし、放電されていたコンデン
サ２０は、抵抗１９を介して充電される。そして、コン
デンサ２０の充電後、つまり、遅延時間Ｔ５経過後に、
トランジスタ３７のベースはＬレベルからＨレベルとな
る。そして、トランジスタ３７は、その遅延時間Ｔ５経
過後にオンする。

【００８９】従って、ＦＦ１７は出力端子バーＱをＬレ
ベルに設定され、ＮＡＮＤ回路８及び出力回路部２のト
ランジスタ２４，５はオフする。さらに、ＦＦ１７の各
トランジスタ３６，３７がこの状態を保持するので、電
源がオフされるまで継続される。この状態になると、制
御信号Ｓ３を一度Ｌレベルとし、再度Ｈレベルとしても
各トランジスタ２４，５はオフ状態のままである。

【００９０】上記したように、本形態の形態によれば、
前記第一の実施の形態の各特徴に加えて以下の特徴を有
する。 （１）各トランジスタ５，２４，２９のオン時間よりオ
フ時間の方が長いという点に着目して遅延反転回路１０
ａを構成したことにより、前記第一の実施の形態の反転
回路１０及び遅延回路１１の両方の動作を兼ね備えるこ
とができるので、さらに簡単で安価な回路構成とするこ
とができコスト低減につながる。

【００９１】尚、本発明は以下のように変更してもよ
く、その場合にも同様の作用及び効果が得られる。 （１）上記各実施の形態では、スイッチング素子として
トランジスタを用いた回路構成としたが、他のスイッチ
ング素子を用いた回路構成としてもよい。例えば、Ｍｏ
ｓトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａ
ｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｅｒ）等を用
いた回路構成としてもよい。

【００９２】（２）第一の実施の形態では、ＮＡＮＤ回
路８、各ＮＯＴ回路１０，１３及びＯＲ回路９を用いた
回路構成としたが、一つの論理回路で統一した回路構成
としてもよい。

【００９３】

【発明の効果】以上詳述したように本発明によれば、マ
イコンを用いない簡単な回路構成で、過電流による出力
トランジスタの熱的破損を防止することができる負荷駆
動回路を提供することができる。

【図面の簡単な説明】

【図１】第一の実施の形態における負荷駆動回路の回路
図。

【図２】（ａ），（ｂ），（ｃ）は、各場合におけるタ
イミングチャート。

【図３】第二の実施の形態における負荷駆動回路の回路
図。

【図４】（ａ），（ｂ），（ｃ）は、各場合におけるタ
イミングチャート。

【図５】従来技術における負荷駆動回路の回路図。

【図６】従来技術における別の負荷駆動回路の回路図。

【図７】従来技術における別の負荷駆動回路の回路図。

【符号の説明】

５…出力トランジスタ、８…制御回路としてのＮＡＮＤ
回路、９，９ａ…判定回路としてのＯＲ回路、１０ａ…
遅延信号生成部としての遅延反転回路、１１…遅延回
路、１２…保持回路としての記憶回路、２４，２９…ト
ランジスタ、Ｓ２，Ｓ３，Ｓ６，Ｓ７，Ｓ８…信号、Ｖ
CC…電源、Ｚ…負荷。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力信号（Ｓ３）に基づいて出力トラン
   ジスタ（５）を制御し、そのトランジスタ（５）を介し
   て負荷（Ｚ）に電源（ＶCC）を供給して負荷（Ｚ）を駆
   動する負荷駆動回路において、 前記入力信号（Ｓ３）を遅延させて出力する遅延回路
   （１１）と、 前記遅延回路（１１）からの信号（Ｓ６）と、前記負荷
   （Ｚ）のショートを検知した検出信号（Ｓ２）とを入力
   し、それらの信号（Ｓ６，Ｓ２）に基づいた判定信号
   （Ｓ７）を出力する判定回路（９）と、 前記判定回路（９）から出力された判定信号（Ｓ７）に
   基づいて前記出力トランジスタ（５）をオフに制御する
   制御回路（８）とを備えた負荷駆動回路。
2. 【請求項２】 入力信号（Ｓ３）に基づいて出力トラン
   ジスタ（５）を制御し、そのトランジスタ（５）を介し
   て負荷（Ｚ）に電源（ＶCC）を供給して負荷（Ｚ）を駆
   動する負荷駆動回路において、 前記入力信号（Ｓ３）を遅延させて出力する遅延回路
   （１１）と、 前記入力信号（Ｓ３）と、前記遅延回路（１１）からの
   信号（Ｓ６）と、前記負荷（Ｚ）のショートを検知した
   検出信号（Ｓ２）とを入力し、それらの信号（Ｓ３，Ｓ
   ６，Ｓ２）に基づいた判定信号（Ｓ７）を出力する判定
   回路（９）と、 前記判定回路（９）から出力された判定信号（Ｓ７）を
   保持する保持回路（１２）と、 前記保持回路（１２）の保持状態に基づいて前記出力ト
   ランジスタ（５）をオフに制御する制御回路（８）とを
   備えた負荷駆動回路。
3. 【請求項３】 入力信号（Ｓ３）に基づいて出力トラン
   ジスタ（５）を制御し、そのトランジスタ（５）を介し
   て負荷（Ｚ）に電源（ＶCC）を供給して負荷（Ｚ）を駆
   動する負荷駆動回路において、 前記入力信号（Ｓ３）がそのベース端子に入力された第
   １のトランジスタ（２９）と、 前記第１のトランジスタ（２９）からの出力信号（Ｓ
   ８）と、前記負荷（Ｚ）のショートを検知した検出信号
   （Ｓ２）とを入力し、それらの信号（Ｓ８，Ｓ２）に基
   づいた判定信号（Ｓ７）を出力する判定回路（９ａ）
   と、 前記判定回路（９ａ）から出力された判定信号（Ｓ７）
   を保持する保持回路（１２）と、 前記出力トランジスタ（５）のベース端子に接続され、
   前記保持回路（１２）の保持状態に基づいて制御され、
   前記出力トランジスタ（５）をオフに制御する第２のト
   ランジスタ（２４）とからなり、 前記第１、第２のトランジスタ（２９，２４）及び前記
   出力トランジスタ（５）のオン，オフ時間により、前記
   入力信号（Ｓ３）を遅延させて前記判定回路（９ａ）に
   入力させる遅延信号生成部（１０ａ）を備えた負荷駆動
   回路。