JPH09217855A - 電磁弁駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 電流制限素子による電力消費をなくして消費
電力を極限まで少なくした電磁弁駆動回路を得る。 【解決手段】 電源端子１２ａ，１２ｂ間に、電磁弁１
３とツェナーダイオードＤ1 とを直列に接続すると共
に、駆動用半導体素子Ｔ1 を該ツェナーダイオードＤ1
と並列に接続し、電磁弁の駆動時には、駆動用半導体素
子Ｔ1 でツェナーダイオードＤ1 を短絡して駆動に必要
な大きな駆動電流を流し、電磁弁１３の駆動後は、一定
時間後に上記駆動用半導体素子Ｔ1 をオフさせてツェナ
ーダイオードＤ1 を生かすことにより定常電流を小さく
制限しする。この場合、ツェナーダイオードＤ1 による
電力消費は無視できるほど小さいから、消費電力は極端
に少なくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電磁弁を駆動する
ための電磁弁駆動回路に関するものであり、更に詳しく
は、動作中に電磁弁に流れる定常電流を制限して消費電
力を少なくした省エネルギータイプの電磁弁駆動回路に
関するものである。

【０００２】

【従来の技術】この種の駆動回路として、従来、実公平
５−４７３３４号公報に記載されたものが公知である。
これは、図４に示すように、電源端子１ａ，１ｂ間に電
磁弁２と電流制限抵抗Ｒとを直列に接続すると共に、該
電流制限抵抗Ｒと並列に駆動用トランジスタTaを接続
し、かつ、該駆動用トランジスタTaをオン・オフ制御す
る制御用トランジスタTbと、電磁弁２の駆動後一定の遅
延時間をおいて制御用トランジスタTbを動作させる遅延
回路３とを設けたもので、電磁弁２の駆動時には、上記
駆動用トランジスタTaで電流制限抵抗Ｒを短絡すること
により回路に大きな駆動電流を流して電磁弁２を駆動さ
せ、該電磁弁２の駆動後は、上記遅延回路３で設定され
る一定の遅延時間の後に上記制御用トランジスタTbを動
作させて駆動用トランジスタTaをオフにすることによ
り、電流制限抵抗Ｒを生かして電磁弁２に流れる定常電
流を制限するものである。このような駆動回路は、動作
中に電磁弁２に流れる定常電流を必要最小限の大きさに
制限することにより、電流を制限しない場合に比べて消
費電力を大幅に少なくすることができるが、電流制限素
子として抵抗Ｒを用いているため、この抵抗Ｒの部分で
発熱等による電力消費が生じるのを避けることはでき
ず、多くの電磁弁を集合化して一括制御する昨今の制御
機構においては、上記電流制限抵抗Ｒによる電力消費や
発熱は無視できないほどになる。

【０００３】

【発明が解決しようとする課題】本発明の主たる課題
は、電流制限素子の発熱等による電力消費をなくして消
費電力を極限まで少なくした電磁弁駆動回路を提供する
ことにある。本発明の他の課題は、従来の駆動回路に大
幅な改変を施すことなく電力消費量を大幅に減少させる
ことができる、簡単な構成の電磁弁駆動回路を提供する
ことにある。

【０００４】

【課題を解決するための手段】前記課題を解決するた
め、本発明の電磁弁駆動回路は、電源端子間に、電磁弁
と、動作中に該電磁弁に流れる定常電流を制限する電流
制限素子とを直列に接続すると共に、該電流制限素子と
並列に、電磁弁の駆動時に該電流制限素子を短絡する駆
動用半導体素子を接続し、かつ、該駆動用半導体素子を
オン・オフ制御する制御用半導体素子と、電磁弁の駆動
後一定の遅延時間をおいて上記制御用半導体素子を動作
させることにより上記駆動用半導体素子をオフにする遅
延回路とを接続してなり、上記電流制限素子をツェナー
ダイオードにより構成して、上記電磁弁とマイナス側電
源端子との間に逆方向に接続したことを特徴とするもの
である。

【０００５】上記構成の駆動回路において、電磁弁の駆
動時には、駆動用半導体素子がオンとなってツェナーダ
イオードが短絡されるため、電磁弁にその内部抵抗に基
づく大きな駆動電流が流れて該電磁弁が切り換わる。一
定の遅延時間が経過すると、制御用半導体素子が作動し
て上記駆動用半導体素子をオフに切り換えるため、ツェ
ナーダイオードの短絡が解かれて電磁弁に直列に接続さ
れた状態となる。このため、該電磁弁に流れる定常電流
はこのツェナーダイオードの特性に基づく小さな値に制
限され、この制限された定常電流によって電磁弁は動作
状態に保持される。この場合、上記ツェナーダイオード
による電力消費は殆ど無視できる程度に小さいため、定
常状態における電力消費は実質的に電磁弁の内部抵抗に
よるものだけとなり、この結果、電流制限素子として抵
抗を使用している従来品に比べ、同じ定常電流を流した
場合の消費電力を著しく小さいものに低減させることが
できる。

【０００６】

【発明の実施の形態】図１は、本発明に係る駆動回路の
第１実施例を示すもので、この駆動回路は、直流電源１
０にスイッチ１１を介して接続された電源端子１２ａ，
１２ｂ間に、電磁弁１３のコイル１３ａと、該電磁弁１
３の動作中にコイル１３ａに流れる定常電流を制限する
電流制限素子としてのツェナーダイオードＤ1 とを、該
ツェナーダイオードＤ1 の接続方向を逆方向として直列
に接続すると共に、該ツェナーダイオードＤ1 と並列
に、上記電磁弁１３の駆動時に該ツェナーダイオードＤ
1を短絡する駆動用半導体素子Ｔ1 を接続し、更に、該
駆動用半導体素子Ｔ1 をオン・オフ制御する制御用半導
体素子Ｔ2 と、電磁弁１３の駆動後一定の遅延時間をお
いて上記制御用半導体素子Ｔ2 を動作させることにより
上記駆動用半導体素子Ｔ1 をオフにする遅延回路１４と
を接続することにより構成されている。

【０００７】上記駆動用半導体素子Ｔ1 及び制御用半導
体素子Ｔ2 は、いずれもエミッタ接地形のトランジスタ
により構成され、また、遅延回路１４は抵抗Ｒ14とコン
デンサＣ14とで構成されており、それらは具体的に次の
ように接続されている。即ち、駆動用半導体素子Ｔ1 の
コレクタＣ1 とエミッタＥ1 との間に上記ツェナーダイ
オードＤ1 が接続され、該駆動用半導体素子Ｔ1 のベー
スＢ1 は、制御用半導体素子Ｔ2 のコレクタＣ2 に接続
されると共に、抵抗Ｒ1 を介してプラス側の電源端子１
２ａにも接続されている。一方、制御用半導体素子Ｔ2
のエミッタＥ2 はマイナス側の電源端子１２ｂに接続さ
れ、ベースＢ2 は、遅延コンデンサＣ14を介してマイナ
ス側の電源端子１２ｂに接続されると共に、遅延抵抗Ｒ
14を介してプラス側の電源端子１２ａに接続され、上記
遅延コンデンサＣ14と並列に抵抗Ｒ2 が接続されてい
る。

【０００８】上記構成の駆動回路において、スイッチ１
１を閉にすると、抵抗Ｒ1 を介して駆動用半導体素子Ｔ
1 にベース電流が流れて該半導体素子Ｔ1 がオンとな
り、コレクタＣ1 とエミッタＥ1 との間が導通状態とな
ってツェナーダイオードＤ1 が短絡されるため、コイル
１３ａにその内部抵抗ｒに基づく大きな駆動電流が流れ
て電磁弁１３が切り換わる。この場合、制御用半導体素
子Ｔ2 は、遅延コンデンサＣ14への充電により、その充
電が完了するまではベース電流が流れないため、非動作
状態にある。

【０００９】遅延回路１４における遅延抵抗Ｒ14の大き
さと遅延コンデンサＣ14の容量とによって決まる遅延時
間が経過して該遅延コンデンサＣ14の充電が完了する
と、上記制御用半導体素子Ｔ2 にベース電流が流れて該
制御用半導体素子Ｔ2 がオンとなり、コレクタＣ2 とエ
ミッタＥ2 との間が導通状態となるため、駆動用半導体
素子Ｔ1 のベース電流が遮断されて該駆動用半導体素子
Ｔ1 はオフとなる。このため、ツェナーダイオードＤ1
がコイル１３ａに直列に接続されて、該ツェナーダイオ
ードＤ1 の特性によりコイル１３ａに流れる定常電流は
小さく制限され、この制限された定常電流によってコイ
ル１３ａは動作状態に保持されることになる。

【００１０】この場合、上記ツェナーダイオードＤ1 に
よる電力消費は殆ど無視できる程度に小さいため、定常
状態における電力消費は実質的に電磁弁１３のコイル１
３ａの内部抵抗ｒによるものだけと考えることができ、
電流制限素子として抵抗を使用している従来のものに比
べ、同じ定常電流を流した場合の消費電力を著しく小さ
くすることができる。

【００１１】この点を数値を用いて具体的に説明する
と、例えば、図４に示す従来の駆動回路において、電磁
弁２の内部抵抗ｒと電流制限抵抗Ｒとの抵抗値が１：２
（Ｒ＝２ｒ）の関係に設定されていると仮定した場合、
これらの内部抵抗ｒと電流制限抵抗Ｒとで消費される電
力Ｐ1 は、内部抵抗ｒにおける消費電力をＰr 、電流制
限抵抗Ｒにおける消費電力をＰR とすると、 Ｐ1 ＝Ｐr ＋ＰR ＝（Ｅ／３）² ／ｒ＋（２Ｅ／３）² ／Ｒ ＝（Ｅ² ／９）・（１／ｒ＋４／Ｒ） ＝３Ｅ² ／９ｒ となる。

【００１２】これに対し、電流制限素子としてツェナー
ダイオードＤ1 を使用している図１の駆動回路におい
て、ツェナーダイオードＤ1 の動作抵抗とコイル１３ａ
の内部抵抗ｒとの関係が上記従来例における内部抵抗ｒ
と電流制限抵抗Ｒとの関係と同じであると考えた場合、
これらのコイル１３ａとツェナーダイオードＤ1 には従
来例と同じ大きさの定常電流が流れることになるが、ツ
ェナーダイオードＤ1 における電力消費はその特性上ほ
とんど無視できるため、全体の消費電力Ｐ2 は、 Ｐ2 ≠Ｐr ＝Ｅ² ／９ｒ となる。従って、両者の比はＰ1 ／Ｐ2 ＝３となり、ツ
ェナーダイオードＤ1 を使用した場合の消費電力Ｐ2
は、電流制限抵抗Ｒを使用した場合の消費電力Ｐ1 のわ
ずか１／３となる。

【００１３】また、上記ツェナーダイオードＤ1 は、こ
のような消費電力の低減に効果を発揮するだけでなく、
コイル１３ａあるいは電源側から駆動用半導体素子Ｔ1
に作用するサージ電圧を吸収し、該駆動用半導体素子Ｔ
1 を保護する機能も併せ持つことになる。このようにし
て、電流制限素子としてツェナーダイオードＤ1 を使用
することにより、抵抗を使用していた従来の回路に大幅
な改変を施すことなく、定常時の消費電力を大幅に低減
して省エネルギー化を極限まで達成することができ、そ
のうえに、駆動用半導体素子Ｔ1 に作用するサージ電圧
を吸収して該駆動用半導体素子Ｔ1 を確実に保護するこ
とが可能となって、耐久性及び動作安定性も高めること
ができる。

【００１４】図２は本発明の駆動回路の第２実施例を示
すもので、この駆動回路は、上記第１実施例の駆動回路
における遅延抵抗Ｒ14とプラス側電源端子１２ａとの間
に別の抵抗Ｒ3 を接続すると共に、両抵抗Ｒ3 及びＲ14
間とマイナス側電源端子１２ｂとの間に定電圧ダイオー
ドＤ2 を接続し、制御用半導体素子Ｔ2 へのベース電流
の供給を安定化させたものである。なお、その他の構成
及び作用は上記第１実施例と実質的に同じであるから、
同一部分に同一符号を付してその説明は省略する。

【００１５】図３は本発明の駆動回路の第３実施例を示
すもので、この駆動回路は、上記第２実施例の駆動回路
における抵抗Ｒ3 の代りに定電流ダイオードＤ3 を接続
すると共に、定電圧ダイオードＤ2 の代りに抵抗Ｒ4 を
接続し、かつ遅延コンデンサＣ14と並列に位置する抵抗
Ｒ2 を省略したもので、制御用半導体素子Ｔ2 へのベー
ス電流の供給を安定化させたものである。なお、その他
の構成及び作用は上記第２実施例と実質的に同じである
から、同一部分に同一符号を付してその説明は省略す
る。

【００１６】

【発明の効果】本発明の電磁弁駆動回路によれば、電流
制限素子としてツェナーダイオードを使用することによ
り、抵抗を使用していた従来の回路に大幅な改変を施す
ことなく、非常に簡単な改変を施すだけで、定常時の消
費電力を大幅に低減して省エネルギー化を極限まで達成
することができ、そのうえに、駆動用半導体素子に作用
するサージ電圧を吸収して該駆動用半導体素子を確実に
保護することが可能となって、耐久性及び動作安定性も
高めることができる。

【図面の簡単な説明】

【図１】本発明に係る駆動回路の第１実施例を示す構成
図である。

【図２】本発明に係る駆動回路の第２実施例を示す構成
図である。

【図３】本発明に係る駆動回路の第３実施例を示す構成
図である。

【図４】従来の駆動回路の構成図である。

【符号の説明】

１２ａ，１２ｂ 電源端子 １３ 電磁弁 １４ 遅延回路 Ｄ1 ツェナ
ーダイオード Ｔ1 駆動用半導体素子 Ｔ2 制御用
半導体素子

Claims (1)

【特許請求の範囲】
1. 【請求項１】電源端子間に、電磁弁と、動作中に該電磁
   弁に流れる定常電流を制限する電流制限素子とを直列に
   接続すると共に、該電流制限素子と並列に、電磁弁の駆
   動時に該電流制限素子を短絡する駆動用半導体素子を接
   続し、かつ、該駆動用半導体素子をオン・オフ制御する
   制御用半導体素子と、電磁弁の駆動後一定の遅延時間を
   おいて上記制御用半導体素子を動作させることにより上
   記駆動用半導体素子をオフにする遅延回路とを接続して
   なり、 上記電流制限素子をツェナーダイオードにより構成し
   て、上記電磁弁とマイナス側電源端子との間に逆方向に
   接続したことを特徴とする電磁弁駆動回路。