JPH09219145A - Ｍｏｓｆｅｔ一体化フィールドエミッタアレイ及びその製造方法 - Google Patents
Ｍｏｓｆｅｔ一体化フィールドエミッタアレイ及びその製造方法Info
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- JPH09219145A JPH09219145A JP25326896A JP25326896A JPH09219145A JP H09219145 A JPH09219145 A JP H09219145A JP 25326896 A JP25326896 A JP 25326896A JP 25326896 A JP25326896 A JP 25326896A JP H09219145 A JPH09219145 A JP H09219145A
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- H01J9/02—Manufacture of electrodes or electrode systems
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- Cold Cathode And The Manufacture (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 フィールドエミッタアレイとその駆動素子で
あるMOSFETとは電気的に連結すべきであり、駆動電圧を
低めにくいことは勿論、画素の均一性の確保も難しく、
また、電気的な結合に因る付加工程によって FEDの製造
原価が高くなる問題点を解決することにある。 【解決手段】 本発明は、フィールドエミッタアレイと
MOSFETを同一基板の上に並立的に具現することにより、
即ち、Si-FEAまたは金属 FEAとMOSFETの製造工程中、共
通工程を用い、二つの素子を共に具現するものであっ
て、窒化シリコン膜を選択的に食刻して電界放出チップ
とMOSFETのアクティブ領域を形成し、LOCOS工程により
FEAのゲート絶縁膜及びフィールド酸化膜を同時に形成
し、FEA のゲート電極（row line）及びカソード電極
（column line)とMOSFETとが各々電気的に結合されるよ
うにフィールドエミッタアレイとMOSFETが一体的に製造
され、上記 FEAとMOSFETを同時に具現することができる
構造と製造方法を提供し、フィールドエミッタアレイと
その駆動回路とが一体化されたディスプレイモジュール
の製作に直接的に応用することができる。
あるMOSFETとは電気的に連結すべきであり、駆動電圧を
低めにくいことは勿論、画素の均一性の確保も難しく、
また、電気的な結合に因る付加工程によって FEDの製造
原価が高くなる問題点を解決することにある。 【解決手段】 本発明は、フィールドエミッタアレイと
MOSFETを同一基板の上に並立的に具現することにより、
即ち、Si-FEAまたは金属 FEAとMOSFETの製造工程中、共
通工程を用い、二つの素子を共に具現するものであっ
て、窒化シリコン膜を選択的に食刻して電界放出チップ
とMOSFETのアクティブ領域を形成し、LOCOS工程により
FEAのゲート絶縁膜及びフィールド酸化膜を同時に形成
し、FEA のゲート電極（row line）及びカソード電極
（column line)とMOSFETとが各々電気的に結合されるよ
うにフィールドエミッタアレイとMOSFETが一体的に製造
され、上記 FEAとMOSFETを同時に具現することができる
構造と製造方法を提供し、フィールドエミッタアレイと
その駆動回路とが一体化されたディスプレイモジュール
の製作に直接的に応用することができる。
Description
【０００１】
【産業上の利用分野】本発明は、MOSFET（Metal Oxide
Semiconductor Field Effect Transistor)を一体化した
フィールドエミッタアレイ（Field Emitter Array ：FE
A)及びその製造方法、より詳細には、フィールドエミッ
タアレイとそれを駆動するためのMOSFETを同一基板上に
共に具現することにより駆動電力を低め、かつ、電界放
出ディスプレイの画素間の均一性を向上させたMOSFETを
一体化したフィールドエミッタアレイ及びその製造方法
に関する。
Semiconductor Field Effect Transistor)を一体化した
フィールドエミッタアレイ（Field Emitter Array ：FE
A)及びその製造方法、より詳細には、フィールドエミッ
タアレイとそれを駆動するためのMOSFETを同一基板上に
共に具現することにより駆動電力を低め、かつ、電界放
出ディスプレイの画素間の均一性を向上させたMOSFETを
一体化したフィールドエミッタアレイ及びその製造方法
に関する。
【０００２】
【従来の技術】最近には、平板ディスプレイ（Flat Pan
el Display：FPD)の一種である電界放出ディスプレイ
（field Emission Display：FED)に関する研究開発が活
発に行われている。
el Display：FPD)の一種である電界放出ディスプレイ
（field Emission Display：FED)に関する研究開発が活
発に行われている。
【０００３】一般的に、このような電界放出ディスプレ
イの基本素子であるフィールドエミッタアレイとそれを
駆動するための駆動回路を別々に製作し、これらを連結
（interconnection)させてディスプレイモジュールを形
成してきた。
イの基本素子であるフィールドエミッタアレイとそれを
駆動するための駆動回路を別々に製作し、これらを連結
（interconnection)させてディスプレイモジュールを形
成してきた。
【０００４】しかしながら、このような従来の電界放出
ディスプレイの製作において、電子を放出するフィール
ドエミッタアレイとそれを駆動するための駆動回路素子
であるMOSFETを電気的に連結するためには、付加工程が
必要なので、電界放出ディスプレイの製造原価が高くな
る問題点があった。
ディスプレイの製作において、電子を放出するフィール
ドエミッタアレイとそれを駆動するための駆動回路素子
であるMOSFETを電気的に連結するためには、付加工程が
必要なので、電界放出ディスプレイの製造原価が高くな
る問題点があった。
【０００５】また、フィールドエミッタアレイとMOSFET
とを別に製作して連結するので、駆動電圧を低め難く、
かつ、フィールドエミッタアレイからなる電界放出ディ
スプレイの画素とMOSFETとの結合の均一性を図ることが
できないので、結果的に画素間の均一性の確保も難しか
った。
とを別に製作して連結するので、駆動電圧を低め難く、
かつ、フィールドエミッタアレイからなる電界放出ディ
スプレイの画素とMOSFETとの結合の均一性を図ることが
できないので、結果的に画素間の均一性の確保も難しか
った。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上述
のような従来技術の問題点を解決すること、即ち、フィ
ールドエミッタアレイとそれを駆動するためのMOSFETを
同一基板の上に並立的に具現することによって、フィー
ルドエミッタアレイとMOSFETの電気的な連結に必要な付
加工程を除去すると共に上記電界放出ディスプレイの製
造原価を大幅に低減し、かつ、電界放出ディスプレイの
画素間の均一性が確保されるようにするMOSFETを一体化
したフィールドエミッタアレイ(FEA) 及びその製造方法
を提供することにある。
のような従来技術の問題点を解決すること、即ち、フィ
ールドエミッタアレイとそれを駆動するためのMOSFETを
同一基板の上に並立的に具現することによって、フィー
ルドエミッタアレイとMOSFETの電気的な連結に必要な付
加工程を除去すると共に上記電界放出ディスプレイの製
造原価を大幅に低減し、かつ、電界放出ディスプレイの
画素間の均一性が確保されるようにするMOSFETを一体化
したフィールドエミッタアレイ(FEA) 及びその製造方法
を提供することにある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明においては、MOSFETの製造工程を、従来技
術のシリコン熱酸化法を用いたシリコンフィールドエミ
ッタアレイ(Si-FEA)の製造工程あるいは LOCOS工程技術
を用いる金属フィールドエミッタアレイの製造工程と並
立的に遂行することによりMOSFETを一体化したフィール
ドエミッタアレイを製造する。
めに、本発明においては、MOSFETの製造工程を、従来技
術のシリコン熱酸化法を用いたシリコンフィールドエミ
ッタアレイ(Si-FEA)の製造工程あるいは LOCOS工程技術
を用いる金属フィールドエミッタアレイの製造工程と並
立的に遂行することによりMOSFETを一体化したフィール
ドエミッタアレイを製造する。
【０００８】本発明では、先ず、ｎ+ ドーピングされＰ
型シリコン基板のカソード電極として機能するシリコン
層の上に電子の放出のための多数の電界放出チップが配
列されたフィールドエミッタアレイを形成する。そし
て、そのフィールドエミッタアレイを駆動するために、
フィールドエミッタアレイの位置している部分の外のシ
リコン基板にMOSFETからなる回路を形成する。次に、フ
ィールドエミッタアレイのゲート電極（row line）とカ
ソード電極（column line)とをMOSFETと各々電気的に結
合させる工程によりMOSFETが一体的に形成された本発明
のフィールドエミッタアレイを製造する。
型シリコン基板のカソード電極として機能するシリコン
層の上に電子の放出のための多数の電界放出チップが配
列されたフィールドエミッタアレイを形成する。そし
て、そのフィールドエミッタアレイを駆動するために、
フィールドエミッタアレイの位置している部分の外のシ
リコン基板にMOSFETからなる回路を形成する。次に、フ
ィールドエミッタアレイのゲート電極（row line）とカ
ソード電極（column line)とをMOSFETと各々電気的に結
合させる工程によりMOSFETが一体的に形成された本発明
のフィールドエミッタアレイを製造する。
【０００９】
【作用】従って、本発明のフィールドエミッタアレイ及
びその製造方法によれば、フィールドエミッタアレイと
それを駆動するためのMOSFETを同一基板上に共に具現す
ることにより駆動電力が低まり、かつ、電界放出ディス
プレイの画素間の均一性が向上されたフィールドエミッ
タアレイを製造することができる。
びその製造方法によれば、フィールドエミッタアレイと
それを駆動するためのMOSFETを同一基板上に共に具現す
ることにより駆動電力が低まり、かつ、電界放出ディス
プレイの画素間の均一性が向上されたフィールドエミッ
タアレイを製造することができる。
【００１０】
【発明の実施の形態】フィールドエミッタアレイの製造
方法（韓国特許出願公開第 95-9786号）が図１（Ａ）〜
（Ｅ）に示されている。これを説明すると次の通りであ
る。
方法（韓国特許出願公開第 95-9786号）が図１（Ａ）〜
（Ｅ）に示されている。これを説明すると次の通りであ
る。
【００１１】図１（Ａ）のように、カソード電極として
機能するドーピングされたシリコン基板10を熱酸化して
から、ホトリソグラフィー技術を用いて微細な酸化膜デ
ィスクパターン11を形成する。
機能するドーピングされたシリコン基板10を熱酸化して
から、ホトリソグラフィー技術を用いて微細な酸化膜デ
ィスクパターン11を形成する。
【００１２】上記シリコン基板10を食刻してから、１次
酸化により上記シリコン基板10の上部に薄い酸化シリコ
ン膜12を形成して図１（Ｂ）のような円錐突起状の電界
放出チップ13を作る。
酸化により上記シリコン基板10の上部に薄い酸化シリコ
ン膜12を形成して図１（Ｂ）のような円錐突起状の電界
放出チップ13を作る。
【００１３】図１（Ｃ）のように、上記酸化シリコン膜
12の上に減圧化学気相蒸着法(LPCVD) により窒化シリコ
ン膜14を形成し、側壁（sidewall）の外の部分の窒化シ
リコン膜14を乾式食刻法により除去してから２次酸化に
よってゲート絶縁膜15を形成する。
12の上に減圧化学気相蒸着法(LPCVD) により窒化シリコ
ン膜14を形成し、側壁（sidewall）の外の部分の窒化シ
リコン膜14を乾式食刻法により除去してから２次酸化に
よってゲート絶縁膜15を形成する。
【００１４】この場合、窒化シリコン膜14の側壁は２次
酸化の際チップ13の先端が鈍くなることを防止する。
酸化の際チップ13の先端が鈍くなることを防止する。
【００１５】図１（Ｄ）のように、窒化シリコン膜１４
を除去し、外部駆動回路とのカソードコンタクト（cont
act)のために酸化膜の一部を除去してから電子ビーム蒸
着機で上記ゲート絶縁膜15の上にゲート金属を蒸着して
ゲート電極16とカソードコンタクト部17を形成する。
を除去し、外部駆動回路とのカソードコンタクト（cont
act)のために酸化膜の一部を除去してから電子ビーム蒸
着機で上記ゲート絶縁膜15の上にゲート金属を蒸着して
ゲート電極16とカソードコンタクト部17を形成する。
【００１６】上記電界放出チップ13の周辺の酸化膜を上
記チップ13の上に蒸着された金属16′と共に湿式食刻に
よるリフトオフ（lift-off）工程で除去した後、最終的
にゲートパターニングをして図１（Ｅ）のような形状の
ものを得る。
記チップ13の上に蒸着された金属16′と共に湿式食刻に
よるリフトオフ（lift-off）工程で除去した後、最終的
にゲートパターニングをして図１（Ｅ）のような形状の
ものを得る。
【００１７】また、本発明に適用される他の公知技術を
図２に図示した。
図２に図示した。
【００１８】図２（Ａ）〜（Ｇ）に、順に図示された従
来技術、即ち、LOCOS工程技術を用いた金属フィールド
エミッタアレイの製造方法（韓国特許出願第94-33634
号）を簡単に説明すると次のとおりである。
来技術、即ち、LOCOS工程技術を用いた金属フィールド
エミッタアレイの製造方法（韓国特許出願第94-33634
号）を簡単に説明すると次のとおりである。
【００１９】図２（Ａ）のように、カソード電極の機能
のドーピングされたシリコン基板２０を熱酸化して薄い
酸化膜２１を形成してから、この酸化膜２１の上に窒化
シリコン膜を適正の厚さ（例えば1600Å）で蒸着する。
のドーピングされたシリコン基板２０を熱酸化して薄い
酸化膜２１を形成してから、この酸化膜２１の上に窒化
シリコン膜を適正の厚さ（例えば1600Å）で蒸着する。
【００２０】この場合、上記窒化シリコン膜は、次の工
程でその下のシリコン基板２０の酸化を防ぐ役割をす
る。
程でその下のシリコン基板２０の酸化を防ぐ役割をす
る。
【００２１】次に、ホトマスクアライナ（photomask al
igner)によるホトリソグラフィー技術を用いて図２
（Ａ）の図示のように微細（例えば、直径 1.4μｍ）な
窒化シリコン膜パターン22を形成する。
igner)によるホトリソグラフィー技術を用いて図２
（Ａ）の図示のように微細（例えば、直径 1.4μｍ）な
窒化シリコン膜パターン22を形成する。
【００２２】湿式酸化あるいは乾式酸化工程を上記シリ
コン基板20に行うと、図２（Ｂ）の図示のように窒化シ
リコン膜パターン22のない領域では酸化膜が厚く形成さ
れ、窒化シリコン膜パターン22の先端（edge）部分の下
部においてもバーズビーク（bird's beak)形状の酸化膜
が形成される。
コン基板20に行うと、図２（Ｂ）の図示のように窒化シ
リコン膜パターン22のない領域では酸化膜が厚く形成さ
れ、窒化シリコン膜パターン22の先端（edge）部分の下
部においてもバーズビーク（bird's beak)形状の酸化膜
が形成される。
【００２３】このような酸化膜の形成過程において、そ
の酸化膜が窒化シリコン膜パターン22の両端部を持ち上
げる作用をして図２（Ｂ）のような断面を持ち、この酸
化膜はフィールドエミッタアレイ素子の動作時カソード
とゲート電極間の絶縁層23になる。
の酸化膜が窒化シリコン膜パターン22の両端部を持ち上
げる作用をして図２（Ｂ）のような断面を持ち、この酸
化膜はフィールドエミッタアレイ素子の動作時カソード
とゲート電極間の絶縁層23になる。
【００２４】次に、窒化シリコン膜パターン22を湿式食
刻し、図２（Ａ）工程で形成された酸化膜21の厚さだけ
の酸化膜を食刻するとシリコン表面が露出され、従っ
て、窮極的にゲートホールの直径となる絶縁層23間の間
隔は酸化によって初めの窒化シリコン膜パターン22の大
きさよりずっと小さくなる。
刻し、図２（Ａ）工程で形成された酸化膜21の厚さだけ
の酸化膜を食刻するとシリコン表面が露出され、従っ
て、窮極的にゲートホールの直径となる絶縁層23間の間
隔は酸化によって初めの窒化シリコン膜パターン22の大
きさよりずっと小さくなる。
【００２５】露出されたシリコン基板20を乾式あるいは
湿式食刻すると酸化膜絶縁層23の形状にはほとんど影響
を与えないつつも図２（Ｃ）のような断面構造を得るこ
とができ、これによりゲートホール24が形成される。
湿式食刻すると酸化膜絶縁層23の形状にはほとんど影響
を与えないつつも図２（Ｃ）のような断面構造を得るこ
とができ、これによりゲートホール24が形成される。
【００２６】この時、シリコン基板20を乾式食刻する場
合には、SF6 ガスを用いて低い電力で食刻すると酸化膜
絶縁層23の影響を与えないつつアンダーカット形状を作
ることができるが、この方法に限ることはない。
合には、SF6 ガスを用いて低い電力で食刻すると酸化膜
絶縁層23の影響を与えないつつアンダーカット形状を作
ることができるが、この方法に限ることはない。
【００２７】次に、上記基板を電子ビーム蒸着機に装着
してから、蒸着物質が基板面に対して垂直方向に入射す
るように金属物質を蒸着するとゲート電極層25が図２
（Ｄ）のように形成され、この時、酸化膜絶縁層23の下
部表面には蒸着されない。
してから、蒸着物質が基板面に対して垂直方向に入射す
るように金属物質を蒸着するとゲート電極層25が図２
（Ｄ）のように形成され、この時、酸化膜絶縁層23の下
部表面には蒸着されない。
【００２８】蒸着物質としてはモリブデン（molybdenu
m）、ニオビウム（niobium)、クロミウム（chromiu
m）、ハフニウム（hafnium)等が使用されるが、これら
に限定されるものでないことは勿論である。
m）、ニオビウム（niobium)、クロミウム（chromiu
m）、ハフニウム（hafnium)等が使用されるが、これら
に限定されるものでないことは勿論である。
【００２９】以後の工程は、いわゆるスピント工程（Sp
indt process）と言われる方法を用いる。即ち、上記基
板を電子ビーム蒸着機に装着し、基板面に対して一定傾
斜角（grazing angle)を持つ方向に蒸着物質を入射させ
て分離層（parting layer)26を形成することであり、そ
の蒸着物質はシリコン基板20の表面には蒸着されなくな
り［図２（Ｅ）］、上記分離層26の材料としてはアルミ
ニウム、酸化アルミニウム、ニッケル等が使用される。
indt process）と言われる方法を用いる。即ち、上記基
板を電子ビーム蒸着機に装着し、基板面に対して一定傾
斜角（grazing angle)を持つ方向に蒸着物質を入射させ
て分離層（parting layer)26を形成することであり、そ
の蒸着物質はシリコン基板20の表面には蒸着されなくな
り［図２（Ｅ）］、上記分離層26の材料としてはアルミ
ニウム、酸化アルミニウム、ニッケル等が使用される。
【００３０】次に、金属物質を基板面に対して垂直方向
に入射させ、電界放出チップ27を形成する［図２
（Ｆ）］。
に入射させ、電界放出チップ27を形成する［図２
（Ｆ）］。
【００３１】この時、蒸着される金属物質が垂直に入射
することにつれてシリコン基板20上の金属層25′と共に
分離層26にも全て蒸着物質が蒸着されることにより、ゲ
ート電極層25間の間隔が狹くなり、結局塞ぐことによ
り、同時に電界放出チップ27も円錐突起状を成す。
することにつれてシリコン基板20上の金属層25′と共に
分離層26にも全て蒸着物質が蒸着されることにより、ゲ
ート電極層25間の間隔が狹くなり、結局塞ぐことによ
り、同時に電界放出チップ27も円錐突起状を成す。
【００３２】電界放出チップ27の物質としては、例え
ば、モリブデン、ニオビウム、クロミウム、ハフニウム
等が使用されるが、勿論これらに限定されるものではな
い。
ば、モリブデン、ニオビウム、クロミウム、ハフニウム
等が使用されるが、勿論これらに限定されるものではな
い。
【００３３】次に、ゲート電極層25上の分離層26だけを
選択的に食刻すると、ゲート電極層25上の電界放出チッ
プ物質が分離層26と共に基板からリフトオフされ、図２
（Ｇ）のような構造の金属フィールドエミッタアレイが
完成される。
選択的に食刻すると、ゲート電極層25上の電界放出チッ
プ物質が分離層26と共に基板からリフトオフされ、図２
（Ｇ）のような構造の金属フィールドエミッタアレイが
完成される。
【００３４】このような製造工程により製作される金属
フィールドエミッタアレイは、特に、マスク上のパター
ンの大きさより小さいゲートホールを作ることができる
ので駆動電圧を低めることが容易である。
フィールドエミッタアレイは、特に、マスク上のパター
ンの大きさより小さいゲートホールを作ることができる
ので駆動電圧を低めることが容易である。
【００３５】本発明は、以上の説明のようにシリコンフ
ィールドエミッタアレイと金属フィールドエミッタアレ
イの製造工程を用い、数回のマスキング段階（masking
steps)を追加することにより、MOSFETの製造工程も共に
並行するので、二つの工程を同一基板上に具現すること
ができる。
ィールドエミッタアレイと金属フィールドエミッタアレ
イの製造工程を用い、数回のマスキング段階（masking
steps)を追加することにより、MOSFETの製造工程も共に
並行するので、二つの工程を同一基板上に具現すること
ができる。
【００３６】以下、本発明の実施例を添附図面を参照し
て詳細に説明する。
て詳細に説明する。
【００３７】図３及び図４は本発明の実施例であるMOSF
ETを一体化したフィールドエミッタアレイの構造を示す
断面図で、Ｐ型シリコン基板30，50の中で、カソード電
極として機能するｎ+ ドーピングされたシリコン層3
0′，50′の上に電子の放出のための円錐突起状の電界
放出チップ33，61が形成されたフィールドエミッタアレ
イを製造し、上記フィールドエミッタアレイの外の部分
にｎ+ ソース及びドレン40，40′，57，57′とゲート電
極43，43′，62，62′が形成された一般的なMOSFETを製
造することにより、上記フィールドエミッタアレイとこ
のフィールドエミッタアレイを駆動するためのMOSFETが
共に製作された構造の断面図を示す。
ETを一体化したフィールドエミッタアレイの構造を示す
断面図で、Ｐ型シリコン基板30，50の中で、カソード電
極として機能するｎ+ ドーピングされたシリコン層3
0′，50′の上に電子の放出のための円錐突起状の電界
放出チップ33，61が形成されたフィールドエミッタアレ
イを製造し、上記フィールドエミッタアレイの外の部分
にｎ+ ソース及びドレン40，40′，57，57′とゲート電
極43，43′，62，62′が形成された一般的なMOSFETを製
造することにより、上記フィールドエミッタアレイとこ
のフィールドエミッタアレイを駆動するためのMOSFETが
共に製作された構造の断面図を示す。
【００３８】実施例１ 図３のような構造の本発明の実施例であるMOSFETを一体
化したフィールドエミッタアレイの製造方法を図５〜図
７を参照して、詳細に説明する。
化したフィールドエミッタアレイの製造方法を図５〜図
７を参照して、詳細に説明する。
【００３９】まず、図５（Ａ）のようにＰ型シリコン基
板30上の適正の部分をPOCl3 ドーピングなどの方法によ
りディスプレイのカソード電極（column line)、即ち、
ｎ+ドーピングされたシリコン層30′と形成する。
板30上の適正の部分をPOCl3 ドーピングなどの方法によ
りディスプレイのカソード電極（column line)、即ち、
ｎ+ドーピングされたシリコン層30′と形成する。
【００４０】図５（Ｂ）のように、カソード電極として
機能する上記シリコン層30′の上に化学気相蒸着法(CV
D) により酸化膜を蒸着しあるいは熱酸化により酸化膜
を形成してから、ホトリソグラフィー技術を用いて微細
な酸化膜ディスクパターン31を形成する。
機能する上記シリコン層30′の上に化学気相蒸着法(CV
D) により酸化膜を蒸着しあるいは熱酸化により酸化膜
を形成してから、ホトリソグラフィー技術を用いて微細
な酸化膜ディスクパターン31を形成する。
【００４１】上記シリコン基板30及びシリコン層30′を
図５（Ｃ）のように等方性食刻した後、１次酸化によっ
てシリコン基板30及びシリコン層30′の上部に薄い酸化
シリコン膜32を形成して円錐形状の電界放出チップ33を
作る［図５（Ｄ）］。
図５（Ｃ）のように等方性食刻した後、１次酸化によっ
てシリコン基板30及びシリコン層30′の上部に薄い酸化
シリコン膜32を形成して円錐形状の電界放出チップ33を
作る［図５（Ｄ）］。
【００４２】図５（Ｅ）のように、ホトリソグラフィー
技術を用いて第１及び第２MOSFETのための位置の酸化膜
32を除去する。
技術を用いて第１及び第２MOSFETのための位置の酸化膜
32を除去する。
【００４３】上記酸化シリコン膜32の除去された部分に
400〜1200Åの厚さの緩衝酸化膜34を形成し、上記緩衝
酸化膜34の上に減圧化学気相蒸着法(LPCVD) により窒化
シリコン膜35を蒸着した後、異方性乾式食刻によりMOSF
ETのアクティブ領域、即ち、上記緩衝酸化膜34上に形成
される第１MOSFETのアクティブ領域と上記シリコン基板
30及びカソード電極の機能のｎ+ ドーピングされたシリ
コン層30′の一部の緩衝酸化膜34上に形成される第２MO
SFETのアクティブ領域、そして電界放出チップ33の先端
の酸化を防止してその先端を尖らすための側壁の外の部
分の窒化シリコン膜35を除去する［図６（Ｆ）］。
400〜1200Åの厚さの緩衝酸化膜34を形成し、上記緩衝
酸化膜34の上に減圧化学気相蒸着法(LPCVD) により窒化
シリコン膜35を蒸着した後、異方性乾式食刻によりMOSF
ETのアクティブ領域、即ち、上記緩衝酸化膜34上に形成
される第１MOSFETのアクティブ領域と上記シリコン基板
30及びカソード電極の機能のｎ+ ドーピングされたシリ
コン層30′の一部の緩衝酸化膜34上に形成される第２MO
SFETのアクティブ領域、そして電界放出チップ33の先端
の酸化を防止してその先端を尖らすための側壁の外の部
分の窒化シリコン膜35を除去する［図６（Ｆ）］。
【００４４】そして、ディスプレイに適用時においての
画素と画素との間、画素とトランジスタとの間の絶縁の
ためにホトマスク作業及びボロン（boron)ドーピングを
施工して絶縁部36を形成した後、 LOCOS工程によりフィ
ールドエミッタアレイのゲート絶縁膜37と第１及び第２
のMOSFETのフィールド酸化膜37とを形成する［図６
（Ｇ）］。
画素と画素との間、画素とトランジスタとの間の絶縁の
ためにホトマスク作業及びボロン（boron)ドーピングを
施工して絶縁部36を形成した後、 LOCOS工程によりフィ
ールドエミッタアレイのゲート絶縁膜37と第１及び第２
のMOSFETのフィールド酸化膜37とを形成する［図６
（Ｇ）］。
【００４５】図６（Ｆ）と図６（Ｇ）のように、本発明
はシリコンフィールドエミッタアレイ及びMOSFETの製造
工程中の共通の工程を用いて二つの素子を共に具現する
ことであり、即ち、上記窒化シリコン膜35を選択的に異
方性乾式食刻して電界放出チップ33と第１及び第２のMO
SFETのアクティブ領域とを形成し、LOCOS 工程によりフ
ィールドエミッタアレイのゲート絶縁膜３７及びMOSFET
のフィールド酸化膜37と共に形成することになるもので
ある。
はシリコンフィールドエミッタアレイ及びMOSFETの製造
工程中の共通の工程を用いて二つの素子を共に具現する
ことであり、即ち、上記窒化シリコン膜35を選択的に異
方性乾式食刻して電界放出チップ33と第１及び第２のMO
SFETのアクティブ領域とを形成し、LOCOS 工程によりフ
ィールドエミッタアレイのゲート絶縁膜３７及びMOSFET
のフィールド酸化膜37と共に形成することになるもので
ある。
【００４６】続いて、図６（Ｈ）のように、窒化シリコ
ン膜35と緩衝酸化膜34とを除去し、熱酸化法により第１
及び第２のMOSFETのゲート酸化膜38，38′を形成した
後、これらのしきい値電圧（threshold voltage)を調節
するために上記ゲート酸化膜38，38′の下のＰ型シリコ
ン基板30部にイオン注入工程を実施する。
ン膜35と緩衝酸化膜34とを除去し、熱酸化法により第１
及び第２のMOSFETのゲート酸化膜38，38′を形成した
後、これらのしきい値電圧（threshold voltage)を調節
するために上記ゲート酸化膜38，38′の下のＰ型シリコ
ン基板30部にイオン注入工程を実施する。
【００４７】次に、上記ゲート酸化膜38，38′の上に多
結晶シリコンを蒸着し、POCl3 ドーピングをしてからホ
トリソグラフィー工程を遂行して第１及び第２のMOSFET
のゲート39，39′を形成する。
結晶シリコンを蒸着し、POCl3 ドーピングをしてからホ
トリソグラフィー工程を遂行して第１及び第２のMOSFET
のゲート39，39′を形成する。
【００４８】また、高濃度のｎ型イオン注入工程により
ｎ+ ソース及びドレン40，40′を各々形成する。
ｎ+ ソース及びドレン40，40′を各々形成する。
【００４９】図６（Ｉ）のように、ホトリソグラフィー
工程により、コンタクト部をパターニングし、電子ビー
ム蒸着機でフィールドエミッタアレイのゲート電極、第
１及び第２のMOSFETのゲートとソース及びドレン電極と
して使用するための金属41を蒸着する［図６（Ｊ）］。
工程により、コンタクト部をパターニングし、電子ビー
ム蒸着機でフィールドエミッタアレイのゲート電極、第
１及び第２のMOSFETのゲートとソース及びドレン電極と
して使用するための金属41を蒸着する［図６（Ｊ）］。
【００５０】そして、図７（Ｋ）に図示されたように、
ホトレジスト42を蒸着し、パターニング工程によりフィ
ールドエミッタアレイの部分42′を開く。
ホトレジスト42を蒸着し、パターニング工程によりフィ
ールドエミッタアレイの部分42′を開く。
【００５１】次に、図７（Ｌ）のように、電界放出チッ
プ33の周りの酸化膜を上記チップ33上に蒸着された金属
41′と共に湿式食刻によるリフトオフ工程により除去し
てから、最終的にホトレジスト42を除去し、ゲートパタ
ーニングを実施して図７（Ｍ）のような構造のMOSFETを
一体化したフィールドエミッタアレイを完成することに
なる。
プ33の周りの酸化膜を上記チップ33上に蒸着された金属
41′と共に湿式食刻によるリフトオフ工程により除去し
てから、最終的にホトレジスト42を除去し、ゲートパタ
ーニングを実施して図７（Ｍ）のような構造のMOSFETを
一体化したフィールドエミッタアレイを完成することに
なる。
【００５２】実施例２ 図４の構造である他の一つの実施例を図８と図９を参照
して説明する。まず、図８（Ａ）のように、Ｐ型シリコ
ン基板50の適正の部分をPOCl3 ドーピングなどの方法に
よりｎ+ ドーピングされたシリコン層50′に変化させる
が、これはディスプレイへの適用のためのカソード電極
（column line)である。
して説明する。まず、図８（Ａ）のように、Ｐ型シリコ
ン基板50の適正の部分をPOCl3 ドーピングなどの方法に
よりｎ+ ドーピングされたシリコン層50′に変化させる
が、これはディスプレイへの適用のためのカソード電極
（column line)である。
【００５３】図８（Ｂ）のように、上記シリコン基板50
（ｎ+ ドーピングされたシリコン層50′を含む）を熱酸
化して薄い酸化膜51を形成し、この酸化膜51上に窒化シ
リコン膜を蒸着した後、ホトリソグラフィー技術を用い
てMOSFETのアクティブ領域とフィールドエミッタアレイ
のゲートホールのための形成される領域とに微細な窒化
シリコン膜パターン52を形成する。
（ｎ+ ドーピングされたシリコン層50′を含む）を熱酸
化して薄い酸化膜51を形成し、この酸化膜51上に窒化シ
リコン膜を蒸着した後、ホトリソグラフィー技術を用い
てMOSFETのアクティブ領域とフィールドエミッタアレイ
のゲートホールのための形成される領域とに微細な窒化
シリコン膜パターン52を形成する。
【００５４】そして、カソードとカソードとの間及び画
素とトランジスタとの間の絶縁のために、上記窒化シリ
コン膜の除去された部分にｐ+ ドーピングして絶縁部53
を形成する。
素とトランジスタとの間の絶縁のために、上記窒化シリ
コン膜の除去された部分にｐ+ ドーピングして絶縁部53
を形成する。
【００５５】次に、図８（Ｃ）のように、上記シリコン
基板50を酸化して窒化シリコン膜のない領域には、厚い
酸化膜、即ち、フィールドエミッタアレイの絶縁層とし
ての酸化膜54及びMOSFETのためのフィールド酸化膜54を
形成する。
基板50を酸化して窒化シリコン膜のない領域には、厚い
酸化膜、即ち、フィールドエミッタアレイの絶縁層とし
ての酸化膜54及びMOSFETのためのフィールド酸化膜54を
形成する。
【００５６】以後、窒化シリコン膜52と薄い酸化膜51と
を除去しシリコン基板50を熱酸化して酸化膜（図示せ
ず）を形成させ、第１及び第２のMOSFETのしきい値電圧
を調節するためにＰ型シリコン基板50部分にイオン注入
してからその酸化膜を除去し、熱酸化法により第１及び
第２のMOSFETのゲート酸化膜55，55′を形成する。
を除去しシリコン基板50を熱酸化して酸化膜（図示せ
ず）を形成させ、第１及び第２のMOSFETのしきい値電圧
を調節するためにＰ型シリコン基板50部分にイオン注入
してからその酸化膜を除去し、熱酸化法により第１及び
第２のMOSFETのゲート酸化膜55，55′を形成する。
【００５７】そして、上記ゲート酸化膜55，55′上に多
結晶シリコンを蒸着してｎ+ 層に不純物の注入を遂行し
てから、第１及び第２のMOSFETのゲート56，56′を形成
する［図８（Ｄ）］。
結晶シリコンを蒸着してｎ+ 層に不純物の注入を遂行し
てから、第１及び第２のMOSFETのゲート56，56′を形成
する［図８（Ｄ）］。
【００５８】図８（Ｅ）の図示のように、高濃度のｎ型
イオン注入工程によりｎ+ ソース及びドレン57，57′を
各々形成する。
イオン注入工程によりｎ+ ソース及びドレン57，57′を
各々形成する。
【００５９】この時、イオン注入すべき部分はホトレジ
スト58で被う。
スト58で被う。
【００６０】次に、上記基板上部の全体に低温酸化膜
（low temperature oxide layer:LTO)59を蒸着してか
ら、ホトリソグラフィー工程を用いてフィールドエミッ
タアレイのための位置のLTO 59を除去し、上記ｎ+ ドー
ピングされたシリコン層50′を食刻して除去する［図９
（Ｆ）］。
（low temperature oxide layer:LTO)59を蒸着してか
ら、ホトリソグラフィー工程を用いてフィールドエミッ
タアレイのための位置のLTO 59を除去し、上記ｎ+ ドー
ピングされたシリコン層50′を食刻して除去する［図９
（Ｆ）］。
【００６１】そして、図９（Ｇ）のように、ホトリソグ
ラフィー工程を行ってコンタクトをパターニングし、図
９（Ｈ）のように、電子ビーム蒸着機を用いて基板面に
対して垂直方向に入射するように金属物質６０を蒸着す
る。
ラフィー工程を行ってコンタクトをパターニングし、図
９（Ｈ）のように、電子ビーム蒸着機を用いて基板面に
対して垂直方向に入射するように金属物質６０を蒸着す
る。
【００６２】図９（Ｉ）のように、上記基板を電子ビー
ム蒸着機に装着し、蒸着物質を基板面に対して傾斜方向
になるように入射させて蒸着して分離層（図示せず）を
形成するが、この時、シリコン基板表面には蒸着されな
いようにする。
ム蒸着機に装着し、蒸着物質を基板面に対して傾斜方向
になるように入射させて蒸着して分離層（図示せず）を
形成するが、この時、シリコン基板表面には蒸着されな
いようにする。
【００６３】続いて、金属物質を基板面に対して垂直方
向に入射させ、電界放出チップ61を形成する。
向に入射させ、電界放出チップ61を形成する。
【００６４】次に、分離層だけを選択的に食刻すると、
金属60上の電界放出チップ物質が分離層と共に基板から
リフトオフされ除去される。
金属60上の電界放出チップ物質が分離層と共に基板から
リフトオフされ除去される。
【００６５】最終的に、ホトリソグラフィー工程により
不必要な部分を除去してフィールドエミッタアレイのゲ
ート電極63，63′、第１及び第２のMOSFETのゲート62，
62′とソース63′，65′及びドレン電極64等を形成する
ことにより図９（Ｊ）のような構造を完成することにな
る。
不必要な部分を除去してフィールドエミッタアレイのゲ
ート電極63，63′、第１及び第２のMOSFETのゲート62，
62′とソース63′，65′及びドレン電極64等を形成する
ことにより図９（Ｊ）のような構造を完成することにな
る。
【００６６】上記のように、本発明の実施例１及び２に
より製作されたMOSFETの一体化されたフィールドエミッ
タアレイを主要素子とした電界放出ディスプレイの概略
的なブロック図が図７に図示されている。
より製作されたMOSFETの一体化されたフィールドエミッ
タアレイを主要素子とした電界放出ディスプレイの概略
的なブロック図が図７に図示されている。
【００６７】図７を参照すると、本発明はMOSFETをフィ
ールドエミッタアレイのゲート電極（row line）及びカ
ソード電極（column line)に各々連結されるように製造
することにより、フィールドエミッタアレイのゲート電
極に接続された第１MOSFETがフィールドエミッタアレイ
のゲート電極に電圧を印加することになる。
ールドエミッタアレイのゲート電極（row line）及びカ
ソード電極（column line)に各々連結されるように製造
することにより、フィールドエミッタアレイのゲート電
極に接続された第１MOSFETがフィールドエミッタアレイ
のゲート電極に電圧を印加することになる。
【００６８】即ち、第１MOSFETのゲート端子にしきい値
電圧（ＶT ) 以上の電圧（Ｖg1）を印加すると、第１Ｍ
ＯＳＦＥＴが導通してドレン電圧（Ｖd ）がフィールド
エミッタアレイのゲート電極に印加される。
電圧（ＶT ) 以上の電圧（Ｖg1）を印加すると、第１Ｍ
ＯＳＦＥＴが導通してドレン電圧（Ｖd ）がフィールド
エミッタアレイのゲート電極に印加される。
【００６９】他方、フィールドエミッタアレイのカソー
ド電極に接続された第２MOSFETは、フィールドエミッタ
アレイのカソード電極をアース（接地、ground）あるい
はフロート（float)することになり、即ち、第２MOSFET
のゲート端子にしきい値電圧（ＶT ）以上の電圧
（Ｖg2）を印加すると、第２MOSFETが導通してフィール
ドエミッタアレイのカソード電極がアースされる。
ド電極に接続された第２MOSFETは、フィールドエミッタ
アレイのカソード電極をアース（接地、ground）あるい
はフロート（float)することになり、即ち、第２MOSFET
のゲート端子にしきい値電圧（ＶT ）以上の電圧
（Ｖg2）を印加すると、第２MOSFETが導通してフィール
ドエミッタアレイのカソード電極がアースされる。
【００７０】また、第２第２MOSFETはカソード電極（co
lumn line)の均一性（uniformity）を向上させる役割も
できる。即ち、第２MOSFETのゲート電圧を変化させ、カ
ソード電流を調節することにより可能になる。
lumn line)の均一性（uniformity）を向上させる役割も
できる。即ち、第２MOSFETのゲート電圧を変化させ、カ
ソード電流を調節することにより可能になる。
【００７１】
【発明の効果】本発明によれば、フィールドエミッタア
レイの製造工程とこのフィールドエミッタアレイを駆動
するためのMOSFETの製造工程を同一基板の上に並立的に
具現することにより、上記フィールドエミッタアレイに
接続されている第１、２MOSFETによりフィールドエミッ
タアレイの駆動電圧を調節することができ、かつ、画素
間の均一性を向上させるだけでなく、フィールドエミッ
タアレイとMOSFETの電気的な連結のための外部の付加工
程を除去することにより電界放出ディスプレイの製造原
価を大きく低減することができるなど、いろいろな優秀
な効果を有する。
レイの製造工程とこのフィールドエミッタアレイを駆動
するためのMOSFETの製造工程を同一基板の上に並立的に
具現することにより、上記フィールドエミッタアレイに
接続されている第１、２MOSFETによりフィールドエミッ
タアレイの駆動電圧を調節することができ、かつ、画素
間の均一性を向上させるだけでなく、フィールドエミッ
タアレイとMOSFETの電気的な連結のための外部の付加工
程を除去することにより電界放出ディスプレイの製造原
価を大きく低減することができるなど、いろいろな優秀
な効果を有する。
【００７２】さらに、フィールドエミッタアレイと駆動
回路とが一体化されたディスプレイモジュールの製作に
直接的に応用することができる。
回路とが一体化されたディスプレイモジュールの製作に
直接的に応用することができる。
【図面の簡単な説明】
【図１】図１（Ａ）〜（Ｅ）は、本発明に適用されるシ
リコンフィールドエミッタアレイの製造工程を示す断面
図。
リコンフィールドエミッタアレイの製造工程を示す断面
図。
【図２】図２（Ａ）〜（Ｇ）は、本発明に適用される他
の一つの公知されたLOCOS 工程技術によるフィールドエ
ミッタアレイの製造工程を示す断面図。
の一つの公知されたLOCOS 工程技術によるフィールドエ
ミッタアレイの製造工程を示す断面図。
【図３】図３は、本発明の一つの実施例であるMOSFETを
一体化したフィールドエミッタアレイの製造工程を示す
断面図。
一体化したフィールドエミッタアレイの製造工程を示す
断面図。
【図４】図４は、本発明の他の実施例であるMOSFETを一
体化したフィールドエミッタアレイの製造工程を示す断
面図。
体化したフィールドエミッタアレイの製造工程を示す断
面図。
【図５】図５は、図３のMOSFETを一体化したフィールド
エミッタアレイの製造工程を示す断面図。
エミッタアレイの製造工程を示す断面図。
【図６】図６は、図５の続きである図３のMOSFETを一体
化したフィールドエミッタアレイの製造工程を示す断面
図。
化したフィールドエミッタアレイの製造工程を示す断面
図。
【図７】図７は、図６の続きである図３のMOSFETを一体
化したフィールドエミッタアレイの製造工程を示す断面
図。
化したフィールドエミッタアレイの製造工程を示す断面
図。
【図８】図８は、図４のMOSFETを一体化したフィールド
エミッタアレイの製造工程を示す断面図。
エミッタアレイの製造工程を示す断面図。
【図９】図９は、図８の続きである図４のMOSFETを一体
化したフィールドエミッタアレイの製造工程を示す断面
図。
化したフィールドエミッタアレイの製造工程を示す断面
図。
【図１０】図１０は、本発明によるフィールドエミッタ
アレイを用いる界放出ディスプレイの駆動を概略的に示
すブロック図である。
アレイを用いる界放出ディスプレイの駆動を概略的に示
すブロック図である。
30 , 50 シリコン基板 30′，50′ｎ+ ドーピングされたシリコン層 33 , 61 電界放出チップ 34 緩衝酸化膜 35 ，52 窒化シリコン膜 37 ゲート絶縁膜及びフィールド酸化膜 36 ，53 絶縁部 38 ，38′，55 ，55′ ゲート酸化膜 39 ，39′，56 ，56′ 第１，２のMOSFETのゲート 40 ，57 第１MOSFETのソース及びドレーン 40′，57′ 第２MOSFETのソース及びドレーン 59 低温酸化膜(LTO) 43 ，62 第１MOSFETのゲート電極 43′，62′ 第２MOSFETのゲート電極 63 FEA のゲート電極 44 ，63′ FEA のゲート電極及び第１MOSFETのソース
電極 45 ，64 第１MOSFETのドレーン電極 46′，65′ 第２MOSFETのソース電極
電極 45 ，64 第１MOSFETのドレーン電極 46′，65′ 第２MOSFETのソース電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 MOSFET一体化フィールドエミッタアレ
イ及びその製造方法
イ及びその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フィールドエミッ
タアレイ（Field Emitter Array ：FEA)及びその製造方
法に関する。
タアレイ（Field Emitter Array ：FEA)及びその製造方
法に関する。
【０００２】
【従来の技術】最近では、平板ディスプレイ（Flat Pan
el Display：FPD)の一種である電界放出ディスプレイ
（field Emission Display：FED)に関する研究開発が活
発に行われている。
el Display：FPD)の一種である電界放出ディスプレイ
（field Emission Display：FED)に関する研究開発が活
発に行われている。
【０００３】このような電界放出ディスプレイの基本素
子であるフィールドエミッタアレイに(FEA) おいては、
一般的に、それを駆動するための駆動回路を別々に製作
し、駆動装置をフィールドエミッタアレイと連結（inte
rconnection)させてディスプレイモジュールを形成す
る。
子であるフィールドエミッタアレイに(FEA) おいては、
一般的に、それを駆動するための駆動回路を別々に製作
し、駆動装置をフィールドエミッタアレイと連結（inte
rconnection)させてディスプレイモジュールを形成す
る。
【０００４】しかしながら、このような従来の電界放出
ディスプレイの製作において、電子を放出するフィール
ドエミッタアレイとそれを駆動するための駆動回路素子
であるMOSFETを電気的に連結するためには、付加工程が
必要なので、電界放出ディスプレイの製造原価が高くな
る不具合がある。
ディスプレイの製作において、電子を放出するフィール
ドエミッタアレイとそれを駆動するための駆動回路素子
であるMOSFETを電気的に連結するためには、付加工程が
必要なので、電界放出ディスプレイの製造原価が高くな
る不具合がある。
【０００５】また、フィールドエミッタアレイとMOSFET
（Metal Oxide Semiconductor Field Effect Transisto
r)とを別に製作して連結するので、駆動電圧を低くする
のが難しく、また、フィールドエミッタアレイからなる
電界放出ディスプレイの画素とMOSFETとの結合の均一性
を図ることができないので、結果的に画素間の均一性を
確保するのが難しい。
（Metal Oxide Semiconductor Field Effect Transisto
r)とを別に製作して連結するので、駆動電圧を低くする
のが難しく、また、フィールドエミッタアレイからなる
電界放出ディスプレイの画素とMOSFETとの結合の均一性
を図ることができないので、結果的に画素間の均一性を
確保するのが難しい。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上述
のような従来技術の問題点を解決すること、即ち、フィ
ールドエミッタアレイとMOSFETの電気的な連結に必要な
付加工程を除去することにより上記電界放出ディスプレ
イの製造原価を大幅に低減するフィールドエミッタアレ
イの製造方法を提供し、更に、駆動電力が低く、画素間
の均一性が確保されるような電界放出ディスプレイを提
供することにある。
のような従来技術の問題点を解決すること、即ち、フィ
ールドエミッタアレイとMOSFETの電気的な連結に必要な
付加工程を除去することにより上記電界放出ディスプレ
イの製造原価を大幅に低減するフィールドエミッタアレ
イの製造方法を提供し、更に、駆動電力が低く、画素間
の均一性が確保されるような電界放出ディスプレイを提
供することにある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明のフィールドエミッタアレイにおいては、
フィールドエミッタアレイとそれを駆動するためのMOSF
ETを同一基板の上に並立的に具現することとしてフィー
ルドエミッタアレイとMOSFETを一体化した。また、本発
明のフィールドエミッタアレイの製造方法においては、
MOSFETの製造工程を従来技術のシリコン熱酸化法を用い
たシリコンフィールドエミッタアレイ(Si-FEA)の製造工
程あるいは LOCOS工程技術を用いる金属フィールドエミ
ッタアレイの製造工程と並立的に遂行することによりMO
SFET一体化フィールドエミッタアレイを製造する。
めに、本発明のフィールドエミッタアレイにおいては、
フィールドエミッタアレイとそれを駆動するためのMOSF
ETを同一基板の上に並立的に具現することとしてフィー
ルドエミッタアレイとMOSFETを一体化した。また、本発
明のフィールドエミッタアレイの製造方法においては、
MOSFETの製造工程を従来技術のシリコン熱酸化法を用い
たシリコンフィールドエミッタアレイ(Si-FEA)の製造工
程あるいは LOCOS工程技術を用いる金属フィールドエミ
ッタアレイの製造工程と並立的に遂行することによりMO
SFET一体化フィールドエミッタアレイを製造する。
【０００８】本発明では、先ず、Ｐ型シリコン基板のカ
ソード電極として機能するｎ+ ドーピングされたシリコ
ン層上に電子放出のための多数の電界放出チップが配列
されたフィールドエミッタアレイを形成する。そして、
そのフィールドエミッタアレイを駆動するために、シリ
コン基板上のフィールドエミッタアレイのない部分にMO
SFETからなる回路を形成する。そして、このフィールド
エミッタアレイのゲート電極（row line）とカソード電
極（column line)を各々電気的にMOSFETと結合させる工
程によりMOSFETが一体的に形成された本発明のフィール
ドエミッタアレイを製造する。
ソード電極として機能するｎ+ ドーピングされたシリコ
ン層上に電子放出のための多数の電界放出チップが配列
されたフィールドエミッタアレイを形成する。そして、
そのフィールドエミッタアレイを駆動するために、シリ
コン基板上のフィールドエミッタアレイのない部分にMO
SFETからなる回路を形成する。そして、このフィールド
エミッタアレイのゲート電極（row line）とカソード電
極（column line)を各々電気的にMOSFETと結合させる工
程によりMOSFETが一体的に形成された本発明のフィール
ドエミッタアレイを製造する。
【０００９】
【作用】従って、本発明のフィールドエミッタアレイ及
びその製造方法によれば、フィールドエミッタアレイと
それを駆動するためのMOSFETを同一基板上に共に具現す
ることにより駆動電力を低く抑えることが可能となり、
また、電界放出ディスプレイの画素間の均一性が向上
し、更に、その製造工程を簡易にでき、低コストでフィ
ールドエミッタアレイを製造できるようになる。
びその製造方法によれば、フィールドエミッタアレイと
それを駆動するためのMOSFETを同一基板上に共に具現す
ることにより駆動電力を低く抑えることが可能となり、
また、電界放出ディスプレイの画素間の均一性が向上
し、更に、その製造工程を簡易にでき、低コストでフィ
ールドエミッタアレイを製造できるようになる。
【００１０】
【発明の実施の形態】先ず、参考までに本発明のMOSFET
一体化フィールドエミッタアレイの製造方法で利用する
一般的なフィールドエミッタアレイの製造方法（韓国特
許出願公開第95-9786号）を図１（Ａ）〜（Ｅ）に従っ
て説明する
一体化フィールドエミッタアレイの製造方法で利用する
一般的なフィールドエミッタアレイの製造方法（韓国特
許出願公開第95-9786号）を図１（Ａ）〜（Ｅ）に従っ
て説明する
【００１１】図１（Ａ）のように、カソード電極として
機能するドーピングされたシリコン基板10を熱酸化して
から、ホトリソグラフィー技術を用いて微細な酸化膜デ
ィスクパターン11を形成する。
機能するドーピングされたシリコン基板10を熱酸化して
から、ホトリソグラフィー技術を用いて微細な酸化膜デ
ィスクパターン11を形成する。
【００１２】上記シリコン基板10を食刻してから、１次
酸化により上記シリコン基板10の上部に薄い酸化シリコ
ン膜12を形成して図１（Ｂ）のような円錐突起状の電界
放出チップ13を作る。
酸化により上記シリコン基板10の上部に薄い酸化シリコ
ン膜12を形成して図１（Ｂ）のような円錐突起状の電界
放出チップ13を作る。
【００１３】図１（Ｃ）のように、上記酸化シリコン膜
12の上に減圧化学気相蒸着法(LPCVD) により窒化シリコ
ン膜14を形成し、側壁（sidewall）以外の部分の窒化シ
リコン膜14を乾式食刻法により除去してから２次酸化に
よってゲート絶縁膜15を形成する。
12の上に減圧化学気相蒸着法(LPCVD) により窒化シリコ
ン膜14を形成し、側壁（sidewall）以外の部分の窒化シ
リコン膜14を乾式食刻法により除去してから２次酸化に
よってゲート絶縁膜15を形成する。
【００１４】この場合、窒化シリコン膜14の側壁は２次
酸化の際チップ13の先端が鈍くなることを防止する。
酸化の際チップ13の先端が鈍くなることを防止する。
【００１５】図１（Ｄ）のように、窒化シリコン膜１４
を除去し、外部駆動回路とのカソードコンタクト（cont
act)のために酸化膜の一部を除去し、電子ビーム蒸着機
で上記ゲート絶縁膜15の上にゲート金属を蒸着してゲー
ト電極16とカソードコンタクト部17を形成する。
を除去し、外部駆動回路とのカソードコンタクト（cont
act)のために酸化膜の一部を除去し、電子ビーム蒸着機
で上記ゲート絶縁膜15の上にゲート金属を蒸着してゲー
ト電極16とカソードコンタクト部17を形成する。
【００１６】上記電界放出チップ13の周辺の酸化膜を上
記チップ13の上に蒸着された金属16′と共に湿式食刻に
よるリフトオフ（lift-off）工程で除去した後、最終的
にゲートパターニングをして図１（Ｅ）のような形状の
ものを得る。
記チップ13の上に蒸着された金属16′と共に湿式食刻に
よるリフトオフ（lift-off）工程で除去した後、最終的
にゲートパターニングをして図１（Ｅ）のような形状の
ものを得る。
【００１７】次に、図２は、他の一般的なフィールドエ
ミッタアレイの製造方法を示している。これに従い、本
発明のフィールドエミッタアレイの製造方法に利用され
る他の公知技術を説明する。
ミッタアレイの製造方法を示している。これに従い、本
発明のフィールドエミッタアレイの製造方法に利用され
る他の公知技術を説明する。
【００１８】図２（Ａ）〜（Ｇ）に、順に図示された従
来技術、即ち、LOCOS工程技術を用いた金属フィールド
エミッタアレイの製造方法（韓国特許出願第94-33634
号）を簡単に説明すると次のとおりである。
来技術、即ち、LOCOS工程技術を用いた金属フィールド
エミッタアレイの製造方法（韓国特許出願第94-33634
号）を簡単に説明すると次のとおりである。
【００１９】図２（Ａ）のように、カソード電極機能を
持つドーピングされたシリコン基板２０を熱酸化して薄
い酸化膜２１を形成してから、この酸化膜２１の上に窒
化シリコン膜を適正な厚さ（例えば1600Å）で蒸着す
る。
持つドーピングされたシリコン基板２０を熱酸化して薄
い酸化膜２１を形成してから、この酸化膜２１の上に窒
化シリコン膜を適正な厚さ（例えば1600Å）で蒸着す
る。
【００２０】この場合、上記窒化シリコン膜は、次の工
程でその下のシリコン基板２０の酸化を防ぐ役割をす
る。
程でその下のシリコン基板２０の酸化を防ぐ役割をす
る。
【００２１】次に、ホトマスクアライナ（photomask al
igner)によるホトリソグラフィー技術を用いて図２
（Ａ）の図示のように微細（例えば、直径 1.4μｍ）な
窒化シリコン膜パターン22を形成する。
igner)によるホトリソグラフィー技術を用いて図２
（Ａ）の図示のように微細（例えば、直径 1.4μｍ）な
窒化シリコン膜パターン22を形成する。
【００２２】湿式酸化あるいは乾式酸化工程を上記シリ
コン基板20に行うと、図２（Ｂ）で図示したように窒化
シリコン膜パターン22のない領域では酸化膜が厚く形成
され、窒化シリコン膜パターン22の先端（edge）部分の
下部には、バーズビーク（bird's beak)形状の酸化膜が
形成される。
コン基板20に行うと、図２（Ｂ）で図示したように窒化
シリコン膜パターン22のない領域では酸化膜が厚く形成
され、窒化シリコン膜パターン22の先端（edge）部分の
下部には、バーズビーク（bird's beak)形状の酸化膜が
形成される。
【００２３】このような酸化膜の形成過程において、そ
の酸化膜が窒化シリコン膜パターン22の両端部を持ち上
げる作用をして図２（Ｂ）のような断面となり、この酸
化膜はフィールドエミッタアレイ素子の動作時にカソー
ドとゲート電極間の絶縁層23となる。
の酸化膜が窒化シリコン膜パターン22の両端部を持ち上
げる作用をして図２（Ｂ）のような断面となり、この酸
化膜はフィールドエミッタアレイ素子の動作時にカソー
ドとゲート電極間の絶縁層23となる。
【００２４】次に、窒化シリコン膜パターン22を湿式食
刻し、図２（Ａ）工程で形成された酸化膜21の厚さだけ
の酸化膜を食刻するとシリコン表面が露出する。従っ
て、究極的にゲートホールの直径となる絶縁層23間の間
隔は酸化によって初めの窒化シリコン膜パターン22の大
きさよりずっと小さくなる。
刻し、図２（Ａ）工程で形成された酸化膜21の厚さだけ
の酸化膜を食刻するとシリコン表面が露出する。従っ
て、究極的にゲートホールの直径となる絶縁層23間の間
隔は酸化によって初めの窒化シリコン膜パターン22の大
きさよりずっと小さくなる。
【００２５】露出されたシリコン基板20を乾式あるいは
湿式食刻すると酸化膜絶縁層23の形状にはほとんど影響
を与えずに図２（Ｃ）のような断面構造を得ることがで
き、これによりゲートホール24が形成される。
湿式食刻すると酸化膜絶縁層23の形状にはほとんど影響
を与えずに図２（Ｃ）のような断面構造を得ることがで
き、これによりゲートホール24が形成される。
【００２６】シリコン基板20を乾式食刻する場合に、SF
6 ガスを用いて低い電力で食刻すると酸化膜絶縁層23に
影響を与えずにアンダーカット形状を作ることができる
が、これ以外の方法での食刻も可能である。
6 ガスを用いて低い電力で食刻すると酸化膜絶縁層23に
影響を与えずにアンダーカット形状を作ることができる
が、これ以外の方法での食刻も可能である。
【００２７】次に、上記基板を電子ビーム蒸着機に装着
してから、蒸着物質が基板面に対して垂直方向に入射す
るように金属物質を蒸着するとゲート電極層25が図２
（Ｄ）のように形成される。この時、酸化膜絶縁層23の
下部表面には金属物質は蒸着されない。
してから、蒸着物質が基板面に対して垂直方向に入射す
るように金属物質を蒸着するとゲート電極層25が図２
（Ｄ）のように形成される。この時、酸化膜絶縁層23の
下部表面には金属物質は蒸着されない。
【００２８】蒸着物質としてはモリブデン（molybdenu
m）、ニオビウム（niobium)、クロミウム（chromiu
m）、ハフニウム（hafnium)等が使用されるが、これら
に限定されるものでないことは勿論である。
m）、ニオビウム（niobium)、クロミウム（chromiu
m）、ハフニウム（hafnium)等が使用されるが、これら
に限定されるものでないことは勿論である。
【００２９】以後の工程は、いわゆるスピント工程（Sp
indt process）と言われる方法を用いる。即ち、上記基
板を電子ビーム蒸着機に装着し、基板面に対して一定傾
斜角（grazing angle)を持つ方向に蒸着物質を入射させ
て分離層（parting layer)26を形成する。その蒸着物質
はシリコン基板20の表面には蒸着されない［図２
（Ｅ）］。尚、上記分離層26の材料としてはアルミニウ
ム、酸化アルミニウム、ニッケル等が使用される。
indt process）と言われる方法を用いる。即ち、上記基
板を電子ビーム蒸着機に装着し、基板面に対して一定傾
斜角（grazing angle)を持つ方向に蒸着物質を入射させ
て分離層（parting layer)26を形成する。その蒸着物質
はシリコン基板20の表面には蒸着されない［図２
（Ｅ）］。尚、上記分離層26の材料としてはアルミニウ
ム、酸化アルミニウム、ニッケル等が使用される。
【００３０】次に、金属物質を基板面に対して垂直方向
に入射させ、電界放出チップ27を形成する［図２
（Ｆ）］。
に入射させ、電界放出チップ27を形成する［図２
（Ｆ）］。
【００３１】この時、蒸着される金属物質が垂直に入射
するとシリコン基板20上の金属層25′と共に分離層26に
も蒸着物質が蒸着する。これにより、ゲート電極層25間
の間隔が狹くなり、結局この間隙を塞ぐこととなる。ま
た、それと同時に、電界放出チップ27が円錐突起状を成
す。
するとシリコン基板20上の金属層25′と共に分離層26に
も蒸着物質が蒸着する。これにより、ゲート電極層25間
の間隔が狹くなり、結局この間隙を塞ぐこととなる。ま
た、それと同時に、電界放出チップ27が円錐突起状を成
す。
【００３２】電界放出チップ27の物質としては、例え
ば、モリブデン、ニオビウム、クロミウム、ハフニウム
等が使用されるが、勿論これらに限定されるものではな
い。
ば、モリブデン、ニオビウム、クロミウム、ハフニウム
等が使用されるが、勿論これらに限定されるものではな
い。
【００３３】次に、ゲート電極層25上の分離層26だけを
選択的に食刻すると、ゲート電極層25上の電界放出チッ
プ物質が分離層26と共に基板からリフトオフされ、図２
（Ｇ）のような構造の金属フィールドエミッタアレイが
完成する。
選択的に食刻すると、ゲート電極層25上の電界放出チッ
プ物質が分離層26と共に基板からリフトオフされ、図２
（Ｇ）のような構造の金属フィールドエミッタアレイが
完成する。
【００３４】このような製造工程により製作される金属
フィールドエミッタアレイは、特に、マスク上のパター
ンの大きさより小さいゲートホールを作ることができる
ので駆動電圧を低めることが容易である。
フィールドエミッタアレイは、特に、マスク上のパター
ンの大きさより小さいゲートホールを作ることができる
ので駆動電圧を低めることが容易である。
【００３５】本発明は、以上の説明のようにシリコンフ
ィールドエミッタアレイと金属フィールドエミッタアレ
イの製造工程を用い、数回のマスキング段階（masking
steps)を追加することにより、MOSFETの製造工程を並行
して行うので、二つの工程を同一基板上で行うことがで
きる。
ィールドエミッタアレイと金属フィールドエミッタアレ
イの製造工程を用い、数回のマスキング段階（masking
steps)を追加することにより、MOSFETの製造工程を並行
して行うので、二つの工程を同一基板上で行うことがで
きる。
【００３６】以下、本発明の実施形態を添附図面を参照
して詳細に説明する。
して詳細に説明する。
【００３７】図３及び図４は本発明の実施形態によるMO
SFET一体化フィールドエミッタアレイの構造を示す断面
図である。このフィールドエミッタアレイは、Ｐ型シリ
コン基板30，50の中に、カソード電極として機能するｎ
+ ドーピングされたシリコン層30′，50′があり、その
上に電子の放出のための円錐突起状の電界放出チップ3
3，61が形成されたフィールドエミッタアレイを先ず製
造し、上記フィールドエミッタアレイ以外の部分にｎ+
ソース及びドレン40，40′，57，57′とゲート電極43，
43′，62，62′を形成することにより一般的なMOSFETを
製造したものである。このフィールドエミッタアレイと
フィールドエミッタアレイを駆動するためのMOSFETが共
に製作された構造の断面図を示す。
SFET一体化フィールドエミッタアレイの構造を示す断面
図である。このフィールドエミッタアレイは、Ｐ型シリ
コン基板30，50の中に、カソード電極として機能するｎ
+ ドーピングされたシリコン層30′，50′があり、その
上に電子の放出のための円錐突起状の電界放出チップ3
3，61が形成されたフィールドエミッタアレイを先ず製
造し、上記フィールドエミッタアレイ以外の部分にｎ+
ソース及びドレン40，40′，57，57′とゲート電極43，
43′，62，62′を形成することにより一般的なMOSFETを
製造したものである。このフィールドエミッタアレイと
フィールドエミッタアレイを駆動するためのMOSFETが共
に製作された構造の断面図を示す。
【００３８】図３のような構造の本発明の実施形態とな
るMOSFET一体化フィールドエミッタアレイの製造方法を
図５〜図７を参照して、詳細に説明する。
るMOSFET一体化フィールドエミッタアレイの製造方法を
図５〜図７を参照して、詳細に説明する。
【００３９】まず、図５（Ａ）のようにＰ型シリコン基
板30上の適正な部分をPOCl3 ドーピングなどの方法によ
りディスプレイのカソード電極（column line)、即ち、
ｎ+ドーピングされたシリコン層30′として形成する。
板30上の適正な部分をPOCl3 ドーピングなどの方法によ
りディスプレイのカソード電極（column line)、即ち、
ｎ+ドーピングされたシリコン層30′として形成する。
【００４０】図５（Ｂ）のように、カソード電極として
機能する上記シリコン層30′の上に化学気相蒸着法(CV
D) により酸化膜を蒸着しあるいは熱酸化により酸化膜
を形成してから、ホトリソグラフィー技術を用いて微細
な酸化膜ディスクパターン31を形成する。
機能する上記シリコン層30′の上に化学気相蒸着法(CV
D) により酸化膜を蒸着しあるいは熱酸化により酸化膜
を形成してから、ホトリソグラフィー技術を用いて微細
な酸化膜ディスクパターン31を形成する。
【００４１】上記シリコン基板30及びシリコン層30′を
図５（Ｃ）のように等方性食刻した後、１次酸化によっ
てシリコン基板30及びシリコン層30′の上部に薄い酸化
シリコン膜32を形成して円錐形状の電界放出チップ33を
作る［図５（Ｄ）］。
図５（Ｃ）のように等方性食刻した後、１次酸化によっ
てシリコン基板30及びシリコン層30′の上部に薄い酸化
シリコン膜32を形成して円錐形状の電界放出チップ33を
作る［図５（Ｄ）］。
【００４２】図５（Ｅ）のように、ホトリソグラフィー
技術を用いて第１及び第２MOSFETのための位置の酸化膜
32を除去する。
技術を用いて第１及び第２MOSFETのための位置の酸化膜
32を除去する。
【００４３】上記酸化シリコン膜32が除去された部分に
400〜1200Åの厚さの緩衝酸化膜34を形成し、上記緩衝
酸化膜34の上に減圧化学気相蒸着法(LPCVD) により窒化
シリコン膜35を蒸着した後、異方性乾式食刻によりMOSF
ETのアクティブ領域、即ち、上記緩衝酸化膜34上に形成
される第１MOSFETのアクティブ領域と上記シリコン基板
30及びカソード電極の機能のｎ+ ドーピングされたシリ
コン層30′の一部の緩衝酸化膜34上に形成される第２MO
SFETのアクティブ領域の窒化シリコン膜35を除去し、そ
して電界放出チップ33の先端の酸化を防止してその先端
を尖らすために側壁外側以外の部分の窒化シリコン膜35
を除去する［図６（Ｆ）］。
400〜1200Åの厚さの緩衝酸化膜34を形成し、上記緩衝
酸化膜34の上に減圧化学気相蒸着法(LPCVD) により窒化
シリコン膜35を蒸着した後、異方性乾式食刻によりMOSF
ETのアクティブ領域、即ち、上記緩衝酸化膜34上に形成
される第１MOSFETのアクティブ領域と上記シリコン基板
30及びカソード電極の機能のｎ+ ドーピングされたシリ
コン層30′の一部の緩衝酸化膜34上に形成される第２MO
SFETのアクティブ領域の窒化シリコン膜35を除去し、そ
して電界放出チップ33の先端の酸化を防止してその先端
を尖らすために側壁外側以外の部分の窒化シリコン膜35
を除去する［図６（Ｆ）］。
【００４４】そして、ディスプレイ適用時において画素
と画素との間、及び画素とトランジスタとの間を絶縁す
るためにホトマスク作業及びボロン（boron)ドーピング
を施工して絶縁部36を形成した後、 LOCOS工程によりフ
ィールドエミッタアレイのゲート絶縁膜37と第１及び第
２のMOSFETのフィールド酸化膜37とを形成する［図６
（Ｇ）］。
と画素との間、及び画素とトランジスタとの間を絶縁す
るためにホトマスク作業及びボロン（boron)ドーピング
を施工して絶縁部36を形成した後、 LOCOS工程によりフ
ィールドエミッタアレイのゲート絶縁膜37と第１及び第
２のMOSFETのフィールド酸化膜37とを形成する［図６
（Ｇ）］。
【００４５】図６（Ｆ）と図６（Ｇ）のように、本発明
はシリコンフィールドエミッタアレイ及びMOSFETの製造
工程中の共通の工程を用いて二つの素子を共に具現する
ことであり、即ち、上記窒化シリコン膜35を選択的に異
方性乾式食刻して電界放出チップ33と第１及び第２のMO
SFETのアクティブ領域とを形成し、LOCOS 工程によりフ
ィールドエミッタアレイのゲート絶縁膜３７及びMOSFET
のフィールド酸化膜37と共に形成することになるもので
ある。
はシリコンフィールドエミッタアレイ及びMOSFETの製造
工程中の共通の工程を用いて二つの素子を共に具現する
ことであり、即ち、上記窒化シリコン膜35を選択的に異
方性乾式食刻して電界放出チップ33と第１及び第２のMO
SFETのアクティブ領域とを形成し、LOCOS 工程によりフ
ィールドエミッタアレイのゲート絶縁膜３７及びMOSFET
のフィールド酸化膜37と共に形成することになるもので
ある。
【００４６】続いて、図６（Ｈ）のように、窒化シリコ
ン膜35と緩衝酸化膜34とを除去し、熱酸化法により第１
及び第２のMOSFETのゲート酸化膜38，38′を形成した
後、これらのしきい値電圧（threshold voltage)を調節
するために上記ゲート酸化膜38，38′の下のＰ型シリコ
ン基板30部にイオン注入工程を実施する。
ン膜35と緩衝酸化膜34とを除去し、熱酸化法により第１
及び第２のMOSFETのゲート酸化膜38，38′を形成した
後、これらのしきい値電圧（threshold voltage)を調節
するために上記ゲート酸化膜38，38′の下のＰ型シリコ
ン基板30部にイオン注入工程を実施する。
【００４７】次に、上記ゲート酸化膜38，38′の上に多
結晶シリコンを蒸着し、POCl3 ドーピングをしてからホ
トリソグラフィー工程を遂行して第１及び第２のMOSFET
のゲート39，39′を形成する。
結晶シリコンを蒸着し、POCl3 ドーピングをしてからホ
トリソグラフィー工程を遂行して第１及び第２のMOSFET
のゲート39，39′を形成する。
【００４８】また、高濃度のｎ型イオン注入工程により
ｎ+ ソース及びドレン40，40′を各々形成する。
ｎ+ ソース及びドレン40，40′を各々形成する。
【００４９】図６（Ｉ）のように、ホトリソグラフィー
工程により、コンタクト部をパターニングし、電子ビー
ム蒸着機でフィールドエミッタアレイのゲート電極、第
１及び第２のMOSFETのゲートとソース及びドレン電極と
して使用するための金属41を蒸着する［図６（Ｊ）］。
工程により、コンタクト部をパターニングし、電子ビー
ム蒸着機でフィールドエミッタアレイのゲート電極、第
１及び第２のMOSFETのゲートとソース及びドレン電極と
して使用するための金属41を蒸着する［図６（Ｊ）］。
【００５０】そして、図７（Ｋ）に図示されたように、
ホトレジスト42を蒸着し、パターニング工程によりフィ
ールドエミッタアレイの部分42′を開く。
ホトレジスト42を蒸着し、パターニング工程によりフィ
ールドエミッタアレイの部分42′を開く。
【００５１】次に、図７（Ｌ）のように、電界放出チッ
プ33の周りの酸化膜を上記チップ33上に蒸着された金属
41′と共に湿式食刻によるリフトオフ工程により除去し
てから、最終的にホトレジスト42を除去し、ゲートパタ
ーニングを実施して図７（Ｍ）のような構造のMOSFETを
一体化したフィールドエミッタアレイを完成することに
なる。
プ33の周りの酸化膜を上記チップ33上に蒸着された金属
41′と共に湿式食刻によるリフトオフ工程により除去し
てから、最終的にホトレジスト42を除去し、ゲートパタ
ーニングを実施して図７（Ｍ）のような構造のMOSFETを
一体化したフィールドエミッタアレイを完成することに
なる。
【００５２】図４の構造に対応する他の実施形態を図８
と図９を参照して説明する。まず、図８（Ａ）のよう
に、Ｐ型シリコン基板50の適正な部分をPOCl3 ドーピン
グなどの方法によりｎ+ ドーピングしてシリコン層50′
に変化させる。これはディスプレイへの適用のためのカ
ソード電極（column line)となる。
と図９を参照して説明する。まず、図８（Ａ）のよう
に、Ｐ型シリコン基板50の適正な部分をPOCl3 ドーピン
グなどの方法によりｎ+ ドーピングしてシリコン層50′
に変化させる。これはディスプレイへの適用のためのカ
ソード電極（column line)となる。
【００５３】図８（Ｂ）のように、上記シリコン基板50
（ｎ+ ドーピングされたシリコン層50′を含む）を熱酸
化して薄い酸化膜51を形成し、この酸化膜51上に窒化シ
リコン膜を蒸着した後、ホトリソグラフィー技術を用い
てMOSFETのアクティブ領域とフィールドエミッタアレイ
のゲートホールが形成される領域とに微細な窒化シリコ
ン膜パターン52を形成する。
（ｎ+ ドーピングされたシリコン層50′を含む）を熱酸
化して薄い酸化膜51を形成し、この酸化膜51上に窒化シ
リコン膜を蒸着した後、ホトリソグラフィー技術を用い
てMOSFETのアクティブ領域とフィールドエミッタアレイ
のゲートホールが形成される領域とに微細な窒化シリコ
ン膜パターン52を形成する。
【００５４】そして、カソードとカソードとの間及び画
素とトランジスタとの間の絶縁のために、上記窒化シリ
コン膜を除去した部分にｐ+ ドーピングをして絶縁部53
を形成する。
素とトランジスタとの間の絶縁のために、上記窒化シリ
コン膜を除去した部分にｐ+ ドーピングをして絶縁部53
を形成する。
【００５５】次に、図８（Ｃ）のように、上記シリコン
基板50を酸化して窒化シリコン膜のない領域に、厚い酸
化膜、即ち、フィールドエミッタアレイの絶縁層として
の酸化膜54及びMOSFETのためのフィールド酸化膜54を形
成する。
基板50を酸化して窒化シリコン膜のない領域に、厚い酸
化膜、即ち、フィールドエミッタアレイの絶縁層として
の酸化膜54及びMOSFETのためのフィールド酸化膜54を形
成する。
【００５６】そして、窒化シリコン膜52と薄い酸化膜51
とを除去しシリコン基板50を熱酸化して酸化膜（図示せ
ず）を形成し、第１及び第２のMOSFETのしきい値電圧を
調節するためにＰ型シリコン基板50部分にイオン注入し
てからその酸化膜を除去し、熱酸化法により第１及び第
２のMOSFETのゲート酸化膜55，55′を形成する。
とを除去しシリコン基板50を熱酸化して酸化膜（図示せ
ず）を形成し、第１及び第２のMOSFETのしきい値電圧を
調節するためにＰ型シリコン基板50部分にイオン注入し
てからその酸化膜を除去し、熱酸化法により第１及び第
２のMOSFETのゲート酸化膜55，55′を形成する。
【００５７】そして、上記ゲート酸化膜55，55′上に多
結晶シリコンを蒸着してｎ+ 層に不純物の注入を遂行し
てから、第１及び第２のMOSFETのゲート56，56′を形成
する［図８（Ｄ）］。
結晶シリコンを蒸着してｎ+ 層に不純物の注入を遂行し
てから、第１及び第２のMOSFETのゲート56，56′を形成
する［図８（Ｄ）］。
【００５８】図８（Ｅ）図のように、高濃度のｎ型イオ
ン注入工程によりｎ+ ソース及びドレン57，57′を各々
形成する。
ン注入工程によりｎ+ ソース及びドレン57，57′を各々
形成する。
【００５９】この時、イオン注入すべきでない部分はホ
トレジスト58で被う。
トレジスト58で被う。
【００６０】次に、上記基板上部の全体に低温酸化膜
（low temperature oxide layer:LTO)59を蒸着してか
ら、ホトリソグラフィー工程を用いてフィールドエミッ
タアレイとするための位置のLTO 59を除去し、上記ｎ+
ドーピングしたシリコン層50′を食刻除去する［図９
（Ｆ）］。
（low temperature oxide layer:LTO)59を蒸着してか
ら、ホトリソグラフィー工程を用いてフィールドエミッ
タアレイとするための位置のLTO 59を除去し、上記ｎ+
ドーピングしたシリコン層50′を食刻除去する［図９
（Ｆ）］。
【００６１】そして、図９（Ｇ）のように、ホトリソグ
ラフィー工程を行ってコンタクトをパターニングし、図
９（Ｈ）のように、電子ビーム蒸着機を用いて基板面に
対して垂直方向に入射するように金属物質６０を蒸着す
る。
ラフィー工程を行ってコンタクトをパターニングし、図
９（Ｈ）のように、電子ビーム蒸着機を用いて基板面に
対して垂直方向に入射するように金属物質６０を蒸着す
る。
【００６２】図９（Ｉ）のように、上記基板を電子ビー
ム蒸着機に装着し、蒸着物質を基板面に対して傾斜方向
になるように入射させて蒸着し、分離層（図示せず）を
形成する。この時、シリコン基板表面には蒸着物質が蒸
着しないようにする。
ム蒸着機に装着し、蒸着物質を基板面に対して傾斜方向
になるように入射させて蒸着し、分離層（図示せず）を
形成する。この時、シリコン基板表面には蒸着物質が蒸
着しないようにする。
【００６３】続いて、金属物質を基板面に対して垂直方
向に入射させ、電界放出チップ61を形成する。
向に入射させ、電界放出チップ61を形成する。
【００６４】次に、分離層だけを選択的に食刻すると、
金属60上の電界放出チップ物質が分離層と共に基板から
リフトオフされ除去される。
金属60上の電界放出チップ物質が分離層と共に基板から
リフトオフされ除去される。
【００６５】最終的に、ホトリソグラフィー工程により
不必要な部分を除去してフィールドエミッタアレイのゲ
ート電極63，63′、第１及び第２のMOSFETのゲート62，
62′とソース63′，65′及びドレン電極64等を形成する
ことにより図９（Ｊ）のような構造を完成することにな
る。
不必要な部分を除去してフィールドエミッタアレイのゲ
ート電極63，63′、第１及び第２のMOSFETのゲート62，
62′とソース63′，65′及びドレン電極64等を形成する
ことにより図９（Ｊ）のような構造を完成することにな
る。
【００６６】上記のように、本発明の実施例１及び２に
より製作されたMOSFETが一体化されたフィールドエミッ
タアレイを主要素子とした電界放出ディスプレイの概略
的なブロック図が図10に図示されている。
より製作されたMOSFETが一体化されたフィールドエミッ
タアレイを主要素子とした電界放出ディスプレイの概略
的なブロック図が図10に図示されている。
【００６７】図10を参照すると、本発明はMOSFETをフィ
ールドエミッタアレイのゲート電極（row line）及びカ
ソード電極（column line)に各々連結されるように製造
することにより、フィールドエミッタアレイのゲート電
極に接続された第１MOSFETがフィールドエミッタアレイ
のゲート電極に電圧を印加することになる。
ールドエミッタアレイのゲート電極（row line）及びカ
ソード電極（column line)に各々連結されるように製造
することにより、フィールドエミッタアレイのゲート電
極に接続された第１MOSFETがフィールドエミッタアレイ
のゲート電極に電圧を印加することになる。
【００６８】即ち、第１MOSFETのゲート端子にしきい値
電圧（ＶT ) 以上の電圧（Ｖg1）を印加すると、第１Ｍ
ＯＳＦＥＴが導通してドレーン電圧（Ｖd ）がフィール
ドエミッタアレイのゲート電極に印加される。
電圧（ＶT ) 以上の電圧（Ｖg1）を印加すると、第１Ｍ
ＯＳＦＥＴが導通してドレーン電圧（Ｖd ）がフィール
ドエミッタアレイのゲート電極に印加される。
【００６９】他方、フィールドエミッタアレイのカソー
ド電極に接続された第２MOSFETは、フィールドエミッタ
アレイのカソード電極をアース（接地、ground）あるい
はフロート（float)することになり、即ち、第２MOSFET
のゲート端子にしきい値電圧（ＶT ）以上の電圧
（Ｖg2）を印加すると、第２MOSFETが導通してフィール
ドエミッタアレイのカソード電極がアースされる。
ド電極に接続された第２MOSFETは、フィールドエミッタ
アレイのカソード電極をアース（接地、ground）あるい
はフロート（float)することになり、即ち、第２MOSFET
のゲート端子にしきい値電圧（ＶT ）以上の電圧
（Ｖg2）を印加すると、第２MOSFETが導通してフィール
ドエミッタアレイのカソード電極がアースされる。
【００７０】また、第２MOSFETはカソード電極（column
line)の均一性（uniformity）を向上させる役割もでき
る。それは、第２MOSFETのゲート電圧を変化させ、カソ
ード電流を調節することにより可能になる。
line)の均一性（uniformity）を向上させる役割もでき
る。それは、第２MOSFETのゲート電圧を変化させ、カソ
ード電流を調節することにより可能になる。
【００７１】
【発明の効果】本発明によれば、フィールドエミッタア
レイの製造工程とフィールドエミッタアレイを駆動する
ためのMOSFETの製造工程を同一基板の上に並立的に具現
することができる。これにより、フィールドエミッタア
レイとMOSFETの電気的な連結のための外部の付加工程を
除去することにより電界放出ディスプレイの製造原価を
大きく低減することができる。また、このようにして製
造されたMOSFETを一体化したフィールドエミッタアレイ
によれば、上記フィールドエミッタアレイに接続されて
いる第１、２MOSFETによりフィールドエミッタアレイの
駆動電圧を調節することができ、かつ、画素間の均一性
を向上させることができる等、いろいろ優秀な効果を有
する。
レイの製造工程とフィールドエミッタアレイを駆動する
ためのMOSFETの製造工程を同一基板の上に並立的に具現
することができる。これにより、フィールドエミッタア
レイとMOSFETの電気的な連結のための外部の付加工程を
除去することにより電界放出ディスプレイの製造原価を
大きく低減することができる。また、このようにして製
造されたMOSFETを一体化したフィールドエミッタアレイ
によれば、上記フィールドエミッタアレイに接続されて
いる第１、２MOSFETによりフィールドエミッタアレイの
駆動電圧を調節することができ、かつ、画素間の均一性
を向上させることができる等、いろいろ優秀な効果を有
する。
【００７２】さらに、このMOSFETを一体化したフィール
ドエミッタアレイば、フィールドエミッタアレイと駆動
回路とが一体化されたディスプレイモジュールの製作に
直接的に応用することができる。
ドエミッタアレイば、フィールドエミッタアレイと駆動
回路とが一体化されたディスプレイモジュールの製作に
直接的に応用することができる。
【図面の簡単な説明】
【図１】図１（Ａ）〜（Ｅ）は、本発明に適用されるシ
リコンフィールドエミッタアレイの製造工程を示す断面
図。
リコンフィールドエミッタアレイの製造工程を示す断面
図。
【図２】図２（Ａ）〜（Ｇ）は、本発明に適用される他
の一つの公知されたLOCOS 工程技術によるフィールドエ
ミッタアレイの製造工程を示す断面図。
の一つの公知されたLOCOS 工程技術によるフィールドエ
ミッタアレイの製造工程を示す断面図。
【図３】図３は、本発明の一つの実施例であるMOSFETを
一体化したフィールドエミッタアレイの製造工程を示す
断面図。
一体化したフィールドエミッタアレイの製造工程を示す
断面図。
【図４】図４は、本発明の他の実施例であるMOSFETを一
体化したフィールドエミッタアレイの製造工程を示す断
面図。
体化したフィールドエミッタアレイの製造工程を示す断
面図。
【図５】図５は、図３のMOSFETを一体化したフィールド
エミッタアレイの製造工程を示す断面図。
エミッタアレイの製造工程を示す断面図。
【図６】図６は、図５の続きである図３のMOSFETを一体
化したフィールドエミッタアレイの製造工程を示す断面
図。
化したフィールドエミッタアレイの製造工程を示す断面
図。
【図７】図７は、図６の続きである図３のMOSFETを一体
化したフィールドエミッタアレイの製造工程を示す断面
図。
化したフィールドエミッタアレイの製造工程を示す断面
図。
【図８】図８は、図４のMOSFETを一体化したフィールド
エミッタアレイの製造工程を示す断面図。
エミッタアレイの製造工程を示す断面図。
【図９】図９は、図８の続きである図４のMOSFETを一体
化したフィールドエミッタアレイの製造工程を示す断面
図。
化したフィールドエミッタアレイの製造工程を示す断面
図。
【図１０】図１０は、本発明によるフィールドエミッタ
アレイを用いる界放出ディスプレイの駆動を概略的に示
すブロック図である。
アレイを用いる界放出ディスプレイの駆動を概略的に示
すブロック図である。
【符号の説明】 30 , 50 シリコン基板 30′，50′ｎ+ ドーピングされたシリコン層 33 , 61 電界放出チップ 34 緩衝酸化膜 35 ，52 窒化シリコン膜 37 ゲート絶縁膜及びフィールド酸化膜 36 ，53 絶縁部 38 ，38′，55 ，55′ ゲート酸化膜 39 ，39′，56 ，56′ 第１，２のMOSFETのゲート 40 ，57 第１MOSFETのソース及びドレーン 40′，57′ 第２MOSFETのソース及びドレーン 59 低温酸化膜(LTO) 43 ，62 第１MOSFETのゲート電極 43′，62′ 第２MOSFETのゲート電極 63 FEA のゲート電極 44 ，63′ FEA のゲート電極及び第１MOSFETのソース
電極 45 ，64 第１MOSFETのドレーン電極 46′，65′ 第２MOSFETのソース電極
電極 45 ，64 第１MOSFETのドレーン電極 46′，65′ 第２MOSFETのソース電極
Claims (3)
- 【請求項１】 ｎ+ ドーピングされＰ型シリコン基板の
カソード電極として機能するシリコン層上に電子の放出
のための多数の電界放出チップが配列されたフィールド
エミッタアレイが形成され、上記フィールドエミッタア
レイを駆動させるために、フィールドエミッタアレイの
位置する部分の外の上記シリコン基板にMOSFETからなる
回路を形成させることにより、フィールドエミッタアレ
イのゲート電極（row line）及びカソード電極（column
line)が各々MOSFETと電気的に結合するようになってい
ることを特徴とするMOSFETを一体化したフィールドエミ
ッタアレイ。 - 【請求項２】 シリコン基板上のｎ+ ドーピングされた
シリコン層を熱酸化して熱酸化膜を形成してから、ホト
リソグラフィー（photolithography）技術を用いて微細
な酸化膜ディスクパターンを作って、等方性食刻と酸化
によって円錐突起状の電界放出チップを形成してシリコ
ンフィールドエミッタアレイを製造することにおいて、 上記電界放出チップの形成された上記シリコン基板上に
薄い酸化シリコン膜を形成する段階と、ホトリソグラフ
ィー技術を用いて薄い酸化シリコン膜の中でMOSFET の
製造される位置の部分を除去する段階と、上述のように
除去された部分の外のシリコン基板上に 400〜1200Å厚
さの緩衝酸化膜（buffer oxide）を形成する段階と、上
記緩衝酸化膜の上に減圧化学気相蒸着法(LPCVD) により
窒化シリコン膜を形成してから異方性乾式食刻工程で電
界放出チップの先端を尖らすための側壁とMOSFETのアク
ティブ（active）領域の外の部分との窒化シリコン膜を
除去する段階と、ホトマスク作業とボロン（boron)ドー
ピングとにより画素間の絶縁のための絶縁部を形成して
から、LOCOS 工程によりフィールドエミッタアレイのゲ
ート絶縁膜及びMOSFETのフィールド酸化膜を同時に形成
する段階を含むことを特徴とするMOSFETを一体化したフ
ィールドエミッタアレイの製造方法。 - 【請求項３】 Ｐ型シリコン基板上にｎ+ ドーピングさ
れたシリコン層を熱酸化して形成された酸化膜の上に窒
化シリコン膜を蒸着してからホトリソグラフィー技術を
用いて微細な窒化シリコン膜パターンを作り、湿式ある
いは乾式酸化し、湿式あるいは乾式食刻してゲートホー
ルを形成してから金属を蒸着して円錐突起状の金属電界
放出チップを形成する金属フィールドエミッタアレイを
製造することにおいて、 上記シリコン基板上とｎ+ ドーピングされたシリコン層
上に薄い酸化膜を形成し上記酸化膜の上に窒化シリコン
膜を蒸着する段階と、ホトリソグラフィー技術を用いて
フィールドエミッタアレイの形成される領域とMOSFETの
アクティブ領域に微細な窒化シリコン膜ディスクパター
ンを作る段階と、画素間の絶縁のために上記窒化シリコ
ン膜の除去された部分の上記シリコン基板をｐ+ ドーピ
ングして絶縁部を形成する段階と、上記シリコン基板及
び上記シリコン層をLOCOS 工程により酸化し、フィール
ドエミッタアレイの酸化膜絶縁層とMOSFETのフィールド
酸化膜を形成する段階と、熱酸化法により形成されたMO
SFETのゲート酸化膜の上に多結晶シリコンを蒸着してMO
SFETのゲートを形成する段階と、高濃度のｎ型イオン注
入工程によりソース（source）及びドレーン（drain)を
形成する段階と、フィールドエミッタアレイの形成され
る部分の位置にホトレジスト（photoresist)を蒸着する
段階と、上記シリコン基板の上部全体に低温酸化膜(low
temperatureoxide layer ：LTO)を蒸着する段階と、ホ
トリソグラフィー工程を用いてフィールドエミッタアレ
イの形成される位置の上記 LTOを除去し上記シリコン層
を食刻する段階と、電子ビーム蒸着機を用いて蒸着物質
が基板面に対して垂直方向に入射するように金属を蒸着
する段階と、不必要な電界放出チップ物質を分離層と共
にリフトオフ（lift-off）工程により除去する段階とを
含むことを特徴とするMOSFETを一体化したフィールドエ
ミッタアレイの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995-31635 | 1995-09-25 | ||
| KR1019950031635A KR100201552B1 (ko) | 1995-09-25 | 1995-09-25 | 엠오에스에프이티를 일체화한 전계방출 어레이 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219145A true JPH09219145A (ja) | 1997-08-19 |
Family
ID=19427727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25326896A Pending JPH09219145A (ja) | 1995-09-25 | 1996-09-25 | Ｍｏｓｆｅｔ一体化フィールドエミッタアレイ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5872019A (ja) |
| JP (1) | JPH09219145A (ja) |
| KR (1) | KR100201552B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372530B1 (en) * | 1995-11-06 | 2002-04-16 | Micron Technology, Inc. | Method of manufacturing a cold-cathode emitter transistor device |
| KR100262144B1 (ko) * | 1997-07-02 | 2000-07-15 | 하제준 | 일체화된 mosfet로 조절되는 fea 및 그 제조방법 |
| KR100288549B1 (ko) * | 1997-08-13 | 2001-06-01 | 정선종 | 전계방출디스플레이 |
| KR100300193B1 (ko) * | 1997-09-05 | 2001-10-27 | 하제준 | 절연층상에 형성된 실리콘(soi)기판상의 전계방출어레이(fea)제조방법 |
| US20020163294A1 (en) * | 1999-02-17 | 2002-11-07 | Ammar Derraa | Methods of forming a base plate for a field emission display (fed) device, methods of forming a field emission display (fed) device,base plates for field emission display (fed) devices, and field emission display (fed) devices |
| US6670629B1 (en) | 2002-09-06 | 2003-12-30 | Ge Medical Systems Global Technology Company, Llc | Insulated gate field emitter array |
| US6750470B1 (en) | 2002-12-12 | 2004-06-15 | General Electric Company | Robust field emitter array design |
| US20040113178A1 (en) * | 2002-12-12 | 2004-06-17 | Colin Wilson | Fused gate field emitter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412285A (en) * | 1990-12-06 | 1995-05-02 | Seiko Epson Corporation | Linear amplifier incorporating a field emission device having specific gap distances between gate and cathode |
| US5212426A (en) * | 1991-01-24 | 1993-05-18 | Motorola, Inc. | Integrally controlled field emission flat display device |
| US5318918A (en) * | 1991-12-31 | 1994-06-07 | Texas Instruments Incorporated | Method of making an array of electron emitters |
| US5359256A (en) * | 1992-07-30 | 1994-10-25 | The United States Of America As Represented By The Secretary Of The Navy | Regulatable field emitter device and method of production thereof |
-
1995
- 1995-09-25 KR KR1019950031635A patent/KR100201552B1/ko not_active Expired - Fee Related
-
1996
- 1996-09-24 US US08/718,789 patent/US5872019A/en not_active Expired - Fee Related
- 1996-09-25 JP JP25326896A patent/JPH09219145A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100201552B1 (ko) | 1999-06-15 |
| KR970017840A (ko) | 1997-04-30 |
| US5872019A (en) | 1999-02-16 |
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