JPH06204240A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06204240A JPH06204240A JP4359029A JP35902992A JPH06204240A JP H06204240 A JPH06204240 A JP H06204240A JP 4359029 A JP4359029 A JP 4359029A JP 35902992 A JP35902992 A JP 35902992A JP H06204240 A JPH06204240 A JP H06204240A
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- JP
- Japan
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- source
- drain
- forming
- sog
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 シリコンゲートＭＯＳトランジスタのソー
ス、ドレイン領域形成方法に関するもので、特にソー
ス、ドレイン拡散層のチャネル側に低濃度不純物領域を
設けたいわゆるＬＤＤ構造製造の制御性を向上させるこ
とを目的とする。 【構成】 従来ＬＤＤ構造ソース、ドレイン形成用のイ
オン打込みのマスクに使用されていた窒化シリコン膜の
かわりにいわゆるＳＯＧと呼ばれる酸化シリコン膜を２
種類使用する。最初はＬＤＤ構造ソース、ドレインの低
濃度拡散領域を形成するイオン打込みのマスクのため
に、また続いて上記ソース、ドレインの高濃度拡散領域
の拡散源のためにＳＯＧを形成する工程を行うものであ
る。
ス、ドレイン領域形成方法に関するもので、特にソー
ス、ドレイン拡散層のチャネル側に低濃度不純物領域を
設けたいわゆるＬＤＤ構造製造の制御性を向上させるこ
とを目的とする。 【構成】 従来ＬＤＤ構造ソース、ドレイン形成用のイ
オン打込みのマスクに使用されていた窒化シリコン膜の
かわりにいわゆるＳＯＧと呼ばれる酸化シリコン膜を２
種類使用する。最初はＬＤＤ構造ソース、ドレインの低
濃度拡散領域を形成するイオン打込みのマスクのため
に、また続いて上記ソース、ドレインの高濃度拡散領域
の拡散源のためにＳＯＧを形成する工程を行うものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、シリコンゲートＭＯＳ
トランジスタのソース、ドレイン領域形成方法に関する
もので、特にソース、ドレイン拡散層のチャネル側に低
濃度不純物領域を設けたいわゆるＬＤＤ構造（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）の製造方法に関する
ものである。
トランジスタのソース、ドレイン領域形成方法に関する
もので、特にソース、ドレイン拡散層のチャネル側に低
濃度不純物領域を設けたいわゆるＬＤＤ構造（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）の製造方法に関する
ものである。
【０００２】
【従来の技術】現状において、シリコンゲートＭＯＳト
ランジスタの微細化は実用レベルでそのゲート長が１μ
ｍ以下の段階にまで到達している。この微細化に伴って
ＭＯＳトランジスタには電界集中によるドレイン耐圧の
低下、ホットエレクトロンの発生等の問題が生じるのは
避けられなくなる。この問題を解決する方法としては、
ソース、ドレイン拡散領域のチャネル側に不純物の低濃
度領域を形成する二重拡散構造、いわゆるＬＤＤ構造
（以下、ＬＤＤ構造と略す）にしてドレイン領域の電界
集中を緩和する方法が一般的となっている。このＬＤＤ
構造ＭＯＳトランジスタのソース、ドレインを作る方法
としては従来、図２に示す方法が使用されている。まず
最初に、シリコン基板１を熱酸化してＭＯＳトランジス
タのゲート用酸化シリコン膜２を形成する。さらに、多
結晶シリコン膜３を化学気相成長法により全面に形成
し、Ｎ型不純物（りんまたはひ素）を熱拡散させ導電化
させる。この様子を図２（ａ）に示す。次に、多結晶シ
リコン膜３にホトエッチングを行ってゲート電極３′を
形成し、このゲート電極３′をマスクにしてＩ１に示す
イオン打込みによりＬＤＤ構造ＭＯＳトランジスタに必
要なソース、ドレインの不純物の低濃度拡散領域１０、
２０を形成する。これにより図２（ｂ）の形状となる。
さらに、全面に化学気相成長法により窒化シリコン膜５
を形成してから（図２（ｃ））反応性イオンエッチング
等の方向性のよいドライエッチング法によりゲート電極
３′上の窒化シリコン膜５を完全に除去するまでエッチ
ングを行う。このエッチングにより、ゲート電極３′の
側壁のみに窒化シリコン膜５′を残す。その後、この窒
化シリコン膜５′とゲート電極３′をマスクにしてＩ２
に示すイオン打込みによりＭＯＳトランジスタのソー
ス、ドレインとして必要な不純物の高濃度拡散領域１
１、１２を形成する。そして、加熱アニールを行いソー
ス、ドレイン領域全体を活性化させ、図２（ｄ）に示す
ようにＬＤＤ構造のソース、ドレインが形成される。
ランジスタの微細化は実用レベルでそのゲート長が１μ
ｍ以下の段階にまで到達している。この微細化に伴って
ＭＯＳトランジスタには電界集中によるドレイン耐圧の
低下、ホットエレクトロンの発生等の問題が生じるのは
避けられなくなる。この問題を解決する方法としては、
ソース、ドレイン拡散領域のチャネル側に不純物の低濃
度領域を形成する二重拡散構造、いわゆるＬＤＤ構造
（以下、ＬＤＤ構造と略す）にしてドレイン領域の電界
集中を緩和する方法が一般的となっている。このＬＤＤ
構造ＭＯＳトランジスタのソース、ドレインを作る方法
としては従来、図２に示す方法が使用されている。まず
最初に、シリコン基板１を熱酸化してＭＯＳトランジス
タのゲート用酸化シリコン膜２を形成する。さらに、多
結晶シリコン膜３を化学気相成長法により全面に形成
し、Ｎ型不純物（りんまたはひ素）を熱拡散させ導電化
させる。この様子を図２（ａ）に示す。次に、多結晶シ
リコン膜３にホトエッチングを行ってゲート電極３′を
形成し、このゲート電極３′をマスクにしてＩ１に示す
イオン打込みによりＬＤＤ構造ＭＯＳトランジスタに必
要なソース、ドレインの不純物の低濃度拡散領域１０、
２０を形成する。これにより図２（ｂ）の形状となる。
さらに、全面に化学気相成長法により窒化シリコン膜５
を形成してから（図２（ｃ））反応性イオンエッチング
等の方向性のよいドライエッチング法によりゲート電極
３′上の窒化シリコン膜５を完全に除去するまでエッチ
ングを行う。このエッチングにより、ゲート電極３′の
側壁のみに窒化シリコン膜５′を残す。その後、この窒
化シリコン膜５′とゲート電極３′をマスクにしてＩ２
に示すイオン打込みによりＭＯＳトランジスタのソー
ス、ドレインとして必要な不純物の高濃度拡散領域１
１、１２を形成する。そして、加熱アニールを行いソー
ス、ドレイン領域全体を活性化させ、図２（ｄ）に示す
ようにＬＤＤ構造のソース、ドレインが形成される。
【０００３】
【発明が解決しようとする課題】さて、ここに示した従
来法はイオン打込みのマスク工程が多く製造工程が複雑
であった。また、以下に示す欠点もある。すなわち、図
２（ｄ）においてゲート電極３′の側壁に残す窒化シリ
コン膜５′は方向性のよいドライエッチング法により形
成するが、実際にはこの窒化シリコン膜５′の側壁方向
の厚さｔｎの制御は困難であり、ばらつきが生じやす
い。このため、この窒化シリコン膜５′とゲート電極
３′をマスクとしてイオン打込みにより形成するＬＤＤ
構造ＭＯＳトランジスタのソース、ドレインにおいて、
ゲート電極３′直下の不純物の低濃度拡散領域１０、２
０のみの幅ｌｄのばらつきは大きくなる。その結果、Ｌ
ＤＤ構造ＭＯＳトランジスタのドレイン耐圧、しきい値
電圧等のばらつきが生じることになる。本発明の主目的
はＬＤＤ構造ＭＯＳトランジスタのソース、ドレインを
形成するための工程を単純化することにある。また、第
２の目的は上記構造のＭＯＳトランジスタのゲート電極
直下のチャネル領域におけるソース、ドレインの低濃度
拡散領域幅のばらつきを低減させることである。
来法はイオン打込みのマスク工程が多く製造工程が複雑
であった。また、以下に示す欠点もある。すなわち、図
２（ｄ）においてゲート電極３′の側壁に残す窒化シリ
コン膜５′は方向性のよいドライエッチング法により形
成するが、実際にはこの窒化シリコン膜５′の側壁方向
の厚さｔｎの制御は困難であり、ばらつきが生じやす
い。このため、この窒化シリコン膜５′とゲート電極
３′をマスクとしてイオン打込みにより形成するＬＤＤ
構造ＭＯＳトランジスタのソース、ドレインにおいて、
ゲート電極３′直下の不純物の低濃度拡散領域１０、２
０のみの幅ｌｄのばらつきは大きくなる。その結果、Ｌ
ＤＤ構造ＭＯＳトランジスタのドレイン耐圧、しきい値
電圧等のばらつきが生じることになる。本発明の主目的
はＬＤＤ構造ＭＯＳトランジスタのソース、ドレインを
形成するための工程を単純化することにある。また、第
２の目的は上記構造のＭＯＳトランジスタのゲート電極
直下のチャネル領域におけるソース、ドレインの低濃度
拡散領域幅のばらつきを低減させることである。
【０００４】
【課題を解決するための手段】本発明は上記の目的を達
成するために、ＭＯＳトランジスタのゲート電極形成後
にゲート電極の側壁に従来法で使用する窒化シリコン膜
のかわりにいわゆるＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓ
ｓ）と呼ばれる酸化シリコン膜を使用するもので、この
ＳＯＧをＬＤＤ構造のソース、ドレインの高濃度領域を
形成するためのゲート電極側のマスクと拡散源の各目的
に使用するため、それぞれについて形成する。すなわち
ＳＯＧによる酸化シリコン膜を２層形成するものであ
る。
成するために、ＭＯＳトランジスタのゲート電極形成後
にゲート電極の側壁に従来法で使用する窒化シリコン膜
のかわりにいわゆるＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓ
ｓ）と呼ばれる酸化シリコン膜を使用するもので、この
ＳＯＧをＬＤＤ構造のソース、ドレインの高濃度領域を
形成するためのゲート電極側のマスクと拡散源の各目的
に使用するため、それぞれについて形成する。すなわち
ＳＯＧによる酸化シリコン膜を２層形成するものであ
る。
【０００５】
【作用】次に、本発明の作用について説明する。多結晶
シリコン膜をエッチングしてゲート電極を形成後、この
電極の側壁に従来方法の方向性のよいドライエッチング
法により残す窒化シリコン膜のかわりにＳＯＧによる酸
化シリコン膜を形成するのは、ゲート電極の側壁方向の
厚さの制御性は窒化シリコン膜に比べて、ＳＯＧによる
酸化シリコン膜の方が上記のエッチングを行なわなくて
済みまた形成後のＳＯＧのゲート電極の側壁方向厚のば
らつきが少ないためである。また、ＬＤＤ構造ＭＯＳト
ランジスタのソース、ドレインの高濃度領域用の不純物
がドーピングされたＳＯＧによる酸化シリコン膜を使う
ことによりイオン打込みの工程が減り、全体の工程が単
純化される。実際の工程では、ゲート電極を形成後にＬ
ＤＤ構造ソース、ドレインの低濃度不純物領域を形成す
るためのイオン打込みを行う。そして、電極直下以外の
薄い酸化シリコン膜をいったん除去してから新たにスピ
ンナ塗付、焼成形成によるＳＯＧによる酸化シリコン膜
をゲート電極の側壁に形成する。さらに、上記ゲート電
極側壁の第１のＳＯＧによる酸化シリコン膜の上に、ソ
ース、ドレインの高濃度不純物領域を形成するための不
純物を高濃度に含んだ第２のＳＯＧによる酸化シリコン
膜を形成する。続いて、アニールによりこの第２のＳＯ
Ｇによる酸化シリコン膜に含まれる不純物を拡散させて
ＬＤＤ構造ソース、ドレインの高濃度不純物領域を形成
する。以上により、ＬＤＤ構造ＭＯＳトランジスタのソ
ース、ドレインが形成されることになる。先にも述べた
ように、ゲート電極の側壁に形成するＳＯＧによる酸化
シリコン膜の厚さの制御性はよくばらつきも少ないた
め、これによりＬＤＤ構造ＭＯＳトランジスタのゲート
電極直下のソース、ドレインの不純物の低濃度拡散領域
のみの幅の制御性も向上することになる。
シリコン膜をエッチングしてゲート電極を形成後、この
電極の側壁に従来方法の方向性のよいドライエッチング
法により残す窒化シリコン膜のかわりにＳＯＧによる酸
化シリコン膜を形成するのは、ゲート電極の側壁方向の
厚さの制御性は窒化シリコン膜に比べて、ＳＯＧによる
酸化シリコン膜の方が上記のエッチングを行なわなくて
済みまた形成後のＳＯＧのゲート電極の側壁方向厚のば
らつきが少ないためである。また、ＬＤＤ構造ＭＯＳト
ランジスタのソース、ドレインの高濃度領域用の不純物
がドーピングされたＳＯＧによる酸化シリコン膜を使う
ことによりイオン打込みの工程が減り、全体の工程が単
純化される。実際の工程では、ゲート電極を形成後にＬ
ＤＤ構造ソース、ドレインの低濃度不純物領域を形成す
るためのイオン打込みを行う。そして、電極直下以外の
薄い酸化シリコン膜をいったん除去してから新たにスピ
ンナ塗付、焼成形成によるＳＯＧによる酸化シリコン膜
をゲート電極の側壁に形成する。さらに、上記ゲート電
極側壁の第１のＳＯＧによる酸化シリコン膜の上に、ソ
ース、ドレインの高濃度不純物領域を形成するための不
純物を高濃度に含んだ第２のＳＯＧによる酸化シリコン
膜を形成する。続いて、アニールによりこの第２のＳＯ
Ｇによる酸化シリコン膜に含まれる不純物を拡散させて
ＬＤＤ構造ソース、ドレインの高濃度不純物領域を形成
する。以上により、ＬＤＤ構造ＭＯＳトランジスタのソ
ース、ドレインが形成されることになる。先にも述べた
ように、ゲート電極の側壁に形成するＳＯＧによる酸化
シリコン膜の厚さの制御性はよくばらつきも少ないた
め、これによりＬＤＤ構造ＭＯＳトランジスタのゲート
電極直下のソース、ドレインの不純物の低濃度拡散領域
のみの幅の制御性も向上することになる。
【０００６】
【実施例】以下に本発明による実施例を図１（ａ）〜
（ｆ）により説明する。図１（ａ）、（ｂ）は従来例と
同じ工程を経たものであり説明は省略する。図１（ｃ）
はＭＯＳトランジスタのゲート用酸化シリコン膜２をゲ
ート電極３′直下を除いて全て除去した様子であり、さ
らにＳＯＧによる酸化シリコン膜７をゲート電極３′の
側壁に形成する。（図２（ｄ））続いてＬＤＤ構造ソー
ス、ドレインの高濃度拡散領域１１、２１を形成するた
めに、不純物を高濃度に含んだＳＯＧによる酸化シリコ
ン膜８を前記のＳＯＧによる酸化シリコン膜７の上に重
ねて形成する。この様子が図１（ｅ）である。そのまま
アニールを行い、前記ＳＯＧによる酸化シリコン膜８に
含まれる不純物をゲート電極３′とＳＯＧによる酸化シ
リコン膜７をマスクにシリコン基板１に拡散させてＬＤ
Ｄ構造ソース、ドレインの高濃度拡散領域１１、２１を
形成する。また、同時に図１（ｂ）のイオン打込みＩ１
によるソース、ドレイン拡散領域１０、２０の活性化を
兼ねることになり全体の工程が単純化される。先にも述
べたが、本発明ではゲート電極３′の側壁にＳＯＧによ
る酸化シリコン膜７を形成するが、図１（ｃ）、（ｆ）
においてこの酸化シリコン膜７のゲート電極３′側壁方
向の厚さｔ′ｎの制御性がよいため、ＬＤＤ構造ＭＯＳ
トランジスタのゲート電極３′直下の低濃度のソース、
ドレイン拡散領域１０、２０のみの幅ｌｄ′の制御性が
向上することがわかる。
（ｆ）により説明する。図１（ａ）、（ｂ）は従来例と
同じ工程を経たものであり説明は省略する。図１（ｃ）
はＭＯＳトランジスタのゲート用酸化シリコン膜２をゲ
ート電極３′直下を除いて全て除去した様子であり、さ
らにＳＯＧによる酸化シリコン膜７をゲート電極３′の
側壁に形成する。（図２（ｄ））続いてＬＤＤ構造ソー
ス、ドレインの高濃度拡散領域１１、２１を形成するた
めに、不純物を高濃度に含んだＳＯＧによる酸化シリコ
ン膜８を前記のＳＯＧによる酸化シリコン膜７の上に重
ねて形成する。この様子が図１（ｅ）である。そのまま
アニールを行い、前記ＳＯＧによる酸化シリコン膜８に
含まれる不純物をゲート電極３′とＳＯＧによる酸化シ
リコン膜７をマスクにシリコン基板１に拡散させてＬＤ
Ｄ構造ソース、ドレインの高濃度拡散領域１１、２１を
形成する。また、同時に図１（ｂ）のイオン打込みＩ１
によるソース、ドレイン拡散領域１０、２０の活性化を
兼ねることになり全体の工程が単純化される。先にも述
べたが、本発明ではゲート電極３′の側壁にＳＯＧによ
る酸化シリコン膜７を形成するが、図１（ｃ）、（ｆ）
においてこの酸化シリコン膜７のゲート電極３′側壁方
向の厚さｔ′ｎの制御性がよいため、ＬＤＤ構造ＭＯＳ
トランジスタのゲート電極３′直下の低濃度のソース、
ドレイン拡散領域１０、２０のみの幅ｌｄ′の制御性が
向上することがわかる。
【０００７】
【発明の効果】以上説明したように、本発明によればイ
オン打込み工程の少ない簡単な工程により、ＬＤＤ構造
ＭＯＳトランジスタのソース、ドレインにおいてゲート
電極直下のチャネル領域における不純物の低濃度拡散領
域幅のばらつきを低減させて、ソース、ドレインのＬＤ
Ｄ構造形成の制御性を向上させることができる。その結
果、ＬＤＤ構造ＭＯＳトランジスタのドレイン耐圧、し
きい値電圧等の特性ばらつきを減らすことができる。
オン打込み工程の少ない簡単な工程により、ＬＤＤ構造
ＭＯＳトランジスタのソース、ドレインにおいてゲート
電極直下のチャネル領域における不純物の低濃度拡散領
域幅のばらつきを低減させて、ソース、ドレインのＬＤ
Ｄ構造形成の制御性を向上させることができる。その結
果、ＬＤＤ構造ＭＯＳトランジスタのドレイン耐圧、し
きい値電圧等の特性ばらつきを減らすことができる。
【図１】本発明によるＬＤＤ構造ＭＯＳトランジスタの
ソース、ドレインを形成する製造工程の一部を示す断面
図。
ソース、ドレインを形成する製造工程の一部を示す断面
図。
【図２】従来方法によるＬＤＤ構造ＭＯＳトランジスタ
のソース、ドレインを形成する製造工程の一部を示す断
面図。
のソース、ドレインを形成する製造工程の一部を示す断
面図。
１ シリコン基板 ２、２′ 酸化シリコン膜 ７、８ ＳＯＧによる酸化シリコン膜 ３、３′ 多結晶シリコン膜 ５、５′ 窒化シリコン膜 １０、１１、２０、２１ ソース、ドレイン拡散領域
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を介して多結晶半
導体層を形成し、ホトレジスト等のエッチング用マスク
材を用いて前記多結晶半導体層を選択エッチングして前
記マスク材を除去後、前記多結晶半導体層をマスクとし
てイオン打込み法により前記半導体基板中に第１の不純
物領域を形成し、さらに再び前記多結晶半導体層をマス
クとして前記半導体基板中に第２の不純物領域を形成す
るにあたり、スピンナを使用して焼成形成用の絶縁膜形
成用塗付液を塗付して絶縁膜を形成する工程を２回以上
行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4359029A JPH06204240A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4359029A JPH06204240A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204240A true JPH06204240A (ja) | 1994-07-22 |
Family
ID=18462378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4359029A Pending JPH06204240A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438666B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 전계효과트랜지스터제조방법 |
-
1992
- 1992-12-25 JP JP4359029A patent/JPH06204240A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438666B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 전계효과트랜지스터제조방법 |
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