JPH09219443A

JPH09219443A - 半導体装置の製造方法

Info

Publication number: JPH09219443A
Application number: JP4824296A
Authority: JP
Inventors: Hiroyasu Yasuda; 広安保田
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1996-02-09
Filing date: 1996-02-09
Publication date: 1997-08-19

Abstract

(57)【要約】【課題】トレンチ素子分離構造を形成する際、トレン
チ幅によりトレンチに埋め込まれた膜の膜厚が変動する
のを抑制し、平坦性を高める。【解決手段】素子分離領域１６に形成した溝部（トレ
ンチ）３の表面に酸化膜４を形成した後、素子形成領域
１５の半導体基板１を溝部３と同程度の深さまでエッチ
ングする。次に全面にＣＶＤ法によりシリコン膜５、６
を堆積させる。さらに、シリコン膜５、６の表面に形成
した酸化膜１１、１２をエッチング除去し、シリコン膜
５を露出させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、トレンチ型素子分離領域を有する半
導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、集積回路における素子分離方法と
しては、シリコン窒化膜を耐酸化性のマスクとして、素
子分離領域に局所的に熱酸化膜を形成するＬＯＣＯＳ
（LocalOxidation of Silicon）法が用いられてきた。
しかしＬＯＣＯＳ法ではバーズビークといわれる横方向
の酸化膜領域の拡大が生じるため、素子分離領域の寸法
が本来あるべき寸法より大きくなるという問題がある。
このためこの寸法変化を予め見積もったうえで素子を製
造しなければならず、素子の寸法を設計寸法通りに高精
度に製造することが困難であった。また最近では素子の
微細化を進める上で、このバーズビークの存在が素子分
離領域の縮小化を困難にしている。

【０００３】これに対し、近年、素子分離領域に溝（ト
レンチ）を堀り、この溝部を絶縁膜で埋め込むトレンチ
素子分離方式がとられるようになってきた。このトレン
チ素子分離方式による素子分離領域の形成方法につい
て、図４をもとに説明する。

【０００４】まず、公知のパターニング技術によりパタ
ーニングされたレジスト１０２をマスクとして基板１０
１の素子分離領域１６をエッチングし、基板１０１に溝
部（トレンチ）１０３を形成する（図４（ａ））。次い
でレジスト１０２を除去した後、公知のＣＶＤ法により
基板１０１上に絶縁膜１０４を堆積し、溝部１０３を埋
め込む（図４（ｂ））。次いで絶縁膜１０４をエッチバ
ックして基板１０１表面を露出させ、素子分離領域１６
だけに絶縁膜１０４を残存させる（図４（ｃ））。この
ように、トレンチ素子分離方式によると、素子の分離幅
が溝部１０３を形成する際のパターニングにより決定さ
れるため、ＬＯＣＯＳ法におけるバーズビークの様に寸
法変動がないという利点がある。

【０００５】また、最近、絶縁膜に包囲された多結晶シ
リコン膜からなる電極を素子分離領域１６に設け、この
電極の電位を制御することにより素子分離を行うフィー
ルドシールド素子分離方式も用いられるようになってき
た。このフィールドシールド素子分離方式において、電
極の周囲に形成された絶縁膜は、フィールドゲート電極
となる多結晶シリコンと、その近辺にある配線やシリコ
ン基板との導通を防ぐ役割を有している。

【０００６】

【発明が解決しようとする課題】上述のトレンチ素子分
離方式において溝を絶縁膜で埋め込む場合、通常は溝の
深さ以上の膜厚の絶縁膜を堆積し、その後エッチバック
により素子形成領域の絶縁膜の除去を行う。しかしなが
ら、一様な絶縁膜を堆積すると、寸法が狭い溝は寸法が
広い溝に比べ短時間で埋め込まれてしまうため、寸法が
広い溝が完全に埋め込まれるようにすると、溝の深さが
同じだとしても狭い溝上には絶縁膜が相対的に厚く堆積
してしまう。

【０００７】即ち、溝の寸法により溝部分に堆積される
絶縁膜の膜厚が異なってしまうため、エッチバックを行
うと、寸法の広い溝に堆積された絶縁膜を過剰に削って
しまうことになり、図４（ｃ）に示すように絶縁膜１０
４表面の平坦性が損なわれて段差が発生してしまう。そ
の結果、後の微細加工処理が正確に行いにくいという問
題があった。

【０００８】なお、絶縁膜１０４を形成した後、図４
（ｄ）に示すように、エッチバックの代わりに化学的機
械的研磨（ＣＭＰ）法を用いて平坦化を行っても良い
が、この方法は最近開発された手法のため、コスト的に
高価になるという問題がある。

【０００９】要するに、従来のトレンチ素子分離方式で
は、様々な寸法の溝を形成する場合、溝を絶縁膜で埋め
込んだ後に平坦化を安価に行うことができなかった。

【００１０】一方、フィールドシールド法においては、
素子分離領域に形成される電極による段差が、その後に
形成するデバイスの加工を困難にしているという問題が
ある。この段差を軽減するために、素子分離領域に溝を
堀り、その中に電極を埋め込むという方法が考えられて
いる。しかし、この場合も、前述のトレンチ素子分離方
法における平坦化と同様、電極となる膜を様々な寸法の
溝に均一に埋め込み、最終的に基板表面を平坦にするこ
とが困難であった。

【００１１】そこで、本発明は、半導体基板表面の素子
分離領域に溝を形成し、この溝を絶縁膜又はフィールド
シールド電極となる導電膜などで埋め込むようにした半
導体装置の製造方法において、様々な横寸法の溝が形成
される場合にも素子分離領域及び素子形成領域表面の平
坦性を高くすることができる半導体装置の製造方法を提
供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板に溝
部を形成する工程と、前記溝部に露出する前記半導体基
板の表面に第１の酸化膜を形成する工程と、前記第１の
酸化膜が形成されていない領域の前記半導体基板を所定
深さまでエッチングする工程と、前記半導体基板上に単
結晶シリコン膜を、前記第１の酸化膜上に多結晶シリコ
ン膜をそれぞれ形成する工程とを含む。

【００１３】そして好ましくは、熱処理を施すことによ
り、前記単結晶シリコン膜及び前記多結晶シリコン膜上
に第２の酸化膜を形成する工程と、前記単結晶シリコン
膜が形成された領域と前記多結晶シリコン膜が形成され
た領域との高さが実質的に同じになるまで、前記第２の
酸化膜を除去する工程とをさらに含む。

【００１４】本発明の一態様においては、前記単結晶シ
リコン膜及び前記多結晶シリコン膜は、シリコン化合物
のガスを用いた化学的気相成長法により形成される。

【００１５】本発明の一態様においては、前記多結晶シ
リコン膜に不純物を選択的にイオン注入する工程をさら
に含む。

【００１６】本発明の一態様においては、前記多結晶シ
リコン膜の代わりに非晶質シリコン膜を形成する。

【００１７】本発明の半導体装置の製造方法は、別の観
点では、半導体基板に溝部を形成する工程と、前記溝部
に露出する前記半導体基板の表面に第１の酸化膜を形成
する工程と、前記第１の酸化膜が形成されていない領域
の前記半導体基板を所定深さまでエッチングする工程
と、前記半導体基板上及び前記第１の酸化膜上に非晶質
シリコン膜を形成する工程と、熱処理を施すことによ
り、前記半導体基板上の前記非晶質シリコン膜を単結晶
シリコン膜とする工程とを含む。

【００１８】そして好ましくは、熱処理を施すことによ
り、前記単結晶シリコン膜及び前記非晶質シリコン膜上
に第２の酸化膜を形成する工程と、前記単結晶シリコン
膜が形成された領域と前記非晶質シリコン膜が形成され
た領域との高さが実質的に同じになるまで、前記第２の
酸化膜を除去する工程とをさらに含む。

【００１９】本発明の一態様においては、前記非晶質シ
リコン膜は、シリコン化合物のガスを用いた化学的気相
成長法により形成される。

【００２０】本発明の一態様においては、前記第１の酸
化膜上の前記非晶質シリコン膜に不純物を選択的にイオ
ン注入する工程をさらに含む。

【００２１】本発明の一態様においては、前記半導体基
板上の前記非晶質シリコン膜を前記単結晶シリコン膜と
すると同時に、前記第１の酸化膜上の前記非晶質シリコ
ン膜を多結晶シリコン膜とする。

【００２２】本発明の一態様においては、前記第２の酸
化膜を除去する工程が、前記単結晶シリコン膜が露出す
るまで行われる。

【００２３】

【実施例】以下、本発明を実施例につき図面を参照して
説明する。

【００２４】本発明の第１の実施例では、図１に示すよ
うにトレンチ素子分離法により素子分離領域を形成す
る。

【００２５】まず、図１（ａ）に示すように、半導体
（シリコン）基板１上に公知の化学気相成長法（ＣＶＤ
法）により膜厚１００〜５００ｎｍのシリコン窒化膜２
を堆積させる。

【００２６】次いで、図１（ｂ）に示すように、公知の
パターニング技術を用いて素子分離領域１６のシリコン
窒化膜２を除去し、開口部２ａを設ける。これにより、
素子形成領域１５にはシリコン窒化膜２が残存する。

【００２７】次いで、図１（ｃ）に示すように、シリコ
ン窒化膜２をマスクとした異方性エッチングを施すこと
により、半導体基板１に深さ０．３〜２μｍの溝部３を
形成する。

【００２８】次に、図１（ｄ）に示すように、シリコン
窒化膜２で被覆されていない半導体基板１の表面に熱酸
化法により厚さ５０〜１００ｎｍの酸化膜４を形成す
る。このとき、半導体基板１上のシリコン窒化膜２は耐
酸化性マスクとして働くため、酸化膜４は溝部３の内面
だけに形成される。

【００２９】次いで、図１（ｅ）に示すように、熱リン
酸溶液を用いたウエットエッチングによりシリコン窒化
膜２を除去する。

【００３０】次いで、図１（ｆ）に示すように、酸化膜
４をマスクとした異方性エッチングにより、酸化膜４の
外面が最下部まで露出して半導体基板１の表面がほぼ平
坦になるまで、素子形成領域１５の半導体基板１を除去
する。この結果、素子形成領域１５には半導体基板１の
表面が露出し、素子分離領域１６には溝型の絶縁膜４が
残る。

【００３１】次いで、図１（ｇ）に示すように、ＳｉＣ
１₄，ＳｉＨＣ１₃，ＳｉＨ₂Ｃ１₂，ＳｉＨ₄等のシ
リコン化合物のガスを用いたＣＶＤ法により、圧力１〜
１００Ｔｏｒｒ、温度７００〜１１００℃の条件で、単
結晶シリコン表面が露出している素子形成領域１５の半
導体基板１の上に単結晶シリコン膜５をエピタキシャル
成長させると同時に、素子分離領域１６の酸化膜４の上
に多結晶シリコン膜６を形成する。このとき、単結晶シ
リコン膜５及び多結晶シリコン膜６の膜厚が酸化膜４の
側壁高さ程度となるようにする。なお、多結晶シリコン
膜６の代わりに非晶質（アモルファス）シリコン膜を形
成してもよい。

【００３２】また、単結晶シリコン膜５の成長速度と、
多結晶シリコン膜（もしくは非晶質シリコン膜）６の堆
積速度とはほぼ同じなので、図１（ｇ）の工程で膜を形
成した結果、酸化膜４の底部の厚みの分だけ、多結晶シ
リコン膜６の高さの方が単結晶シリコン膜５よりも高く
なる。なお、図１（ｆ）の工程での半導体基板１の除去
量をこの酸化膜４の底部の厚みの分少なくしておけば、
この段階で表面の平坦化がほぼ達成できる。

【００３３】次に、図１（ｈ）に示すように、熱酸化法
により単結晶シリコン膜５及び多結晶シリコン膜６の表
面を３０〜５０ｎｍ程度の厚さだけ酸化する。すると、
多結晶シリコン膜（もしくは非晶質シリコン膜）６の方
が単結晶シリコン膜５よりも酸化速度が速いため、多結
晶シリコン膜６の表面に形成された酸化膜１２は、単結
晶シリコン膜５の表面に形成された酸化膜１１より厚く
形成される。また、多結晶シリコン膜６の膜厚が単結晶
シリコン膜５よりも大きな幅で減少するため、多結晶シ
リコン膜６の高さは単結晶シリコン膜５の高さよりも低
くなる。

【００３４】次に、図１（ｉ）に示すように、素子形成
領域１５の酸化膜１１が完全に除去されて単結晶シリコ
ン膜５が露出するまで、希フッ酸溶液を用いたウエット
エッチングを施す。この結果、素子形成領域１５の表面
に残存する酸化膜１２の高さと、素子分離領域１６の表
面のある単結晶シリコン膜５の高さとは等しくなって両
領域１５、１６の表面高さが均一に平坦化される。この
後、素子形成領域１５の単結晶シリコン膜５上にトラン
ジスタなどの素子を形成する。酸化膜１１、１２のエッ
チングは、ドライエッチングで行ってもよく、また、必
ずしも単結晶シリコン膜５が露出するまで行う必要はな
い。なお、エッチングに行った際に酸化膜４の頂部上に
形成された突起状の酸化膜１２に起因して生じる凹凸
は、酸化膜４の膜厚を薄くすることにより、その影響を
無視できる程度に小さくすることができる。

【００３５】このように、本実施例によると、素子形成
領域１５の半導体基板１を所定深さまでエッチング除去
してから、溝部３を埋め込むと同時に半導体基板１上に
単結晶シリコン膜５を形成するので、従来のように溝部
３の幅によって溝部３に形成した膜の厚さが異なるよう
なことがなく、溝部３の幅によらずに溝部３内には均一
な厚さの多結晶シリコン膜６が形成される。そして、さ
らに熱処理をして単結晶シリコン膜５及び多結晶シリコ
ン膜６の表面に酸化膜１１、１２を形成し、この酸化膜
１１、１２をエッチング除去することでより表面の平坦
性を一層高めることができる。

【００３６】次に、本発明にかかる半導体装置の製造方
法の第２の実施例について、図２を用いて説明する。

【００３７】まず、第１の実施例と同様の工程を施すこ
とにより、図１（ｆ）に示した半導体基板１上に溝型の
酸化膜４が形成された構造を得る。次に、図２（ａ）に
示すように、酸化膜４で形成された溝が埋め込まれる程
度に、半導体基板１及び酸化膜４上に非晶質シリコン膜
２６を堆積する。

【００３８】次に、図２（ｂ）に示すように、６００〜
１０００℃で熱処理を行うことで、半導体基板１上の素
子形成領域１５に堆積した非晶質シリコン膜２６を固相
成長により単結晶化させて単結晶シリコン膜２１に変換
すると同時に、素子分離領域１６の酸化膜４上に堆積し
た非晶質シリコン膜２６を多結晶化させて多結晶シリコ
ン膜２２に変換する。なお、素子分離領域１６の酸化膜
４上に堆積した非晶質シリコン膜２６は多結晶シリコン
膜２２としなくてもよい。

【００３９】次に、図２（ｃ）に示すように、第１の実
施例と同様の熱酸化法により、単結晶シリコン膜２１及
び多結晶シリコン膜２２の表面を３０〜５０ｎｍ程度の
厚さだけ酸化し、酸化膜２３を形成する。この場合、酸
化膜４の頂部上に堆積している多結晶シリコン膜２２
（又は単結晶シリコン膜２１）は突起状に形成されてい
るので平坦な部分に比して速く酸化され、このため酸化
膜４の頂部上には多結晶シリコン膜２２（又は単結晶シ
リコン膜２１）が酸化されることなく残ってしまうこと
はない。

【００４０】次に、図２（ｄ）に示すように、希フッ酸
溶液を用いて素子形成領域１５の単結晶シリコン膜２１
が露出するまで酸化膜２３をウエットエッチする。これ
により、素子形成領域１５の表面に残存する酸化膜２３
の高さと、素子分離領域１６の表面のある単結晶シリコ
ン膜２１の高さとが等しくなって両領域１５、１６の表
面高さが均一に平坦化され、素子形成領域１５と素子分
離領域１６との段差の少ない構造が得られる。この後、
素子形成領域１５にトランジスタなどの素子を形成す
る。

【００４１】次に、本発明にかかる半導体装置の製造方
法の第３の実施例について、図３を用いて説明する。本
実施例は、本発明をトレンチ型のフィールドシールドを
形成するのに適用した例である。

【００４２】まず、第１の実施例と同様の工程を施すこ
とにより、図１（ｉ）に示した半導体基板１上に単結晶
シリコン膜５が形成され、酸化膜４上に多結晶シリコン
膜６（または非晶質シリコン膜）が形成された構造を得
る。ただし、フィールドシールド法では素子分離領域１
６に形成した多結晶シリコン膜６に導電性をもたせて電
極として使用するため、多結晶シリコン膜６に不純物を
導入する必要がある。

【００４３】そのため、図３（ａ）に示すように、レジ
スト８を基板全面に塗布してフィールドゲート電極とな
る部分（多結晶シリコン膜６が形成された部分）を選択
的に開口し、レジスト８をマスクとして素子分離領域１
６のみにイオン注入で不純物９を導入する。このときの
イオン注入条件は、例えば不純物としてリンを用いた場
合、注入エネルギー３０ｋｅＶ程度でドーズ量１×１０
¹⁶ｃｍ²程度である。

【００４４】次に、素子分離領域１６に形成した多結晶
シリコン膜６に不純物を導入する他の方法について説明
する。この方法では、図３（ｂ）に示すように、素子形
成領域１５にゲート電極４０、ソース４１、ドレイン４
２を有するトランジスタを形成後、全面に層間絶縁膜７
を形成し、素子分離領域１６の層間絶縁膜７（多結晶シ
リコン膜６が形成された部分）にコンタクトホール１０
を形成する。そして、層間絶縁膜７をマスクとしてコン
タクトホール１０から不純物をイオン注入し、多結晶シ
リコン膜６に導電性をもたせる。

【００４５】

【発明の効果】以上説明したように本発明によれば、溝
部の寸法にかかわらず、均一な厚みのシリコン膜を形成
することができ、素子分離領域と素子形成領域との段差
の少ない素子分離構造を得ることができるので、その後
の微細加工を高精度に行うことができる。

【００４６】更に本発明によれば、酸化膜に囲まれた溝
部内に堆積された非晶質もしくは多結晶シリコン膜と、
この溝部の外側にある単結晶シリコン膜との段差に対
し、全面を熱酸化して非晶質もしくは多結晶シリコン膜
と単結晶シリコン膜との酸化速度の差を利用し、次のウ
エットエッチング処理で素子分離領域にのみ酸化膜を残
し、素子形成領域上の酸化膜は完全に除去することがで
き、素子分離領域と素子形成領域の段差がより少ない素
子分離構造を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を工程順に示す断面図で
ある。

【図２】本発明の第２の実施例を工程順に示す断面図で
ある。

【図３】本発明の第３の実施例を示す断面図である。

【図４】従来のトレンチ素子分離方法を工程順に示す断
面図である。

【符号の説明】

１半導体基板２シリコン窒化膜３溝部４酸化膜５単結晶シリコン膜６多結晶シリコン膜７層間絶縁膜９不純物イオン１０コンタクト孔

Claims

【特許請求の範囲】

【請求項１】半導体基板に溝部を形成する工程と、前記溝部に露出する前記半導体基板の表面に第１の酸化
膜を形成する工程と、前記第１の酸化膜が形成されていない領域の前記半導体
基板を所定深さまでエッチングする工程と、前記半導体基板上に単結晶シリコン膜を、前記第１の酸
化膜上に多結晶シリコン膜をそれぞれ形成する工程とを
含むことを特徴とする半導体装置の製造方法。
【請求項２】熱処理を施すことにより、前記単結晶シ
リコン膜及び前記多結晶シリコン膜上に第２の酸化膜を
形成する工程と、前記単結晶シリコン膜が形成された領域と前記多結晶シ
リコン膜が形成された領域との高さが実質的に同じにな
るまで、前記第２の酸化膜を除去する工程とをさらに含
むことを特徴とする請求項１に記載の半導体装置の製造
方法。
【請求項３】前記単結晶シリコン膜及び前記多結晶シ
リコン膜は、シリコン化合物のガスを用いた化学的気相
成長法により形成されることを特徴とする請求項１又は
２に記載の半導体装置の製造方法。
【請求項４】前記多結晶シリコン膜に不純物を選択的
にイオン注入する工程をさらに含むことを特徴とする請
求項１〜３のいずれか１項に記載の半導体装置の製造方
法。
【請求項５】前記多結晶シリコン膜の代わりに非晶質
シリコン膜を形成することを特徴とする請求項１〜４の
いずれか１項に記載の半導体装置の製造方法。
【請求項６】半導体基板に溝部を形成する工程と、前記溝部に露出する前記半導体基板の表面に第１の酸化
膜を形成する工程と、前記第１の酸化膜が形成されていない領域の前記半導体
基板を所定深さまでエッチングする工程と、前記半導体基板上及び前記第１の酸化膜上に非晶質シリ
コン膜を形成する工程と、熱処理を施すことにより、前記半導体基板上の前記非晶
質シリコン膜を単結晶シリコン膜とする工程とを含むこ
とを特徴とする半導体装置の製造方法。
【請求項７】熱処理を施すことにより、前記単結晶シ
リコン膜及び前記非晶質シリコン膜上に第２の酸化膜を
形成する工程と、前記単結晶シリコン膜が形成された領域と前記非晶質シ
リコン膜が形成された領域との高さが実質的に同じにな
るまで、前記第２の酸化膜を除去する工程とをさらに含
むことを特徴とする請求項６に記載の半導体装置の製造
方法。
【請求項８】前記非晶質シリコン膜は、シリコン化合
物のガスを用いた化学的気相成長法により形成されるこ
とを特徴とする請求項６又は７に記載の半導体装置の製
造方法。
【請求項９】前記第１の酸化膜上の前記非晶質シリコ
ン膜に不純物を選択的にイオン注入する工程をさらに含
むことを特徴とする請求項６〜８のいずれか１項に記載
の半導体装置の製造方法。
【請求項１０】前記半導体基板上の前記非晶質シリコ
ン膜を前記単結晶シリコン膜とすると同時に、前記第１
の酸化膜上の前記非晶質シリコン膜を多結晶シリコン膜
とすることを特徴とする請求項６〜９のいずれか１項に
記載の半導体装置の製造方法。
【請求項１１】前記第２の酸化膜を除去する工程が、
前記単結晶シリコン膜が露出するまで行われることを特
徴とする請求項２又は７に記載の半導体装置の製造方
法。