JPH09219499A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH09219499A JPH09219499A JP8048380A JP4838096A JPH09219499A JP H09219499 A JPH09219499 A JP H09219499A JP 8048380 A JP8048380 A JP 8048380A JP 4838096 A JP4838096 A JP 4838096A JP H09219499 A JPH09219499 A JP H09219499A
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Abstract
(57)【要約】
【課題】 キャパシタ絶縁膜の絶縁耐圧が高くて信頼性
が高く、且つ、大容量化が可能な半導体記憶装置を製造
する。 【解決手段】 ＳｉＯ2 膜５７及びＳｉＮ膜５６から成
る側壁スペーサを多結晶Ｓｉ膜５５の内側に形成し、Ｓ
ｉＮ膜６２で多結晶Ｓｉ膜６１の内側を覆う。そして、
ＳｉＮ膜５６、６２を耐酸化膜にして凹部１６外の多結
晶Ｓｉ膜５５、６１をＳｉＯ2 膜６４、６５にし、Ｓｉ
Ｏ2 膜６４、６５とＳｉＮ膜５６、６２とをウエットエ
ッチングで除去する。この結果、表面が滑らかで且つ完
全に露出している多結晶Ｓｉ膜５５、６１から成る筒状
の記憶ノード電極が形成される。
が高く、且つ、大容量化が可能な半導体記憶装置を製造
する。 【解決手段】 ＳｉＯ2 膜５７及びＳｉＮ膜５６から成
る側壁スペーサを多結晶Ｓｉ膜５５の内側に形成し、Ｓ
ｉＮ膜６２で多結晶Ｓｉ膜６１の内側を覆う。そして、
ＳｉＮ膜５６、６２を耐酸化膜にして凹部１６外の多結
晶Ｓｉ膜５５、６１をＳｉＯ2 膜６４、６５にし、Ｓｉ
Ｏ2 膜６４、６５とＳｉＮ膜５６、６２とをウエットエ
ッチングで除去する。この結果、表面が滑らかで且つ完
全に露出している多結晶Ｓｉ膜５５、６１から成る筒状
の記憶ノード電極が形成される。
Description
【０００１】
【発明の属する技術分野】本願の発明は、ＤＲＡＭと称
されており且つシリンダ型の記憶ノード電極を有してい
る半導体記憶装置の製造方法に関するものである。
されており且つシリンダ型の記憶ノード電極を有してい
る半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】図８、９は、メモリセルを構成するキャ
パシタが二重シリンダ型の記憶ノード電極を有している
ＤＲＡＭの製造方法の一従来例のうちで記憶ノード電極
の形成方法を示している。この一従来例では、図８に示
す様に、層間絶縁膜等の下地１１上にＳｉＮ膜１２を堆
積させ、ＳｉＮ膜１２及び下地１１に記憶ノード電極用
のコンタクト孔１３を開孔する。
パシタが二重シリンダ型の記憶ノード電極を有している
ＤＲＡＭの製造方法の一従来例のうちで記憶ノード電極
の形成方法を示している。この一従来例では、図８に示
す様に、層間絶縁膜等の下地１１上にＳｉＮ膜１２を堆
積させ、ＳｉＮ膜１２及び下地１１に記憶ノード電極用
のコンタクト孔１３を開孔する。
【０００３】その後、コンタクト孔１３を多結晶Ｓｉプ
ラグ１４で埋め、ＳｉＯ2 膜１５を堆積させ、このＳｉ
Ｏ2 膜１５のうちで記憶ノード電極を形成すべき部分を
除去して凹部１６を形成する。そして、不純物を含有す
る多結晶Ｓｉ膜１７とＳｉＯ2 膜２１とを順次に全面に
堆積させ、ＳｉＯ2 膜２１の全面をエッチバックして、
このＳｉＯ2 膜２１から成る側壁スペーサを凹部１６の
内周面に形成する。
ラグ１４で埋め、ＳｉＯ2 膜１５を堆積させ、このＳｉ
Ｏ2 膜１５のうちで記憶ノード電極を形成すべき部分を
除去して凹部１６を形成する。そして、不純物を含有す
る多結晶Ｓｉ膜１７とＳｉＯ2 膜２１とを順次に全面に
堆積させ、ＳｉＯ2 膜２１の全面をエッチバックして、
このＳｉＯ2 膜２１から成る側壁スペーサを凹部１６の
内周面に形成する。
【０００４】その後、不純物を含有する多結晶Ｓｉ膜２
２とＳｉＯ2 膜２３とを順次に全面に堆積させ、ＳｉＯ
2 膜２３の全面をエッチバックして、凹部１６内の多結
晶Ｓｉ膜２２の内側にのみＳｉＯ2 膜２３を残す。
２とＳｉＯ2 膜２３とを順次に全面に堆積させ、ＳｉＯ
2 膜２３の全面をエッチバックして、凹部１６内の多結
晶Ｓｉ膜２２の内側にのみＳｉＯ2 膜２３を残す。
【０００５】次に、ＳｉＯ2 膜２３をマスクにすると共
にＳｉＯ2 膜１５、２１をストッパにして、多結晶Ｓｉ
膜２２、１７に対してＲＩＥを行い、更に、ＳｉＮ膜１
２をストッパにして、ＳｉＯ2 膜１５、２１、２３を希
弗酸でウエットエッチングする。この結果、図９に示す
様に、多結晶Ｓｉ膜１７、２２から成る二重シリンダ型
の記憶ノード電極が形成される。
にＳｉＯ2 膜１５、２１をストッパにして、多結晶Ｓｉ
膜２２、１７に対してＲＩＥを行い、更に、ＳｉＮ膜１
２をストッパにして、ＳｉＯ2 膜１５、２１、２３を希
弗酸でウエットエッチングする。この結果、図９に示す
様に、多結晶Ｓｉ膜１７、２２から成る二重シリンダ型
の記憶ノード電極が形成される。
【０００６】
【発明が解決しようとする課題】しかし、上述の一従来
例では、異方性エッチングであるＲＩＥを多結晶Ｓｉ膜
２２、１７に対して行っているので、図９に示した様
に、堆積時に形成された多結晶Ｓｉ膜２２の表面の凹凸
やＲＩＥ自体によって生じると考えられる多結晶Ｓｉ膜
２２、１７の表面の荒れが、多結晶Ｓｉ膜１７、２２か
ら成る二重シリンダ型の記憶ノード電極の先端部にその
まま転写されていた。
例では、異方性エッチングであるＲＩＥを多結晶Ｓｉ膜
２２、１７に対して行っているので、図９に示した様
に、堆積時に形成された多結晶Ｓｉ膜２２の表面の凹凸
やＲＩＥ自体によって生じると考えられる多結晶Ｓｉ膜
２２、１７の表面の荒れが、多結晶Ｓｉ膜１７、２２か
ら成る二重シリンダ型の記憶ノード電極の先端部にその
まま転写されていた。
【０００７】この様に記憶ノード電極の表面が荒れる
と、記憶ノード電極を覆うキャパシタ絶縁膜（図示せ
ず）に電界集中が生じて、キャパシタ絶縁膜の薄膜化や
絶縁耐圧の確保が困難になる。従って、上述の一従来例
では、小さなメモリセル面積でも必要なメモリセル容量
を確保して大容量のＤＲＡＭを製造したり信頼性の高い
ＤＲＡＭを製造したりすることが困難であった。
と、記憶ノード電極を覆うキャパシタ絶縁膜（図示せ
ず）に電界集中が生じて、キャパシタ絶縁膜の薄膜化や
絶縁耐圧の確保が困難になる。従って、上述の一従来例
では、小さなメモリセル面積でも必要なメモリセル容量
を確保して大容量のＤＲＡＭを製造したり信頼性の高い
ＤＲＡＭを製造したりすることが困難であった。
【０００８】
【課題を解決するための手段】請求項１の半導体記憶装
置の製造方法は、キャパシタを用いてメモリセルが構成
されており、前記キャパシタの記憶ノード電極がシリン
ダ型である半導体記憶装置の製造方法において、前記記
憶ノード電極を形成すべき部分に凹部を有する第１の半
導体酸化膜を形成する工程と、前記半導体酸化膜を形成
した後に半導体膜を全面に形成する工程と、前記半導体
膜のうちで前記凹部内の部分を耐酸化膜で覆う工程と、
前記耐酸化膜をマスクにして前記半導体膜を酸化して、
この半導体膜のうちで前記凹部外の部分を第２の半導体
酸化膜にする工程と、前記第１及び第２の半導体酸化膜
並びに前記耐酸化膜をウエットエッチングで除去する工
程とを具備することを特徴としている。
置の製造方法は、キャパシタを用いてメモリセルが構成
されており、前記キャパシタの記憶ノード電極がシリン
ダ型である半導体記憶装置の製造方法において、前記記
憶ノード電極を形成すべき部分に凹部を有する第１の半
導体酸化膜を形成する工程と、前記半導体酸化膜を形成
した後に半導体膜を全面に形成する工程と、前記半導体
膜のうちで前記凹部内の部分を耐酸化膜で覆う工程と、
前記耐酸化膜をマスクにして前記半導体膜を酸化して、
この半導体膜のうちで前記凹部外の部分を第２の半導体
酸化膜にする工程と、前記第１及び第２の半導体酸化膜
並びに前記耐酸化膜をウエットエッチングで除去する工
程とを具備することを特徴としている。
【０００９】請求項２の半導体記憶装置の製造方法は、
前記凹部内の前記半導体膜の内周面に、第３の半導体酸
化膜と前記耐酸化膜とから成る側壁スペーサを形成する
工程と、前記側壁スペーサを介して複数層の前記半導体
膜を形成する工程と、前記第３の半導体酸化膜を前記ウ
エットエッチングによって除去する工程とを具備するこ
とを特徴としている。
前記凹部内の前記半導体膜の内周面に、第３の半導体酸
化膜と前記耐酸化膜とから成る側壁スペーサを形成する
工程と、前記側壁スペーサを介して複数層の前記半導体
膜を形成する工程と、前記第３の半導体酸化膜を前記ウ
エットエッチングによって除去する工程とを具備するこ
とを特徴としている。
【００１０】請求項１の半導体記憶装置の製造方法で
は、耐酸化膜をマスクにした酸化で凹部外の半導体膜を
半導体酸化膜にしており、半導体膜は等方的に且つ制御
性良く酸化されるので、半導体膜の表面を荒らすことな
く酸化が進行して、半導体酸化膜との界面の滑らかな半
導体膜が残る。
は、耐酸化膜をマスクにした酸化で凹部外の半導体膜を
半導体酸化膜にしており、半導体膜は等方的に且つ制御
性良く酸化されるので、半導体膜の表面を荒らすことな
く酸化が進行して、半導体酸化膜との界面の滑らかな半
導体膜が残る。
【００１１】しかも、半導体酸化膜及び耐酸化膜をウエ
ットエッチングによって除去しており、ウエットエッチ
ングでは、半導体膜と半導体酸化膜及び耐酸化膜とのエ
ッチング選択比を大きくすることができ、且つ、狭い間
隙部分に対してもエッチングを行うことができるので、
半導体酸化膜及び耐酸化膜を確実に除去することができ
る。
ットエッチングによって除去しており、ウエットエッチ
ングでは、半導体膜と半導体酸化膜及び耐酸化膜とのエ
ッチング選択比を大きくすることができ、且つ、狭い間
隙部分に対してもエッチングを行うことができるので、
半導体酸化膜及び耐酸化膜を確実に除去することができ
る。
【００１２】このため、記憶ノード電極を形成すべき部
分に形成した凹部の形状に対応して、表面が滑らかで且
つ完全に露出している半導体膜から成るシリンダ型の記
憶ノード電極を形成することができる。
分に形成した凹部の形状に対応して、表面が滑らかで且
つ完全に露出している半導体膜から成るシリンダ型の記
憶ノード電極を形成することができる。
【００１３】請求項２の半導体記憶装置の製造方法で
は、半導体酸化膜と耐酸化膜とから成る側壁スペーサを
介して複数層の半導体膜を形成しているので、記憶ノー
ド電極を形成すべき部分に形成した凹部の形状に対応し
て、表面が滑らかで且つ完全に露出している半導体膜か
ら成る多重シリンダ型の記憶ノード電極を形成すること
ができる。
は、半導体酸化膜と耐酸化膜とから成る側壁スペーサを
介して複数層の半導体膜を形成しているので、記憶ノー
ド電極を形成すべき部分に形成した凹部の形状に対応し
て、表面が滑らかで且つ完全に露出している半導体膜か
ら成る多重シリンダ型の記憶ノード電極を形成すること
ができる。
【００１４】
【発明の実施の形態】以下、メモリセルを構成するキャ
パシタが二重シリンダ型の記憶ノード電極を有している
ＤＲＡＭの製造に適用した本願の発明の一実施形態を、
図１〜７を参照しながら説明する。但し、図１〜６は、
記憶ノード電極の形成方法のみを示しており、図７が、
メモリセルの全体及び周辺回路の一部を示している。
パシタが二重シリンダ型の記憶ノード電極を有している
ＤＲＡＭの製造に適用した本願の発明の一実施形態を、
図１〜７を参照しながら説明する。但し、図１〜６は、
記憶ノード電極の形成方法のみを示しており、図７が、
メモリセルの全体及び周辺回路の一部を示している。
【００１５】本実施形態では、図７に示す様に、Ｓｉ基
板３１の表面にＳｉＯ2 膜３２をＬＯＣＯＳ法で形成し
て素子分離領域を決定し、このＳｉＯ2 膜３２に囲まれ
ている素子活性領域の表面にゲート酸化膜としてのＳｉ
Ｏ2 膜３３を熱酸化で形成する。
板３１の表面にＳｉＯ2 膜３２をＬＯＣＯＳ法で形成し
て素子分離領域を決定し、このＳｉＯ2 膜３２に囲まれ
ている素子活性領域の表面にゲート酸化膜としてのＳｉ
Ｏ2 膜３３を熱酸化で形成する。
【００１６】その後、タングステンポリサイド層３４と
ＳｉＯ2 膜３５とを順次に堆積させ、これらのＳｉＯ2
膜３５とタングステンポリサイド層３４とを、メモリセ
ルアレイ部３６のワード線及び周辺回路部３７のゲート
電極のパターンに加工する。なお、メモリセルアレイ部
３６のワード線も、メモリセルを構成するトランジスタ
のゲート電極になる。
ＳｉＯ2 膜３５とを順次に堆積させ、これらのＳｉＯ2
膜３５とタングステンポリサイド層３４とを、メモリセ
ルアレイ部３６のワード線及び周辺回路部３７のゲート
電極のパターンに加工する。なお、メモリセルアレイ部
３６のワード線も、メモリセルを構成するトランジスタ
のゲート電極になる。
【００１７】そして、ＳｉＯ2 膜３５、３２等をマスク
にしてＳｉ基板３１に不純物をイオン注入して、ソース
／ドレインとしての拡散層３８を有するトランジスタ４
１を製作した後、ＳｉＯ2 膜４２を全面に堆積させる。
にしてＳｉ基板３１に不純物をイオン注入して、ソース
／ドレインとしての拡散層３８を有するトランジスタ４
１を製作した後、ＳｉＯ2 膜４２を全面に堆積させる。
【００１８】その後、ＳｉＯ2 膜４２の全面をエッチバ
ックして、タングステンポリサイド層３４及びＳｉＯ2
膜３５の側面にＳｉＯ2 膜４２から成る側壁スペーサを
形成すると共に、メモリセルアレイ部３６では拡散層３
８に達するコンタクト孔４３をタングステンポリサイド
層３４に対して自己整合的に開孔する。
ックして、タングステンポリサイド層３４及びＳｉＯ2
膜３５の側面にＳｉＯ2 膜４２から成る側壁スペーサを
形成すると共に、メモリセルアレイ部３６では拡散層３
８に達するコンタクト孔４３をタングステンポリサイド
層３４に対して自己整合的に開孔する。
【００１９】その後、コンタクト孔４３を多結晶Ｓｉプ
ラグ４４で埋め、不純物を含有する多結晶Ｓｉ膜４５を
全面に堆積させた後、多結晶Ｓｉプラグ４４上にのみ多
結晶Ｓｉ膜４５を残すパターニングを行う。そして、平
坦な層間絶縁膜４６を形成し、ビット線用のコンタクト
孔４７を層間絶縁膜４６に開孔する。
ラグ４４で埋め、不純物を含有する多結晶Ｓｉ膜４５を
全面に堆積させた後、多結晶Ｓｉプラグ４４上にのみ多
結晶Ｓｉ膜４５を残すパターニングを行う。そして、平
坦な層間絶縁膜４６を形成し、ビット線用のコンタクト
孔４７を層間絶縁膜４６に開孔する。
【００２０】その後、タングステンポリサイド層５１及
びＳｉＯ2 膜５２を順次に堆積させ、コンタクト孔４７
を介して多結晶Ｓｉ膜４５に接続するビット線のパター
ンに、ＳｉＯ2 膜５２とタングステンポリサイド層５１
とを加工する。そして、ＳｉＯ2 膜５３を全面に堆積さ
せ、このＳｉＯ2 膜５３の全面をエッチバックして、タ
ングステンポリサイド層５１及びＳｉＯ2 膜５２の側面
にＳｉＯ2 膜５３から成る側壁スペーサを形成する。
びＳｉＯ2 膜５２を順次に堆積させ、コンタクト孔４７
を介して多結晶Ｓｉ膜４５に接続するビット線のパター
ンに、ＳｉＯ2 膜５２とタングステンポリサイド層５１
とを加工する。そして、ＳｉＯ2 膜５３を全面に堆積さ
せ、このＳｉＯ2 膜５３の全面をエッチバックして、タ
ングステンポリサイド層５１及びＳｉＯ2 膜５２の側面
にＳｉＯ2 膜５３から成る側壁スペーサを形成する。
【００２１】その後、平坦な層間絶縁膜５４を形成し、
図１に示す様に、層間絶縁膜５４上にＳｉＮ膜１２を堆
積させる。そして、層間絶縁膜５４等の下地１１に記憶
ノード電極用のコンタクト孔１３を開孔し、コンタクト
孔１３を多結晶Ｓｉプラグ１４で埋める。
図１に示す様に、層間絶縁膜５４上にＳｉＮ膜１２を堆
積させる。そして、層間絶縁膜５４等の下地１１に記憶
ノード電極用のコンタクト孔１３を開孔し、コンタクト
孔１３を多結晶Ｓｉプラグ１４で埋める。
【００２２】その後、ＳｉＯ2 膜１５を堆積させ、この
ＳｉＯ2 膜１５のうちで記憶ノード電極を形成すべき部
分をＲＩＥで除去して凹部１６を形成する。ＳｉＯ2 膜
１５の膜厚は必要なメモリセル容量から決定されるが、
３００〜７００ｎｍ程度である。
ＳｉＯ2 膜１５のうちで記憶ノード電極を形成すべき部
分をＲＩＥで除去して凹部１６を形成する。ＳｉＯ2 膜
１５の膜厚は必要なメモリセル容量から決定されるが、
３００〜７００ｎｍ程度である。
【００２３】そして、膜厚が５０〜１００ｎｍ程度で不
純物を含有する多結晶Ｓｉ膜５５を減圧ＣＶＤ法で堆積
させ、膜厚が１０ｎｍ以下のＳｉＮ膜５６を多結晶Ｓｉ
膜５５上に堆積させ、更に、ＴＥＯＳを原料にした減圧
ＣＶＤ法で膜厚が５０〜１００ｎｍ程度のＳｉＯ2 膜５
７をＳｉＮ膜５６上に堆積させる。
純物を含有する多結晶Ｓｉ膜５５を減圧ＣＶＤ法で堆積
させ、膜厚が１０ｎｍ以下のＳｉＮ膜５６を多結晶Ｓｉ
膜５５上に堆積させ、更に、ＴＥＯＳを原料にした減圧
ＣＶＤ法で膜厚が５０〜１００ｎｍ程度のＳｉＯ2 膜５
７をＳｉＮ膜５６上に堆積させる。
【００２４】次に、ＳｉＯ2 膜５７及びＳｉＮ膜５６の
全面をエッチバックして、図２に示す様に、凹部１６内
の多結晶Ｓｉ膜５５の内周面に、ＳｉＯ2 膜５７及びＳ
ｉＮ膜５６から成る側壁スペーサを形成する。この際、
凹部１６外の多結晶Ｓｉ膜５５上にＳｉＮ膜５６を残さ
ない様に、このＳｉＮ膜５６を確実に除去する。その
後、多結晶Ｓｉ膜５５及びＳｉＮ膜５６と同様の多結晶
Ｓｉ膜６１及びＳｉＮ膜６２を順次に堆積させ、更に、
ＳｉＯ2 膜６３を堆積させる。
全面をエッチバックして、図２に示す様に、凹部１６内
の多結晶Ｓｉ膜５５の内周面に、ＳｉＯ2 膜５７及びＳ
ｉＮ膜５６から成る側壁スペーサを形成する。この際、
凹部１６外の多結晶Ｓｉ膜５５上にＳｉＮ膜５６を残さ
ない様に、このＳｉＮ膜５６を確実に除去する。その
後、多結晶Ｓｉ膜５５及びＳｉＮ膜５６と同様の多結晶
Ｓｉ膜６１及びＳｉＮ膜６２を順次に堆積させ、更に、
ＳｉＯ2 膜６３を堆積させる。
【００２５】次に、ＳｉＯ2 膜６３及びＳｉＮ膜６２の
全面をエッチバックして、図３に示す様に、凹部１６内
の多結晶Ｓｉ膜６１の内側にのみＳｉＯ2 膜６３及びＳ
ｉＮ膜６２を残す。この際も、凹部１６外の多結晶Ｓｉ
膜６１上にＳｉＮ膜６２を残さない様に、このＳｉＮ膜
６２を確実に除去する。
全面をエッチバックして、図３に示す様に、凹部１６内
の多結晶Ｓｉ膜６１の内側にのみＳｉＯ2 膜６３及びＳ
ｉＮ膜６２を残す。この際も、凹部１６外の多結晶Ｓｉ
膜６１上にＳｉＮ膜６２を残さない様に、このＳｉＮ膜
６２を確実に除去する。
【００２６】次に、パイロジェニック酸化によって、図
４に示す様に、多結晶Ｓｉ膜５５、６１の一部ずつを夫
々ＳｉＯ2 膜６４、６５に変化させる。この際、多結晶
Ｓｉ膜５５、６１のうちでＳｉＮ膜５６、６２に接して
いる部分は、ＳｉＮ膜５６、６２の耐酸化性のために殆
ど酸化されず、ＳｉＮ膜５６、６２に接していなくても
凹部１６内の部分は、凹部１６外の部分が酸化されるま
で酸化されない。
４に示す様に、多結晶Ｓｉ膜５５、６１の一部ずつを夫
々ＳｉＯ2 膜６４、６５に変化させる。この際、多結晶
Ｓｉ膜５５、６１のうちでＳｉＮ膜５６、６２に接して
いる部分は、ＳｉＮ膜５６、６２の耐酸化性のために殆
ど酸化されず、ＳｉＮ膜５６、６２に接していなくても
凹部１６内の部分は、凹部１６外の部分が酸化されるま
で酸化されない。
【００２７】なお、Ｓｉは等方的に且つ制御性良く酸化
されるので、多結晶Ｓｉ膜５５、６１の表面を荒らすこ
となく酸化が進行して、ＳｉＯ2 膜６４、６５との界面
が滑らかな多結晶Ｓｉ膜５５、６１が残る。また、既に
製作されているトランジスタ４１と多結晶Ｓｉ膜５５、
６１等との間には、耐酸化性を有するＳｉＮ膜１２が形
成されているので、ＳｉＯ2 膜６４、６５を形成するた
めのパイロジェニック酸化がトランジスタ４１に影響を
与えることはない。
されるので、多結晶Ｓｉ膜５５、６１の表面を荒らすこ
となく酸化が進行して、ＳｉＯ2 膜６４、６５との界面
が滑らかな多結晶Ｓｉ膜５５、６１が残る。また、既に
製作されているトランジスタ４１と多結晶Ｓｉ膜５５、
６１等との間には、耐酸化性を有するＳｉＮ膜１２が形
成されているので、ＳｉＯ2 膜６４、６５を形成するた
めのパイロジェニック酸化がトランジスタ４１に影響を
与えることはない。
【００２８】但し、拡散層３８の再拡散を抑制するため
には低温且つ短時間のパイロジェニック酸化を行う必要
があるので、低温でも酸化速度の速い条件を選択する必
要があるが、ガス流量を多くし且つ圧力を高くすること
によって、８５０℃、３０分間程度のパイロジェニック
酸化でも十分にＳｉＯ2 膜６４、６５を形成することが
できる。
には低温且つ短時間のパイロジェニック酸化を行う必要
があるので、低温でも酸化速度の速い条件を選択する必
要があるが、ガス流量を多くし且つ圧力を高くすること
によって、８５０℃、３０分間程度のパイロジェニック
酸化でも十分にＳｉＯ2 膜６４、６５を形成することが
できる。
【００２９】次に、希弗酸によるウエットエッチングに
よって、図５に示す様に、ＳｉＯ2膜５７、６３、６
４、６５を除去し、更に、１６０〜１８０℃程度の熱燐
酸によるウエットエッチングによって、図６に示す様
に、ＳｉＮ膜５６、６２を除去する。
よって、図５に示す様に、ＳｉＯ2膜５７、６３、６
４、６５を除去し、更に、１６０〜１８０℃程度の熱燐
酸によるウエットエッチングによって、図６に示す様
に、ＳｉＮ膜５６、６２を除去する。
【００３０】これによって、表面が滑らかで且つ完全に
露出している多結晶Ｓｉ膜５５、６１から成る二重シリ
ンダ型の記憶ノード電極が形成される。なお、ＳｉＮ膜
１２の膜厚がＳｉＮ膜５６、６２の膜厚よりも遙に厚い
ので、熱燐酸によるウエットエッチングによってＳｉＮ
膜１２が消失することはない。
露出している多結晶Ｓｉ膜５５、６１から成る二重シリ
ンダ型の記憶ノード電極が形成される。なお、ＳｉＮ膜
１２の膜厚がＳｉＮ膜５６、６２の膜厚よりも遙に厚い
ので、熱燐酸によるウエットエッチングによってＳｉＮ
膜１２が消失することはない。
【００３１】次に、再び図７に示す様に、キャパシタ絶
縁膜としてのＯＮＯ膜６６と不純物を含有する多結晶Ｓ
ｉ膜６７とを順次に形成し、多結晶Ｓｉ膜６７、ＯＮＯ
膜６６及びＳｉＮ膜１２をプレート電極のパターンに加
工して、キャパシタ７１を製作する。
縁膜としてのＯＮＯ膜６６と不純物を含有する多結晶Ｓ
ｉ膜６７とを順次に形成し、多結晶Ｓｉ膜６７、ＯＮＯ
膜６６及びＳｉＮ膜１２をプレート電極のパターンに加
工して、キャパシタ７１を製作する。
【００３２】その後、平坦な層間絶縁膜７２を形成し、
周辺回路部３７の拡散層３８に達するコンタクト孔７３
を層間絶縁膜７２、５４、４６に開孔する。そして、バ
リアメタル膜７４とブランケットＣＶＤ法で形成したタ
ングステンプラグ７５とでコンタクト孔７３を埋める。
周辺回路部３７の拡散層３８に達するコンタクト孔７３
を層間絶縁膜７２、５４、４６に開孔する。そして、バ
リアメタル膜７４とブランケットＣＶＤ法で形成したタ
ングステンプラグ７５とでコンタクト孔７３を埋める。
【００３３】その後、バリアメタル膜７６と第１層目の
Ａｌ膜７７とを順次に形成し、これらのＡｌ膜７７とバ
リアメタル膜７６とを配線のパターンに加工する。そし
て、更に、第２層目以降のＡｌ膜（図示せず）や表面保
護膜等を形成して、このＤＲＡＭを完成させる。
Ａｌ膜７７とを順次に形成し、これらのＡｌ膜７７とバ
リアメタル膜７６とを配線のパターンに加工する。そし
て、更に、第２層目以降のＡｌ膜（図示せず）や表面保
護膜等を形成して、このＤＲＡＭを完成させる。
【００３４】なお、以上の実施形態で製造したＤＲＡＭ
では、メモリセルを構成するキャパシタ７１が二重シリ
ンダ型の記憶ノード電極を有しているが、記憶ノード電
極が二重シリンダ型である必要はなく、単一シリンダ型
や三重以上のシリンダ型の記憶ノード電極であってもよ
い。
では、メモリセルを構成するキャパシタ７１が二重シリ
ンダ型の記憶ノード電極を有しているが、記憶ノード電
極が二重シリンダ型である必要はなく、単一シリンダ型
や三重以上のシリンダ型の記憶ノード電極であってもよ
い。
【００３５】
【発明の効果】請求項１の半導体記憶装置の製造方法で
は、表面が滑らかで且つ完全に露出している半導体膜か
ら成るシリンダ型の記憶ノード電極を形成することがで
きるので、キャパシタ絶縁膜における局所的な電界集中
を防止することができ、且つ、広い電荷蓄積面積を得る
ことができると共にキャパシタ絶縁膜を薄膜化すること
ができる。
は、表面が滑らかで且つ完全に露出している半導体膜か
ら成るシリンダ型の記憶ノード電極を形成することがで
きるので、キャパシタ絶縁膜における局所的な電界集中
を防止することができ、且つ、広い電荷蓄積面積を得る
ことができると共にキャパシタ絶縁膜を薄膜化すること
ができる。
【００３６】このため、キャパシタ絶縁膜の絶縁耐圧が
高くて信頼性が高く、且つ、必要なメモリセル容量を得
るためのメモリセル面積が小さくて大容量化が可能な半
導体記憶装置を製造することができる。
高くて信頼性が高く、且つ、必要なメモリセル容量を得
るためのメモリセル面積が小さくて大容量化が可能な半
導体記憶装置を製造することができる。
【００３７】請求項２の半導体記憶装置の製造方法で
は、表面が滑らかで且つ完全に露出している半導体膜か
ら成る多重シリンダ型の記憶ノード電極を形成すること
ができるので、更に大容量化が可能な半導体記憶装置を
製造することができる。
は、表面が滑らかで且つ完全に露出している半導体膜か
ら成る多重シリンダ型の記憶ノード電極を形成すること
ができるので、更に大容量化が可能な半導体記憶装置を
製造することができる。
【図１】本願の発明の一実施形態のうちで記憶ノード電
極を形成するための最初の工程を示す側断面図である。
極を形成するための最初の工程を示す側断面図である。
【図２】図１に続く工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】一実施形態で製造したＤＲＡＭの側断面図であ
る。
る。
【図８】本願の発明の一従来例のうちで記憶ノード電極
を形成するための最初の工程を示す側断面図である。
を形成するための最初の工程を示す側断面図である。
【図９】図８に続く工程を示す側断面図である。
１５ ＳｉＯ2 膜 １６ 凹部 ５５ 多結晶Ｓｉ膜 ５６ ＳｉＮ膜 ５７ ＳｉＯ2 膜 ６１ 多結晶Ｓｉ膜 ６２ ＳｉＮ膜 ６４ ＳｉＯ2 膜 ６５ ＳｉＯ2 膜 ７１ キャパシタ
Claims (2)
- 【請求項１】 キャパシタを用いてメモリセルが構成さ
れており、前記キャパシタの記憶ノード電極がシリンダ
型である半導体記憶装置の製造方法において、 前記記憶ノード電極を形成すべき部分に凹部を有する第
１の半導体酸化膜を形成する工程と、 前記半導体酸化膜を形成した後に半導体膜を全面に形成
する工程と、 前記半導体膜のうちで前記凹部内の部分を耐酸化膜で覆
う工程と、 前記耐酸化膜をマスクにして前記半導体膜を酸化して、
この半導体膜のうちで前記凹部外の部分を第２の半導体
酸化膜にする工程と、 前記第１及び第２の半導体酸化膜並びに前記耐酸化膜を
ウエットエッチングで除去する工程とを具備することを
特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記凹部内の前記半導体膜の内周面に、
第３の半導体酸化膜と前記耐酸化膜とから成る側壁スペ
ーサを形成する工程と、 前記側壁スペーサを介して複数層の前記半導体膜を形成
する工程と、 前記第３の半導体酸化膜を前記ウエットエッチングによ
って除去する工程とを具備することを特徴とする請求項
１記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048380A JPH09219499A (ja) | 1996-02-09 | 1996-02-09 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048380A JPH09219499A (ja) | 1996-02-09 | 1996-02-09 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219499A true JPH09219499A (ja) | 1997-08-19 |
Family
ID=12801719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8048380A Pending JPH09219499A (ja) | 1996-02-09 | 1996-02-09 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219499A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319790B1 (en) | 1999-07-28 | 2001-11-20 | Nec Corporation | Process for fabricating semiconductor device with multiple cylindrical capacitor |
| US6413833B2 (en) | 1998-01-30 | 2002-07-02 | Nec Corporation | Method for forming a CVD silicon film |
| WO2003080174A1 (fr) * | 2002-03-26 | 2003-10-02 | Juridical Foundation Osaka Industrial Promotion Organization | Systeme de traitement medical et procede de production destine a ce systeme |
-
1996
- 1996-02-09 JP JP8048380A patent/JPH09219499A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413833B2 (en) | 1998-01-30 | 2002-07-02 | Nec Corporation | Method for forming a CVD silicon film |
| US6319790B1 (en) | 1999-07-28 | 2001-11-20 | Nec Corporation | Process for fabricating semiconductor device with multiple cylindrical capacitor |
| WO2003080174A1 (fr) * | 2002-03-26 | 2003-10-02 | Juridical Foundation Osaka Industrial Promotion Organization | Systeme de traitement medical et procede de production destine a ce systeme |
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